CN104658996A

CN104658996A - 一种ldmos晶体管结构及其制备方法

Info

Publication number: CN104658996A
Application number: CN201310597408.7A
Authority: CN
Inventors: 曹国豪
Original assignee: Semiconductor Manufacturing International Shanghai Corp
Current assignee: Semiconductor Manufacturing International Shanghai Corp
Priority date: 2013-11-22
Filing date: 2013-11-22
Publication date: 2015-05-27
Anticipated expiration: 2033-11-22
Also published as: CN104658996B

Abstract

本发明提供一种LDMOS晶体管结构及其制备方法，至少包含半导体衬底、第一高压阱区、第二高压阱区、第三高压阱区、第一浅沟槽隔离区、第二浅沟槽隔离区、第三浅沟槽隔离区、源区、漏区、体引出区、栅极区和接触孔，所述接触孔分别设置于所述源区、漏区、体引出区以及栅极区上，设置于栅极区上的接触孔具体的纵向分布于第二浅沟槽隔离区上方的栅极多晶硅层一侧。本发明将接触孔重新设置分布于第二浅沟槽隔离区上方的栅极多晶硅层上，使得栅极区上的电场分布更加均匀，不会对有源区和栅极区交集够到的区域产生任何负面的影响，从设计上减小了LDMOS器件在整个芯片中所占据的面积，以达到最终客户芯片的尺寸的缩小。

Description

一种LDMOS晶体管结构及其制备方法

技术领域

本发明涉及一种半导体器件技术领域，特别是涉及一种LDMOS晶体管结构及其制备方法。

背景技术

LDMOS（Laterally Diffused MOSFET，横向扩散MOS晶体管）是一种功率MOS晶体管。由于其在BCD（Bipolar-CMOS-DMOS）工艺中能耐高压（如24V）和大电流密度（如2A/mm²），因此LDMOS器件通常被用作开关管作为最终的输出驱动。LDMOS器件的耐压能力与浅掺杂区域的尺寸和位降距离成正比，设计的耐压越高，需要的尺寸越大，因此，能够承担高电压和大电流的LDMOS器件必定会占据很大块的芯片面积。

图1a为现有技术中LDMOS晶体管的结构示意图，图1b为图1a中LDMOS晶体管的俯视图。如图1a和图1b所示，在传统的LDMOS器件中，包括半导体衬底100，设置于所述半导体衬底100中的第一高压阱区101、第二高压阱区102和第三高压阱区103，设置于所述第一高压阱区101中的第一浅沟槽隔离区104，设置于所述第二高压阱区102中的第二浅沟槽隔离区105，设置于所述第二高压阱区102和所述第三高压阱区103之间的第三浅沟槽隔离区106，设置于所述半导体衬底100上的栅极区107，所述栅极区107包含栅氧化层107a、侧墙107b和栅极多晶硅层107c，分别设置于所述第一高压阱区101和第三高压阱区103中的体引出区110和源区108，设置于所述第二高压阱区102中的漏区109，所述漏区109位于第二浅沟槽隔离区105和第三浅沟槽隔离区106之间的区域，设置于所述栅极区107、源区108、漏区109和体引出区110上的若干接触孔111，且由图1b可知，栅极区107上形成的接触孔111横向分布在其上下两端。现有技术中将接触孔111设计于栅极区107上下两端，使得两端的接触孔111被整个栅极区107隔开，相隔距离相对较远，又由于栅极区107自身存在电阻，这将大大增加栅极区107的导出电阻，使栅极区107在工作的时候由两端至内存在电能损耗，进而导致整个栅极区107上的电场分布不均匀，使得LDMOS器件的工作环境不稳定，容易造成LDMOS器件被击穿。同时，将接触孔111设计在栅极区107上下两端，接触孔111将独立占据芯片中相应位置的面积，这就明显增加了LDMOS器件在整个芯片中占据的面积；另外，位于栅极区107上下两端的接触孔111限制了栅极位107位于有源区上的纵向宽度，进而使得其工作时的充放电速率大大降低。

鉴于此，有必要设计一种新的结构以解决上述技术问题。

发明内容

鉴于以上所述现有技术的缺点，本发明的目的在于提供一种LDMOS晶体管结构及其制备方法，用于解决现有技术中栅极区导出电阻大，栅极区上的电场分布不均匀，使得LDMOS器件工作环境不稳定，进而导致LDMOS器件被击穿的问题以及LDMOS器件在整个芯片中占据的面积过大，限制了栅极位于有源区上的纵向宽度，使得其工作时的充放电速度降低的问题。

为实现上述目的及其他相关目的，本发明提供一种LDMOS晶体管结构，所述LDMOS晶体管结构中至少包括：半导体衬底；形成于所述半导体衬底内的第一高压阱区、第二高压阱区和第三高压阱区；所述第二高压阱区的掺杂类型和所述第一高压阱区、第三高压阱区的掺杂类型相反；形成于所述第一高压阱区中的第一浅沟槽隔离区；形成于所述第二高压阱区中的第二浅沟槽隔离区以及形成于所述第二高压阱区和所述第三高压阱区之间的第三浅沟槽隔离区；形成于所述半导体衬底上、覆盖部分第一高压阱区和第二高压阱区的栅极区，所述栅极区包含栅氧化层、位于所述栅氧化层上的栅极多晶硅层以及位于所述栅极多晶硅层两侧的侧墙；形成于所述栅极区两侧的半导体衬底中的源区和漏区，所述源区位于第一高压阱区中；所述漏区位于所述第二高压阱区中、且处于第二浅沟槽隔离区和第三浅沟槽隔离区之间；形成于所述第一高压阱区和第三高压阱区外侧的体引出区；若干自所述栅极区、源区、漏区以及体引出区引出的接触孔，自所述栅极区上引出的若干接触孔纵向排布于所述栅极区一侧。

优选地，所述栅极区上的若干接触孔位于第二浅沟槽隔离区上方的栅极多晶硅层一侧。

优选地，所述设置在位于第二浅沟槽隔离区上方的栅极多晶硅层上的接触孔均匀地纵向排布于所述栅极多晶硅层一侧中。

优选地，所述接触孔横截面的形状为圆形或多边形。

本发明还提供一种LDMOS晶体管的制备方法，所述LDMOS晶体管的制备方法至少包括以下步骤：

1）提供一半导体衬底，在所述半导体衬底中形成第一高压阱区、第三高压阱区以及与所述第一高压阱区和第三高压阱区掺杂类型相反的第二高压阱区；

2）分别在所述第一高压阱区形成第一浅沟槽隔离区；第二高压阱区形成第二浅沟槽隔离区以及在第二高压阱区和第三高压阱区之间形成第三浅沟槽隔离区；

3）在所述半导体衬底上、部分第一高压阱区和第二高压阱区上方形成栅极区；

4）在所述栅极区两侧、第一高压阱区形成源区，在第二高压阱区中形成漏区，在所述第一高压阱区和第三高压阱区外侧形成体引出区；

5）在所述栅极区、源区、漏区和体引出区上形成若干所需的接触孔，所述栅极区上引出的若干接触孔纵向排布于所述栅极区一侧。

优选地，在所述栅极区上形成的若干接触孔分布在位于第二浅沟槽隔离区上方的栅极多晶硅层的一侧。

优选地，所述栅极多晶硅层上的接触孔均匀地纵向排布于所述第二浅沟槽隔离区上方的栅极多晶硅层一侧中。

可选地，述半导体衬底、第一高压阱区、第三高压阱区和体引出区为P型；所形成的第二高压阱区、源区和漏区为N型。

可选地，所述半导体衬底、第一高压阱区、第三高压阱区和体引出区为N型；所形成的第二高压阱区、源区和漏区为P型。

如上所述，本发明的一种LDMOS晶体管结构及其制备方法，具有以下有益效果：本发明中将接触孔纵向分布于第二浅沟槽隔离区上方的栅极多晶硅层一侧，有效地利用了LDMOS第二浅沟槽隔离区上方的栅极区，从而减少了LDMOS原先栅极区上下两端的面积，进而从设计上减小了LDMOS器件在整个芯片中所占据的面积，以达到最终客户芯片的尺寸的缩小，且随着LDMOS器件尺寸的减小，这一有益效果愈加明显。此外，明显减小了接触孔之间的间隔，使其的分布更加紧凑，从而降低了栅极区的导出电阻，使得栅极区上的电场分布更加均匀，进而稳定了LDMOS器件的工作环境，避免了在正常工作环境下LDMOS器件被击穿的可能；将接触孔纵向分布在第二浅沟槽隔离区上方的栅极多晶硅层一侧，也不会对有源区和栅极区交集够到的区域产生任何负面的影响，还可以提高栅极位于有源区上的纵向宽度width，进而使得其工作时的充放电速率大大增加。

附图说明

图1a显示为现有技术中LDMOS晶体管的结构示意图。

图1b显示为图1a中LDMOS晶体管的俯视图。

图2显示为本发明的LDMOS晶体管的结构示意图。

图3显示为本发明的LDMOS晶体管的制备方法的流程图。

图4a～图4e显示为本发明的LDMOS晶体管的制备方法在各步骤中的结构示意图。

图4f显示为图4e中LDMOS晶体管的俯视图。

元件标号说明

100、200 半导体衬底

101、201 第一高压阱区

102、202 第二高压阱区

103、203 第三高压阱区

104、204 第一浅沟槽隔离区

105、205 第二浅沟槽隔离区

106、206 第三浅沟槽隔离区

107、207 栅极区

107a、207a 栅氧化层

107b、207b 侧墙

107c、207c 栅极多晶硅层

108、208 源区

109、209 漏区

110、210 体引出区

111、211 接触孔

d₁、d₂ 相邻高压阱区边界相隔距离

width 栅极位于有源区上的纵向宽度

具体实施方式

以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。

请参阅图2至图4f。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。

实施例1

请参阅图2，显示为本发明的LDMOS晶体管的结构示意图，所述LDMOS晶体管结构中至少包括：半导体衬底200；形成于所述半导体衬底200内的第一高压阱区201、第二高压阱区202和第三高压阱区203；所述第二高压阱区202的掺杂类型和所述第一高压阱区201、第三高压阱区203的掺杂类型相反；形成于所述第一高压阱区201中的第一浅沟槽隔离区204；形成于所述第二高压阱区202中的第二浅沟槽隔离区205以及形成于所述第二高压阱区202和所述第三高压阱区203之间的第三浅沟槽隔离区206；形成于所述半导体衬底200上、覆盖部分第一高压阱区201和第二高压阱区202的栅极区207，所述栅极区207包含栅氧化层207a、位于所述栅氧化层207a上的栅极多晶硅层207c以及位于所述栅极多晶硅层207c两侧的侧墙207b；形成于所述栅极区207c两侧的半导体衬底200中的源区208和漏区209，所述源区208位于第一高压阱区201中；所述漏区209位于所述第二高压阱区202中、且处于第二浅沟槽隔离区205和第三浅沟槽隔离区206之间；形成于所述第一高压阱区201和第三高压阱区203外侧的体引出区210；若干自所述栅极区207、源区208、漏区209以及体引出区210引出的接触孔211，自所述栅极区207上引出的若干接触孔211纵向排布于所述栅极区207一侧。纵向排布是指垂直于沟道方向。

具体的，所述第一高压阱区201、第二高压阱区202和第三高压阱区203之间，相邻高压阱区的边界可以直接相接，也可以相隔一定的距离d₂，本实施例中，优选地相邻高压阱区的边界相隔一定的距离d₂。

具体的，所述第三浅沟槽隔离区206一部分位于所述第二高压阱区202内，另一部分位于所述第三高压阱区203内。

具体的，所述栅极区207位于第一高压阱区201和第二高压阱区202的交界处，一部分在第一高压阱区201上，一部分在位于第二高压阱区202中的第二浅沟槽隔离区205上。

具体的，所述源区208与栅极区207的边界可以相接，也可以部分重合，优选地栅极区207的边界与源区208的边界部分重合。

具体的，所述接触孔211中填充有导电材料，所填充的导电材料优选地为金属材料，可以为钨、铝合金和铜中的任一种。

具体的，所述栅极区207上的若干接触孔211位于第二浅沟槽隔离区205上方的栅极多晶硅层207c一侧。

更为具体的，所述设置在位于第二浅沟槽隔离区205上方的栅极多晶硅层207c上的接触孔211可以均匀地纵向排布于所述栅极多晶硅层207c一侧中，此时，相邻接触孔211之间的间距相同，也可以根据需要选择性地分布在第二浅沟槽隔离区205上方的栅极多晶硅层207c上的特定区域。

与现有技术相比，本实施例中，将接触孔211纵向分布于第二浅沟槽隔离区205上方的栅极多晶硅层207c的一侧，最主要的有益效果就是有效地利用了LDMOS第二浅沟槽隔离区205上方的栅极区207，从而减少了LDMOS原先栅极区207上下两端的面积，进而从设计上减小了LDMOS器件在整个芯片中所占据的面积，以达到最终客户芯片的尺寸的缩小。譬如，以现有的0.18μm制造流程为例，将接触孔211纵向分布于第二浅沟槽隔离区205上方的栅极多晶硅层207c一侧后，单侧可以节约的尺寸为0.26μm，所以本实施例相对于现有技术可以节省面积的百分比为2*0.26/（width+2*0.48），其中，width为栅极位于有源区的纵向宽度。当width=20μm时，本实施例相对于现有技术可以节省2.5%的面积；当width=10μm时，本实施例相对于现有技术可以节省4.7%的面积；当width=4μm时，本实施例相对于现有技术可以节省10.5%的面积。由此我们可以看出，本实施例中将接触孔211纵向分布于第二浅沟槽隔离区205上方的栅极多晶硅层207c一侧以后，可以有效地从设计上减小LDMOS器件在整个芯片中所占据的面积，且随着LDMOS器件尺寸的减小，这一有益效果愈加明显。

此外，将接触孔211纵向分布于第二浅沟槽隔离区205上方的栅极多晶硅层207c一侧，可以明显减小了接触孔211之间的间隔，使其的分布更加紧凑，从而降低了栅极区207的导出电阻，使得栅极区207上的电场分布更加均匀，进而稳定了LDMOS器件的工作环境，避免了在正常工作环境下LDMOS器件被击穿的可能；将接触孔211纵向分布于第二浅沟槽隔离区205上方的栅极多晶硅层207c一侧，也不会对有源区和栅极区207交集够到的区域产生任何负面的影响，还可以提高栅极位于有源区上的纵向宽度width，进而使得其工作时的充放电速率大大增加。

请参阅3至图4f，本发明还提供一种LDMOS晶体管的制备方法，本实施例中以NLDMOS晶体管的制备方法为例，所述NLDMOS晶体管的制备方法至少包括以下步骤：

1）提供一半导体衬底200，在所述半导体衬底200中形成第一高压阱区201、第三高压阱区203以及与所述第一高压阱区201和第三高压阱区203掺杂类型相反的第二高压阱区202；

2）分别在所述第一高压阱区201形成第一浅沟槽隔离区204；第二高压阱区202形成第二浅沟槽隔离区205以及在第二高压阱区202和第三高压阱区203之间形成第三浅沟槽隔离区206；

3）在所述半导体衬底200上、部分第一高压阱区201和第二高压阱区202上方形成栅极区207；

4）在所述栅极区207两侧、第一高压阱区201形成源区208，在第二高压阱区202中形成漏区209，在所述第一高压阱区201和第三高压阱区203外侧形成体引出区210；

5）在所述栅极区207、源区208、漏区209和体引出区210上形成若干所需的接触孔211，所述栅极区207上引出的若干接触孔211纵向排布于所述栅极区207一侧。

在步骤1）中，请参阅图3的S1步骤及图4a，提供一半导体衬底200，在所述半导体衬底200中形成第一高压阱区201、第三高压阱区203以及与所述第一高压阱区201和第三高压阱区203掺杂类型相反的第二高压阱区202。

具体的，首先，所提供的半导体衬底200为P型衬底；其次，利用光刻工艺在半导体衬底200表面涂覆光刻胶，暴露出需要形成第一高压阱区201和第三高压阱区203的部位，并进行离子注入工艺形成第一高压阱区201和第三高压阱区203，该过程中对所述第一高压阱区201和第三高压阱区203进行的为P型离子注入，然后去除光刻胶；接着，再次利用光刻工艺在半导体衬底200表面涂覆光刻胶，暴露出需要形成第二高压阱区202的部位，并进行离子注入工艺形成第二高压阱区202，该过程中对所述第二高压阱区202进行的为N型离子注入，然后去除光刻胶。

更为具体的，对第一高压阱区201和第三高压阱区203进行P型离子注入的离子为第III主族元素的离子，本实施例中，优选地P型离子注入的离子为B离子，注入剂量为1.0×10¹¹～1.0×10¹³atom/cm²，注入能量为1KeV～30KeV；对第二高压阱区202进行N型离子注入的离子为第V主族元素的离子，本实施例中，优选地N型掺杂的离子为P离子或As离子，注入剂量为1.0×10¹¹～1.0×10¹³atom/cm²，注入能量为1KeV～30KeV。

需要说明的是，形成的第一高压阱区201、第二高压阱区202和第三高压阱区203中，相邻高压阱区的边界可以直接相接，也可以相隔一定的距离d₂，本实施例中，优选地相邻高压阱区的边界相隔一定的距离d₂。

在步骤2）中，请参阅图3的S2步骤及图4b，分别在所述第一高压阱区201形成第一浅沟槽隔离区204；第二高压阱区202形成第二浅沟槽隔离区205以及在第二高压阱区202和第三高压阱区203之间形成第三浅沟槽隔离区206。

具体的，利用光刻工艺，在半导体衬底200上涂覆光刻胶，在第一高压阱区201、第二高压阱区202以及第二高压阱区202和第三高压阱区203之间暴露出需要形成的第一浅沟槽隔离区204、第二浅沟槽隔离区205和第三浅沟槽隔离区206的部位，采用刻蚀工艺在预定区域刻蚀形成第一浅沟槽、第二浅沟槽和第三浅沟槽，并沉积氧化物填充与所述第一浅沟槽、第二浅沟槽和第三浅沟槽中，从而形成第一浅沟槽隔离区204、第二浅沟槽隔离区205和第三浅沟槽隔离区206。

需要说明的是，刻蚀形成第一浅沟槽、第二浅沟槽和第三浅沟槽的工艺可以为湿法刻蚀工艺、干法刻蚀工艺或者干法湿法相结合的刻蚀工艺，本实施例中，优选地采用干法刻蚀工艺。

需要进一步说明的是，所述第三浅沟槽隔离区206一部分位于所述第二高压阱区202，另一部分位于所述第三高压阱区203中。

在步骤3）中，请参阅图3的S3步骤及图4c，在所述半导体衬底200上、部分第一高压阱区201和第二高压阱区202上方形成栅极区207。所述形成栅极区207的过程至少包括以下步骤：

a）在所述半导体衬底200上、部分第一高压阱区201和第二高压阱区202上方形成栅氧化层207a；

b）在所述栅氧化层207a上形成栅极多晶硅层207c；

c）采用刻蚀工艺依次刻蚀栅极多晶硅层207c和栅氧化层207a，并在其两侧形成侧墙207b，形成栅极区207。

具体的，栅极氧化层207a的材料可为氧化硅或氧化硅/氮化硅/氧化硅，还可以是氧化铪、氧化铪硅、氮氧化铪硅、氧化镧、氧化锆、氧化锆硅、氧化钛、氧化钽、氧化钡锶钛、氧化钡钛、氧化锶钛、氧化铝等高介电常数（高K）材料，本实施例中，优选地，栅极氧化层207a的材料为氧化硅/氮化硅/氧化硅。传统形成栅极氧化层207a的工艺为热氧化法，在高温环境下，将半导体衬底200暴露在含氧环境中，所述工艺通常在炉管（未示出）中实现，通常形成的栅氧化层207a的厚度都在几十埃左右。本实施案例中，在提供的半导体衬底200上用原位蒸汽产生氧化法或炉管氧化法形成栅氧化层207a。

具体的，所述栅极多晶硅层207c的材料可以为掺杂多晶硅或多经过金属硅化物等，其形成的方法可为低压化学气相沉积法（LPCVD，Low Pressure Chemical Vapor Depostion）。本实施例中，采用低压化学气相沉积法，以硅甲烷为气体源沉积栅极多晶硅层207c。

需要说明的是，形成栅极多晶硅层207c以后要采用化学机械抛光法对其进行平坦化处理。

具体的，所述栅极区207位于第一高压阱区201和第二高压阱区202的交界处，一部分在第一高压阱区201上，一部分在位于第二高压阱区202中的第二浅沟槽隔离区205上

具体的，在栅极多晶硅层207c上旋涂光刻胶层，经过曝光、显影工艺，定义出栅极图形，以光刻胶层为掩膜，依次刻蚀栅极多晶硅层207c和栅氧化层207a。采用的蚀刻工艺可以为干法刻蚀工艺、湿法刻蚀工艺或干法湿法相结合的刻蚀工艺，本实施例中，优选地采用干法刻蚀工艺。

具体的，按定义的栅极图形刻蚀栅极多晶硅层207c和栅氧化层207a以后，用灰化法去除光刻胶层，接着用湿法刻蚀法去除光刻胶层残留及刻蚀残留物，而后在栅极多晶硅层207c和栅氧化层207a两侧形成侧墙207b。侧墙207b的具体形成工艺如下：采用化学气相沉积法在半导体衬底200、栅极多晶硅层207c和栅氧化层207a上形成一层绝缘层，采用非等向性蚀刻法移除部分绝缘层（未示出），分别于栅极多晶硅层207c和栅氧化层207a侧壁形成侧墙207b。所述侧墙207b的材料可为氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅。

在步骤4）中，请参阅图3的S4步骤及图4b，在所述栅极区207两侧、第一高压阱区201形成源区208，在第二高压阱区202中形成漏区209，在所述第一高压阱区201和第三高压阱区203外侧形成体引出区210。

具体的，首先，利用光刻工艺在半导体衬底200和栅极区207表面涂覆光刻胶，在所述栅极区207两侧、第一高压阱区和第二高压阱区暴露出需要形成源区208和漏区209的部位，并进行离子注入工艺形成源区208和漏区209，该过程中对所述源区208和漏区209进行的为N型离子注入，然后去除光刻胶；接着，再次利用光刻工艺在半导体衬底200和栅极区207表面涂覆光刻胶，暴露出需要形成体引出区210的部位，并进行离子注入工艺形成体引出区210，该过程中对所述体引出区210进行的为P型离子注入，然后去除光刻胶。

更为具体的，对源区208和漏区209进行N型离子注入的离子为为第V主族元素的离子，本实施例中，优选地N型掺杂的离子为P离子或As离子，注入剂量为1.0×10¹⁴～1.0×10¹⁵atom/cm²，注入能量为5KeV～30KeV；对体引出区210进行P型离子注入的离子为第III主族元素的离子，本实施例中，优选地N型掺杂的离子为B离子，注入剂量为1.0×10¹⁴～1.0×10¹⁵atom/cm²，注入能量为5KeV～30KeV。

在步骤5）中，请参阅图3的S5步骤及图4e，在所述栅极区207、源区208、漏区209和体引出区210上形成若干所需的接触孔211，所述栅极区207上引出的若干接触孔211纵向排布于所述栅极区207一侧。

具体的，首先在半导体衬底200和栅极区207上形成层间介质层（未示出），采用刻蚀工艺对所述层间介质层（未示出）进行刻蚀，形成若干孔洞，在所述若干孔洞中填充导电材料，之后对填充的导电材料进行平坦化处理，将覆盖在层间介质层（未示出）表面上的导电材料去除，完成接触孔211的形成过程。

具体的，层间介质层的材料可以为为氧化硅、氧化硅/氮化硅或氧化硅/氮化硅/氧化硅；采用的蚀刻工艺可以为干法刻蚀工艺、湿法刻蚀工艺或干法湿法相结合的刻蚀工艺，本实施例中，优选地采用干法刻蚀工艺；在形成孔洞中所填充的导电材料优选地为金属材料，如钨、铝合金和铜中的任一种，本实施例中，优选地选择钨作为填充的导电材料。

需要说明的是，在所述栅极区207上形成的若干接触孔211位于第二浅沟槽隔离区205上方的栅极多晶硅层207c一侧。

需要进一步说明的是，所述分布在位于第二浅沟槽隔离区205上方的栅极多晶硅层207c上的接触孔211可以均匀地纵向排布于所述栅极多晶硅层207c一侧中，此时，相邻接触孔211之间的间距相同，也可以根据需要选择性地分布在第二浅沟槽隔离区205上方的栅极多晶硅层207c上的特定区域。

实施例2

本实施例中以PLDMOS晶体管的制备方法为例，所述PLDMOS晶体管的制备步骤与实施例2中NLDMOS晶体管的制备步骤完全相同，二者的区别主要在于：

步骤1）中，所提供的衬底为N型衬底，在形成第一高压阱区201、第二高压阱区202和第三高压阱区203的过程中，对第一高压阱区201和第三高压阱区203进行N型离子注入，对第二高压阱区202进行P型离子注入；

步骤4）中，在形成源区208和漏区209的过程中，对二者进行P型离子注入，在形成体引出区210的过程中，对其进行N型离子注入。

综上所述，本发明中将接触孔纵向分布于第二浅沟槽隔离区上方的栅极多晶硅层一侧，有效地利用了LDMOS第二浅沟槽隔离区上方的栅极区，从而减少了LDMOS原先栅极区上下两端的面积，进而从设计上减小了LDMOS器件在整个芯片中所占据的面积，以达到最终客户芯片的尺寸的缩小，且随着LDMOS器件尺寸的减小，这一有益效果愈加明显。此外，明显减小了接触孔之间的间隔，使其的分布更加紧凑，从而降低了栅极区的导出电阻，使得栅极区上的电场分布更加均匀，进而稳定了LDMOS器件的工作环境，避免了在正常工作环境下LDMOS器件被击穿的可能；将接触孔纵向分布在第二浅沟槽隔离区上方的栅极多晶硅层一侧，也不会对有源区和栅极区交集够到的区域产生任何负面的影响，还可以提高栅极位于有源区上的纵向宽度width，进而使得其工作时的充放电速率大大增加。

上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims

1.一种LDMOS晶体管结构，其特征在于，所述LDMOS晶体管结构至少包括：

半导体衬底；

形成于所述半导体衬底内的第一高压阱区、第二高压阱区和第三高压阱区；所述第二高压阱区的掺杂类型和所述第一高压阱区、第三高压阱区的掺杂类型相反；

形成于所述第一高压阱区中的第一浅沟槽隔离区；形成于所述第二高压阱区中的第二浅沟槽隔离区以及形成于所述第二高压阱区和所述第三高压阱区之间的第三浅沟槽隔离区；

形成于所述半导体衬底上、覆盖部分第一高压阱区和第二高压阱区的栅极区，所述栅极区包含栅氧化层、位于所述栅氧化层上的栅极多晶硅层以及位于所述栅极多晶硅层两侧的侧墙；

形成于所述栅极区两侧的半导体衬底中的源区和漏区，所述源区位于第一高压阱区中；所述漏区位于所述第二高压阱区中、且处于第二浅沟槽隔离区和第三浅沟槽隔离区之间；

形成于所述第一高压阱区和第三高压阱区外侧的体引出区；

若干自所述栅极区、源区、漏区以及体引出区引出的接触孔，自所述栅极区上引出的若干接触孔纵向排布于所述栅极区一侧。

2.根据权利要求1所述的LDMOS晶体管结构，其特征在于：所述栅极区上的若干接触孔位于第二浅沟槽隔离区上方的栅极多晶硅层的一侧。

3.根据权利要求2所述的LDMOS晶体管结构，其特征在于：所述设置在位于第二浅沟槽隔离区上方的栅极多晶硅层上的接触孔均匀地纵向排布于所述栅极多晶硅层一侧中。

4.根据权利要求1所述的LDMOS晶体管结构，其特征在于：所述接触孔横截面的形状为圆形或多边形。

5.一种LDMOS晶体管的制备方法，其特征在于，所述LDMOS晶体管的制备方法至少包括以下步骤：

6.根据权利要求5所述的LDMOS晶体管的制备方法，其特征在于：在所述栅极区上形成的若干接触孔分布在位于第二浅沟槽隔离区上方的栅极多晶硅层的一侧。

7.根据权利要求5所述的LDMOS晶体管的制备方法，其特征在于：所述栅极多晶硅层上的接触孔均匀地纵向排布于所述第二浅沟槽隔离区上方的栅极多晶硅层一侧中。

8.根据权利要求5所述的LDMOS晶体管的制备方法，其特征在于：所述半导体衬底、第一高压阱区、第三高压阱区和体引出区为P型；所形成的第二高压阱区、源区和漏区为N型。

9.根据权利要求5所述的LDMOS晶体管的制备方法，其特征在于：所述半导体衬底、第一高压阱区、第三高压阱区和体引出区为N型；所形成的第二高压阱区、源区和漏区为P型。