TWI511294B - 半導體裝置及其製造方法 - Google Patents

Description

半導體裝置及其製造方法

本發明係有關於一種半導體裝置，特別為有關於一種具有溝槽式閘極(trench gate)之半導體裝置及其製造方法。

高壓元件技術應用於高電壓與高功率的積體電路，傳統的功率電晶體為了達到高耐壓及高電流，驅動電流的流動由平面方向發展為垂直方向。目前發展出具有溝槽式閘極的金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)，能夠有效地降低導通電阻，且具有較大電流處理能力。

第1圖係繪示出習知的具有溝槽式閘極的金屬氧化物半導體場效電晶體的平面示意圖。該金屬氧化物半導體場效電晶體包括：基板500、位於基板500內的汲極摻雜區510、溝槽式閘極結構520及源極摻雜區530。源極摻雜區530位於溝槽式閘極結構520的兩側，且源極摻雜區530與溝槽式閘極結構520彼此相連。源極摻雜區530及溝槽式閘極結構520具有相同長度，而溝槽式閘極結構520的深度大於源極摻雜區530的深度。從上視方向來看，源極摻雜區530及溝槽式閘極結構520的長度的延伸方向皆平行於汲極摻雜區510的長度的延伸方向。 該金屬氧化物半導體場效電晶體的驅動電流從汲極摻雜區510朝向源極摻雜區530及溝槽式閘極結構520的方向流動，且沿著溝槽式閘極結構520的側壁向上流向源極摻雜區510，因此從上視方向來看，該金屬氧化物半導體場效電晶體的閘極通道寬度w為溝槽式閘極結構520的長度。

在固定的閘極通道長度下，驅動電流的大小與上述閘極通道寬度成正比。然而，若閘極通道寬度增加，則會增加溝槽式閘極結構520的長度，進而增加半導體裝置的尺寸。

因此，有必要尋求一種新穎的具有溝槽式閘極之半導體裝置及其製造方法，其能夠解決或改善上述的問題。

本發明實施例係提供一種半導體裝置，包括一基板，其具有一主動區及位於主動區內的一場板區及一基體區，其中基體區位於場板區的一第一側。至少一溝槽式閘極結構位於基體區的基板內。至少一源極摻雜區位於基體區的基板內，其中源極摻雜區圍繞溝槽式閘極結構。一汲極摻雜區位於場板區的一第二側的基板內，其中第二側相對於第一側，且其中從一上視方向來看，溝槽式閘極結構的長度的延伸方向垂直於汲極摻雜區的長度的延伸方向。

本發明實施例係提供一種半導體裝置的製造方法，包括提供一基板，其具有一主動區及位於主動區內的一場板區及一基體區，其中基體區位於場板區的一第一側。在基體區的基板內形成至少一溝槽式閘極結構及至少一源極摻雜區，其中源極摻雜區圍繞溝槽式閘極結構。在場板區的一第二 側的基板內形成一汲極摻雜區，其中第二側相對於第一側，且其中從一上視方向來看，溝槽式閘極結構的長度的延伸方向垂直於汲極摻雜區的長度的延伸方向。

10‧‧‧主動區

20‧‧‧場板區

30‧‧‧基體區

50‧‧‧驅動電流

100、500‧‧‧基板

110‧‧‧埋入氧化層

120‧‧‧矽層

200、520‧‧‧溝槽式閘極結構

210‧‧‧溝槽

220‧‧‧介電層

230‧‧‧閘極電極層

240‧‧‧場氧化層

250‧‧‧場板電極

300、530‧‧‧源極摻雜區

400、510‧‧‧汲極摻雜區

W、w‧‧‧閘極通道寬度

第1圖係繪示出習知的具有溝槽式閘極的金屬氧化物半導體場效電晶體的平面示意圖。

第2A及3A圖係繪示出根據本發明實施例之半導體裝置的製造方法的平面示意圖。

第2B圖係繪示出沿著第2A圖中的剖線2B-2B’的剖面示意圖。

第2C圖係繪示出沿著第2A圖中的剖線2C-2C’的剖面示意圖。

第3B圖係繪示出沿著第3A圖中的剖線3B-3B’的剖面示意圖。

第3C圖係繪示出沿著第3A圖中的剖線3C-3C’的剖面示意圖。

以下說明本發明實施例之半導體裝置及其製造方法的製作與使用。然而，可輕易了解本發明實施例提供許多合適的發明概念而可實施於廣泛的各種特定背景。所揭示的特定實施例僅僅用於說明以特定方法製作及使用本發明，並非用以侷限本發明的範圍。再者，在本發明實施例之圖式及說明內容中係使用相同的標號來表示相同或相似的部件。

以下配合第3A至3C圖說明本發明實施例之具有溝 槽式閘極之半導體裝置，其中第3A圖係繪示出根據本發明實施例之具有溝槽式閘極之半導體裝置的平面示意圖，第3B圖係繪示出沿著第3A圖中的剖線3B-3B’的剖面示意圖，且第3C圖係繪示出沿著第3A圖中的剖線3C-3C’的剖面示意圖。

具有溝槽式閘極之半導體裝置包括：一基板100、 至少一溝槽式閘極結構200、至少一源極摻雜區300以及一汲極摻雜區400。基板100具有一主動區10及位於主動區10內的一場板(field plate)區20及一基體區30，其中基體區30位於場板區20的一第一側。在本實施例中，基板100可為絕緣層上覆矽(silicon on insulator，SOI)基底，且基板100內包括一埋入氧化層(buried oxide，BOX)110及其上的一矽層120，如第3B及3C圖所示。在其他實施例中，基板100可為單晶矽基底、磊晶矽基底、矽鍺基底、化合物半導體基底或其他習用之半導體基板。在本實施例中，基板100的導電類型為n型，但並不限定於此。在其他實施例中，基板100的導電類型也可為p型，且可根據設計需要選擇其導電類型。

至少一溝槽式閘極結構200位於基體區30的基板 100內，且包括一介電層220及一閘極電極層230。介電層220順應性地位於基板100內的一溝槽210內，且閘極電極層230位於介電層220上，並填滿溝槽210，如第3B及3C圖所示。介電層220可包括氧化物、氮化物、氮氧化物、其組合或其他合適的閘極介電材料。閘極電極層230可包括矽、多晶矽(polysilicon)或其他導電材料。在本實施例中，溝槽式閘極結構200為一長條狀 柱體，且長條狀柱體的底面具有圓角矩形之外型，如第3A圖所示。在其他實施例中，溝槽式閘極結構200的長條狀柱體的底面可具有橢圓形、矩形或多邊形之外型(未繪示)。

源極摻雜區300位於基體區30的基板100內，其中 源極摻雜區300圍繞溝槽式閘極結構200，如第3A圖所示。在本實施例中，源極摻雜區300的導電類型為n型，但並不限定於此。在其他實施例中，源極摻雜區300的導電類型也可為p型，且可根據設計需要選擇其導電類型，例如，源極摻雜區300可包括p型摻雜物(例如，硼或氟化硼)或n型摻雜物(例如，磷或砷)。在本實施例中，從上視方向來看，源極摻雜區300的邊緣與溝槽式閘極結構200的邊緣具有相同的外型，如第3A圖所示。在其他實施例中，源極摻雜區300的邊緣與溝槽式閘極結構200的邊緣可具有不同的外型(未繪示)。

在一實施例中，具有溝槽式閘極之半導體裝置可 包括複數溝槽式閘極結構200及對應的複數源極摻雜區300，且溝槽式閘極結構200彼此間隔排列。舉例來說，具有溝槽式閘極之半導體裝置包括彼此間隔排列的兩個溝槽式閘極結構200及對應的兩個源極摻雜區300，溝槽式閘極結構200彼此可具有相同的外型，如第3A圖所示。在另一實施例中，兩個溝槽式閘極結構200彼此可具有不同的外型(未繪示)。在其他實施例中，兩個以上的溝槽式閘極結構200中可具有相同或不同的外型的溝槽式閘極結構200，且相鄰的溝槽式閘極結構200之間可具有相同或不同的間距。可以理解的是，第3A至3C圖中溝槽式閘極結構200及對應的源極摻雜區300的數量及外型僅作為範例 說明，並不限定於此，溝槽式閘極結構200及對應的源極摻雜區300的實際數量及外型取決於設計需求。

汲極摻雜區400位於場板區20的一第二側的基板 100內，其中第二側相對於第一側，即汲極摻雜區400與具有溝槽式閘極結構200及源極摻雜區300的基體區30分別位於場板區20相對的兩側。每一溝槽式閘極結構200與汲極摻雜區400之間具有相同的間距。在本實施例中，汲極摻雜區400的導電類型為p型，但並不限定於此。在其他實施例中，汲極摻雜區400的導電類型也可為n型，且可根據設計需要選擇其導電類型，例如，汲極摻雜區400可包括p型摻雜物(例如，硼或氟化硼)或n型摻雜物(例如，磷或砷)。在本實施例中，從上視方向來看，溝槽式閘極結構200的長度的延伸方向(即，X方向)大體上垂直於汲極摻雜區400的長度的延伸方向(即，Y方向)，如第3A圖所示。

在本實施例中，具有溝槽式閘極之半導體裝置更 包括一場氧化層240(例如，矽局部氧化(local oxidation of silicon，LOCOS)結構)以及一場板電極250。場氧化層240位於場板區20內的基板100內，且突出於基板100上，場板電極250位於場氧化層240上，且延伸至基板100上，如第3A及3B圖所示。

具有溝槽式閘極之半導體裝置的驅動電流50從汲 極摻雜區400通過場氧化層240下方，且沿著至少一溝槽式閘極結構200的側壁向上流向對應的至少一源極摻雜區300(如第3B圖的箭號所示)。在本實施例中，具有溝槽式閘極之半導體裝 置的閘極通道寬度W為溝槽式閘極結構200的長條狀柱體的底面的1/2周長，如第3A圖所示。

習知的具有溝槽式閘極的金屬氧化物半導體場效 電晶體僅具有一個溝槽式閘極結構500，且溝槽式閘極結構500的長度的延伸方向平行於汲極摻雜區510的長度的延伸方向，如第1圖所示。此具有溝槽式閘極的金屬氧化物半導體場效電晶體的閘極通道寬度w為溝槽式閘極結構500的長度，若增加閘極通道寬度w，則會等比例地增加半導體裝置的面積。

相較於習知的具有溝槽式閘極的金屬氧化物半導 體場效電晶體，本發明實施例之半導體裝置具有單一溝槽式閘極結構200或複數彼此間隔的溝槽式閘極結構200，且溝槽式閘極結構200的長度的延伸方向係大體上垂直於汲極摻雜區400的長度的延伸方向，半導體裝置的閘極通道寬度W則為單一溝槽式閘極結構200的長條狀柱體的底面的1/2周長或複數溝槽式閘極結構200的長條狀柱體的底面的1/2周長之總和。

由此可知，相較於長度的延伸方向平行於汲極摻 雜區的溝槽式閘極結構，在固定的裝置面積下，將溝槽式閘極結構配置為其長度的延伸方向大體上垂直於汲極摻雜區的長度的延伸方向時，半導體裝置內能夠形成彼此間隔排列的複數溝槽式閘極結構，使得閘極通道寬度增加為複數溝槽式閘極結構的長條狀柱體的底面的1/2周長之總和，因此可有效地利用裝置面積，進而提升驅動電流。

根據本發明實施例，當溝槽式閘極結構的長度的 延伸方向大體上垂直於汲極摻雜區的長度的延伸方向，且半導 體裝置的閘極通道寬度W為單一溝槽式閘極結構的長條狀柱體的底面的1/2周長時，能夠透過增加少部分的裝置面積，大幅提高溝槽式閘極結構的閘極通道寬度，進而提升驅動電流及改善導通電阻。另外，由於半導體裝置內能夠形成彼此間隔排列的複數溝槽式閘極結構，因此可在增加少部分的裝置面積的情況下，再進一步提高驅動電流及改善導通電阻，並有效增加裝置面積的使用效率。更進一步來說，根據本發明實施例之溝槽式閘極結構，能夠在相同的所需驅動電流下，縮小閘極結構的尺寸且增加裝置面積的使用效率，進而縮小半導體裝置的尺寸。

以下配合第2A至2C及3A至3C圖說明本發明實施 例之具有溝槽式閘極之半導體裝置的製造方法，其中第2A及3A圖係繪示出根據本發明實施例之具有溝槽式閘極之半導體裝置的製造方法的平面示意圖，且其中第2B圖係繪示出沿著第2A圖中的剖線2B-2B’的剖面示意圖，第2C圖係繪示出沿著第2A圖中的剖線2C-2C’的剖面示意圖，第3B圖係繪示出沿著第3A圖中的剖線3B-3B’的剖面示意圖，且第3C圖係繪示出沿著第3A圖中的剖線3C-3C’的剖面示意圖。

請參照第2A至2C圖，提供一基板100，其具有一主 動區10及位於主動區10內的一場板區20及一基體區30，其中基體區30位於場板區20的一第一側。在本實施例中，基板100可為絕緣層上覆矽基底，且基板100內包括一埋入氧化層110及其上的一矽層120，如第2B及2C圖所示。在其他實施例中，基板100可為單晶矽基底、磊晶矽基底、矽鍺基底、化合物半導體 基底或其他習用之半導體基板。在本實施例中，基板100的導電類型為n型，但並不限定於此。在其他實施例中，基板100的導電類型也可為p型，且可根據設計需要選擇其導電類型。

可透過沉積製程及微影蝕刻製程，在基板100上形 成圖案化的一硬式罩幕層(未繪示)，例如氮化矽層，以暴露出場板區20的基板100。接著，進行氧化成長製程，以在場板區20的基板100內形成場氧化層240(例如，矽局部氧化結構)，且突出於基板100上。

接著，在去除硬式罩幕層之後，可透過沉積製程 及微影蝕刻製程，在基板100上形成圖案化的另一硬式罩幕層(未繪示)，以暴露出場板區20的第一側的基板100。接著，進行蝕刻製程(例如，乾蝕刻製程、濕蝕刻製程、電漿蝕刻製程、反應性離子蝕刻製程或其他習用的蝕刻製程)，在場板區20的第一側(即，基體區30)的基板100內形成至少一溝槽210。舉例來說，在基板100內形成兩個溝槽210。接著，在去除硬式罩幕層之後，可透過沉積製程(例如，原子層沉積(atomic layer deposition，ALD)製程、化學氣相沉積(chemical vapor deposition，CVD)製程、物理氣相沉積(physical vapor deposition，PVD)製程、熱氧化製程或其他適合的製程)，將介電材料順應性地沉積於每一溝槽210內，以對應形成一介電層220，作為閘極介電層。介電層220可包括氧化物、氮化物、氮氧化物、其組合或其他合適的閘極介電材料。

接著，可透過沉積製程(例如，物理氣相沉積製程、 化學氣相沉積製程、原子層沉積製程、濺鍍製程或塗佈製程)， 在每一介電層220上沉積一導電材料，並填滿對應的溝槽210，以形成閘極電極層230，進而在基體區30的基板100內形成兩個溝槽式閘極結構200，如第2B及2C圖所示。閘極電極層230可包括矽、多晶矽或其他導電材料。另外，也可透過沉積製程，在場氧化層240上形成一場板電極250，且延伸至基板100上，如第2A及2B圖所示。

在本實施例中，溝槽式閘極結構200為一長條狀柱 體，且長條狀柱體的底面具有圓角矩形之外型，如第2A圖所示。在其他實施例中，溝槽式閘極結構200的長條狀柱體的底面可具有橢圓形、矩形或多邊形之外型(未繪示)。

根據本發明實施例，具有溝槽式閘極之半導體裝 置可包括彼此間隔排列的複數溝槽式閘極結構200。舉例來說，具有溝槽式閘極之半導體裝置包括彼此間隔排列的兩個溝槽式閘極結構200，且溝槽式閘極結構200彼此可具有相同的外型，如第2A圖所示。在另一實施例中，兩個溝槽式閘極結構200彼此可具有不同的外型(未繪示)。在其他實施例中，兩個以上的溝槽式閘極結構200中可具有相同或不同的外型的溝槽式閘極結構200，且相鄰的溝槽式閘極結構200之間可具有相同或不同的間距。可以理解的是，第2A至2C圖中溝槽式閘極結構200的數量及外型僅作為範例說明，並不限定於此，溝槽式閘極結構200的實際數量及外型取決於設計需求。

請參照第3A至3C圖，可透過摻雜製程(例如，離子 佈植製程)，在基體區30的基板100內形成複數源極摻雜區300，其中一個源極摻雜區300對應圍繞一個溝槽式閘極結構 200，如第3A圖所示。在本實施例中，源極摻雜區300的導電類型為n型，但並不限定於此。在其他實施例中，源極摻雜區300的導電類型也可為p型，且可根據設計需要選擇其導電類型，例如，透過p型摻雜物(例如，硼或氟化硼)、n型摻雜物(例如，磷或砷)及/或其組合進行摻雜製程。在本實施例中，從上視方向來看，源極摻雜區300的邊緣與溝槽式閘極結構200的邊緣具有相同的外型，如第3A圖所示。在其他實施例中，源極摻雜區300的邊緣與溝槽式閘極結構200的邊緣可具有不同的外型(未繪示)。

可透過摻雜製程(例如，離子佈植製程)，在場板區 20的一第二側的基板100內形成一汲極摻雜區400，其中第二側相對於第一側，即汲極摻雜區400與具有溝槽式閘極結構200及源極摻雜區300的基體區30分別位於場板區20相對的兩側。在本實施例中，汲極摻雜區400的導電類型為p型，但並不限定於此。在其他實施例中，汲極摻雜區400的導電類型也可為n型，且可根據設計需要選擇其導電類型，例如，透過p型摻雜物(例如，硼或氟化硼)、n型摻雜物(例如，磷或砷)及/或其組合進行摻雜製程。每一溝槽式閘極結構200與汲極摻雜區400之間具有相同的間距。在本實施例中，從上視方向來看，溝槽式閘極結構200的長度的延伸方向(即，X方向)大體上垂直於汲極摻雜區400的長度的延伸方向(即，Y方向)，如第3A圖所示。

具有溝槽式閘極之半導體裝置的驅動電流50從汲 極摻雜區400通過場氧化層240下方，且沿著至少一溝槽式閘極結構200的側壁向上流向對應的至少一源極摻雜區300(如第3B 圖的箭號所示)。在本實施例中，具有溝槽式閘極之半導體裝置的閘極通道寬度W為單一溝槽式閘極結構200的長條狀柱體的底面的1/2周長或複數溝槽式閘極結構200的長條狀柱體的底面的1/2周長之總和。

相較於長度的延伸方向平行於汲極摻雜區的溝槽 式閘極結構，在固定的裝置面積下，將溝槽式閘極結構配置為其長度的延伸方向大體上垂直於汲極摻雜區的長度的延伸方向時，半導體裝置內能夠形成彼此間隔排列的複數溝槽式閘極結構，使得閘極通道寬度增加為複數溝槽式閘極結構的長條狀柱體的底面的1/2周長之總和，因此可有效地利用裝置面積，進而提升驅動電流。

根據本發明實施例，當溝槽式閘極結構的長度的 延伸方向大體上垂直於汲極摻雜區的長度的延伸方向，且半導體裝置的閘極通道寬度W為單一溝槽式閘極結構的長條狀柱體的底面的1/2周長時，能夠透過增加少部分的裝置面積，大幅提高溝槽式閘極結構的閘極通道寬度，進而提升驅動電流及改善導通電阻。另外，由於半導體裝置內能夠形成彼此間隔排列的複數溝槽式閘極結構，因此可在增加少部分的裝置面積的情況下，再進一步提高驅動電流及改善導通電阻，並有效增加裝置面積的使用效率。更進一步來說，根據本發明實施例之溝槽式閘極結構，能夠在相同的所需驅動電流下，縮小閘極結構的尺寸且增加裝置面積的使用效率，進而縮小半導體裝置的尺寸。

本發明實施例之半導體裝置及其製造方法可應用 於橫向擴散金屬氧化物半導體電晶體(laterally diffused metal oxide semiconductor，LDMOS)、N型通道絕緣閘極雙極性電晶體(N-channel insulated gate bipolar transistor，NIGBT)等各種低電壓、高電壓及極高電壓的元件。

雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可更動與組合上述各種實施例。

10‧‧‧主動區

20‧‧‧場板區

30‧‧‧基體區

100‧‧‧基板

200‧‧‧溝槽式閘極結構

210‧‧‧溝槽

220‧‧‧介電層

230‧‧‧閘極電極層

240‧‧‧場氧化層

250‧‧‧場板電極

300‧‧‧源極摻雜區

400‧‧‧汲極摻雜區

W‧‧‧閘極通道寬度

Claims (20)

1. 一種半導體裝置，包括：一基板，具有一主動區及位於該主動區內的一場板區及一基體區，其中該基體區位於該場板區的一第一側；至少一溝槽式閘極結構，位於該基體區的該基板內，其中該至少一溝槽式閘極結構為一長條狀柱體，且該半導體裝置的閘極通道寬度為該柱體的一底面的1/2周長；至少一源極摻雜區，位於該基體區的該基板內，其中該至少一源極摻雜區圍繞該至少一溝槽式閘極結構；以及一汲極摻雜區，位於該場板區的一第二側的該基板內，其中該第二側相對於該第一側，且其中從一上視方向來看，該至少一溝槽式閘極結構的長度的延伸方向垂直於該汲極摻雜區的長度的延伸方向。
2. 如申請專利範圍第1項所述之半導體裝置，其中該柱體的該底面具有橢圓形、圓角矩形、矩形或多邊形之外型。
3. 如申請專利範圍第2項所述之半導體裝置，其中該至少一溝槽式閘極結構包括一閘極電極層。
4. 如申請專利範圍第1項所述之半導體裝置，其中該半導體裝置包括複數溝槽式閘極結構及對應的複數源極摻雜區，且該等溝槽式閘極結構彼此間隔排列。
5. 如申請專利範圍第4項所述之半導體裝置，其中該等溝槽式閘極結構之間具有相同的間距，且每一溝槽式閘極結構與該汲極摻雜區之間具有相同的間距。
6. 如申請專利範圍第4項所述之半導體裝置，其中該等溝槽式 閘極結構之間具有不同的間距，且每一溝槽式閘極結構與該汲極摻雜區之間具有相同的間距。
7. 如申請專利範圍第4項所述之半導體裝置，其中該等溝槽式閘極結構具有相同的外型。
8. 如申請專利範圍第4項所述之半導體裝置，其中該等溝槽式閘極結構具有不同的外型。
9. 如申請專利範圍第1項所述之半導體裝置，其中該至少一溝槽式閘極結構包括：一介電層，位於該基板內的至少一溝槽內；以及一閘極電極層，位於該介電層上，且填滿該至少一溝槽。
10. 如申請專利範圍第1項所述之半導體裝置，更包括：一場氧化層，位於該場板區內；以及一場板電極，位於該場氧化層上，且延伸至該基體區的該基板上。
11. 一種半導體裝置的製造方法，包括：提供一基板，該基板具有一主動區及位於該主動區內的一場板區及一基體區，其中該基體區位於該場板區的一第一側；在該基體區的該基板內形成至少一溝槽式閘極結構及至少一源極摻雜區，其中該至少一源極摻雜區圍繞該至少一溝槽式閘極結構，且其中該至少一溝槽式閘極結構為一長條狀柱體，且該半導體裝置的閘極通道寬度為該柱體的一底面的1/2周長；以及在該場板區的一第二側的該基板內形成一汲極摻雜區，其 中該第二側相對於該第一側，且其中從一上視方向來看，該至少一溝槽式閘極結構的長度的延伸方向垂直於該汲極摻雜區的長度的延伸方向。
12. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該柱體的該底面具有橢圓形、圓角矩形、矩形或多邊形之外型。
13. 如申請專利範圍第12項所述之半導體裝置的製造方法，其中該至少一溝槽式閘極結構包括一閘極電極層。
14. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中該半導體裝置包括複數溝槽式閘極結構及對應的複數源極摻雜區，且該等溝槽式閘極結構彼此間隔排列。
15. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中該等溝槽式閘極結構之間具有相同的間距，且每一溝槽式閘極結構與該汲極摻雜區之間具有相同的間距。
16. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中該等溝槽式閘極結構之間具有不同的間距，且每一溝槽式閘極結構與該汲極摻雜區之間具有相同的間距。
17. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中該等溝槽式閘極結構具有相同的外型。
18. 如申請專利範圍第14項所述之半導體裝置的製造方法，其中該等溝槽式閘極結構具有不同的外型。
19. 如申請專利範圍第11項所述之半導體裝置的製造方法，其中形成該至少一溝槽式閘極結構的步驟包括：在該場板區的該第一側的該基板內形成至少一溝槽； 在該至少一溝槽內形成一介電層；以及在該介電層上形成一閘極電極層，以填滿該至少一溝槽。
20. 如申請專利範圍第11項所述之半導體裝置的製造方法，更包括：在該場板區內形成一場氧化層；以及在該場氧化層上形成一場板電極，且延伸至該基體區的該基板上。