CN109216343A - 具有静电释放保护结构的半导体装置及其版图结构 - Google Patents
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Abstract
本发明涉及一种具有静电释放保护结构的半导体装置及其版图结构，所述装置包括内部电路和GGNMOS，所述内部电路包括MOSFET，所述半导体装置还包括有源区，所述MOSFET设于所述有源区内，其特征在于，所述有源区还设有所述GGNMOS，且所述MOSFET设于同一有源区内的GGNMOS的横向两侧，所述有源区包括P阱，所述GGNMOS的N型掺杂区和所述MOSFET的N型掺杂区设于所述P阱内，所述半导体装置还包括作为衬底引出的P型掺杂区，所述P型掺杂区设于两侧的所述MOSFET的更外侧。本发明在发生静电释放时，如果导致内部电路的MOSFET导通，则会形成衬底电流，从而加大中间的GGNMOS的栅极电压，使得GGNMOS更容易导通，提高ESD能力。
Description
技术领域
本发明涉及防静电的保护装置，特别是涉及一种具有静电释放保护结构的半导体装置。
背景技术
静电放电是在我们生活中普遍存在的自然现象，但静电放电时在短时间内产生的大电流，会对集成电路产生致命的损伤，是集成电路生产应用中造成失效的重要问题。
一种传统的静电释放(ESD)电路保护方案是将半导体器件的内部电路并联GGNMOS(栅极接地N沟道金属氧化物半导体场效应管)或者其他ESD保护器件，对内部电路进行保护。但是对于内部电路为将小宽度的MOSFET(金属氧化物半导体场效应管)作为端口电路的情况，由于小宽度的MOSFET的栅极是浮置(Floating)状态，触发电压低，基本上ESD能量都会从小宽度的MOSFET走，造成小宽度的MOSFET在较低的ESD电压下就失效了，而并联GGNMOS或者其他ESD保护器件并没有起到保护作用。
发明内容
基于此，有必要提供一种具有静电释放保护结构的半导体装置。
一种具有静电释放保护结构的半导体装置，包括内部电路和GGNMOS，所述内部电路包括MOSFET，所述半导体装置还包括有源区，所述MOSFET设于所述有源区内，其特征在于，所述有源区还设有所述GGNMOS，且所述MOSFET设于同一有源区内的GGNMOS的横向两侧，所述有源区包括P阱，所述GGNMOS的N型掺杂区和所述MOSFET的N型掺杂区设于所述P阱内，所述半导体装置还包括作为衬底引出的P型掺杂区，所述P型掺杂区设于两侧的所述MOSFET的更外侧。
在其中一个实施例中，所述P型掺杂区设于所述P阱内，所述P型掺杂区的掺杂浓度大于所述P阱的掺杂浓度。
在其中一个实施例中，作为所述GGNMOS的源极引出的N型掺杂区和作为所述GGNMOS的漏极引出的N型掺杂区在横向上间隔分布，各作为所述GGNMOS的源极引出的N型掺杂区通过金属连线连接在一起，各作为所述GGNMOS的漏极引出的N型掺杂区通过金属连线连接在一起，且各GGNMOS的栅极多晶硅与作为所述GGNMOS的源极引出的N型掺杂区通过金属连线连接在一起。
在其中一个实施例中，各作为所述MOSFET的源极引出的N型掺杂区与作为所述GGNMOS的源极引出的N型掺杂区通过金属连线连接在一起。
在其中一个实施例中，所述MOSFET的导电沟道的长度，大于所述GGNMOS的导电沟道的长度。
在其中一个实施例中，所述MOSFET的栅极为浮置栅极。
上述具有静电释放保护结构的半导体装置，静电释放如果导致内部电路的MOSFET导通，则会形成衬底电流，从而加大中间的GGNMOS的栅极电压，使得GGNMOS更容易导通，提高ESD能力。
还有必要提供一种具有静电释放保护结构的半导体装置的版图结构。
一种具有静电释放保护结构的半导体装置的版图结构，所述具有静电释放保护结构的半导体装置包括内部电路和GGNMOS，所述内部电路包括MOSFET，所述版图结构包括：有源区；栅极多晶硅，为长条状结构，包括所述GGNMOS的栅极和所述MOSFET的栅极，各所述栅极多晶硅在横向上间隔排列，所述栅极多晶硅的宽度方向为所述横向，各所述栅极多晶硅至少部分覆盖所述有源区；N型掺杂区，设于相邻的栅极多晶硅与栅极多晶硅之间；金属层，为叉指结构，包括沿第一方向延伸的甲方向条和沿第二方向延伸的乙方向条，所述乙方向条伸入相邻的栅极多晶硅与栅极多晶硅之间，并至少部分覆盖相应位置处的所述N型掺杂区，所述甲方向条包括设于所述有源区在所述第二方向上的一侧的第一甲方向条和第二方向上的另一侧的第二甲方向条，所述第一甲方向条和连接所述第一甲方向条的各乙方向条组成第一金属连线图案，所述第二甲方向条和连接所述第二甲方向条的各乙方向条组成第二金属连线图案；接触孔，将所述N型掺杂区与覆盖N型掺杂区的所述乙方向条连接，并将所述GGNMOS的栅极与所述第二甲方向条连接。
在其中一个实施例中，所述第二甲方向条覆盖各栅极多晶硅的一端，所述第一甲方向条不覆盖各所述栅极多晶硅的另一端。
在其中一个实施例中，与所述GGNMOS的栅极连接的乙方向条为交叉间隔排列，按照横向上“……第一金属连线图案-第二金属连线图案-第一金属连线图案-第二金属连线图案-第一金属连线图案……”进行乙方向条的设置。
在其中一个实施例中，各所述乙方向条为交叉间隔排列，按照横向上“……第一金属连线图案-第二金属连线图案-第一金属连线图案-第二金属连线图案-第一金属连线图案……”进行乙方向条的设置。
上述具有静电释放保护结构的半导体装置的版图结构，内部电路的MOSFET与GGNMOS采用类似的版图结构，因此仅通过修改金属层(Metal)/接触孔的光刻版(Mask)就可以调节GGNMOS和内部电路的MOSFET的尺寸比例，修改起来比较灵活，无需重新设计版图，增加了电路设计的灵活性。
附图说明
图1是一实施例中具有静电释放保护结构的半导体装置的结构示意图；
图2是图1所示半导体装置在应用中其内部寄生反应的等效电路的结构示意图；
图3是图1所示一实施例中具有静电释放保护结构的半导体装置的等效电路图；
图4是图1所示一实施例中具有静电释放保护结构的半导体装置的版图结构的版图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的首选实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及/或”包括一个或多个相关的所列项目的任意的和所有的组合。
本文所使用的半导体领域词汇为本领域技术人员常用的技术词汇，例如对于P型和N型杂质，为区分掺杂浓度，简易的将P+型代表重掺杂浓度的P型，P型代表中掺杂浓度的P型，P-型代表轻掺杂浓度的P型，N+型代表重掺杂浓度的N型，N型代表中掺杂浓度的N型，N-型代表轻掺杂浓度的N型。
图1是一实施例中具有静电释放保护结构的半导体装置的结构示意图，图2是图1所示半导体装置在应用中其内部寄生反应的等效电路的结构示意图，图3是一实施例中具有静电释放保护结构的半导体装置的电路原理图。具有静电释放保护结构的半导体装置包括内部电路200(内部电路即实现半导体装置的功能并需要ESD保护的电路)和GGNMOS 100。参见图3，内部电路200包括需要进行ESD保护的MOSFET(图3示出了位于结构两侧的各一个MOSFET，以及位于中间的两个GGNMOS)，半导体装置还包括有源区，内部电路200的MOSFET设于有源区内，有源区还设有GGNMOS 100，且MOSFET设于同一有源区内的GGNMOS 100的横向(即图1中的左右方向)两侧。有源区包括P阱(图1中未示)，GGNMOS 100的N型掺杂区22和MOSFET的N型掺杂区22(图1中将GGNMOS 100的N型掺杂区和MOSFET的N型掺杂区均标示为22)设于P阱内。半导体装置还包括作为衬底引出的P型掺杂区24，P型掺杂区24设于有源区内MOSFET的更外侧，参见图1，即包括设于左边的MOSFET的左侧的P型掺杂区24、和设于右边的MOSFET的右侧的P型掺杂区24。
发明人对上述具有静电释放保护结构的半导体装置进行了ESD测试，参照图2，ESD能量会先从中间的漏极(Drain)走，两侧的MOSFET为栅极浮置(Gate Floating，栅极不与金属连线连接引出)结构，故触发电压低，MOSFET触发后有衬底电流流过(电流方向为图2中虚线箭头所指的方向)。由于中间的寄生BJT 13距P型掺杂区24距离最远，故衬底电阻阻值最大(寄生BJT等与作为衬底引出的P型掺杂区24之间形成有衬底电阻11)，会最先导通。中间的GGNMOS也随之导通，进行静电释放保护，提高ESD能力。上述具有静电释放保护结构的半导体装置尤其适用于小宽度(沟道长度)的MOSFET。
在一个实施例中，内部电路200的MOSFET和GGNMOS 100的做在同一个有源区中，即内部电路200的MOSFET和GGNMOS 100在版图中共用一块TO层。这样可以减小器件的面积。
在一个实施例中，P型掺杂区24设于P阱内，P型掺杂区24的掺杂浓度大于P阱的掺杂浓度。
在图1所示实施例中，GGNMOS与内部电路的MOSFET的栅极多晶硅32为N型掺杂多晶硅。
在图4所示实施例中，作为GGNMOS的源极引出的N型掺杂区22b和作为GGNMOS的漏极引出的N型掺杂区22a在横向上间隔分布。各作为GGNMOS的源极引出的N型掺杂区22b通过接触孔引出后，再通过金属连线连接在一起；各作为GGNMOS的漏极引出的N型掺杂区22a通过接触孔引出后，再通过金属连线连接在一起；且各GGNMOS的栅极多晶硅32a通过接触孔引出后，通过金属连线与作为GGNMOS的源极引出的N型掺杂区22b连接在一起。需要说明的是，本段限定的结构在图1所示实施例中也是一样的，可以结合图1一并进行查看。
在图4所示实施例中，各作为MOSFET的源极引出的N型掺杂区22c通过接触孔引出后，再通过金属连线与作为GGNMOS的源极引出的N型掺杂区22b连接在一起。同理，本段限定的结构在图1所示实施例也是一样的。
在图4所示实施例中，两个椭圆虚线框框出的结构为内部电路200的MOSFET，且在该实施例中其为内部电路的端口电路MOSFET。
在一个实施例中，端口电路MOSFET的MOS导电沟道长度大于GGNMOS的导电沟道长度，这种沟道长度的相对设置使得端口电路MOSFET的触发电压升高，相对于GGNMOS更难导通，GGNMOS更容易启动，从而提高ESD能力。本发明还提供一种具有静电释放保护结构的半导体装置的版图结构，该半导体装置可以为前述任一实施例所述的具有静电释放保护结构的半导体装置。在图4所示实施例中，版图结构包括有源区(TO)10、栅极多晶硅、N型掺杂区、金属层及接触孔。
其中栅极多晶硅为长条状结构，包括GGNMOS的栅极32a和内部电路的MOSFET的栅极32b。各栅极多晶硅在横向上(即图4中的左右方向)间隔排列，长条状结构的栅极多晶硅的宽度方向也是图4中的左右方向。各栅极多晶硅至少部分覆盖有源区10。
N型掺杂区设于相邻的栅极多晶硅与栅极多晶硅之间，包括作为GGNMOS的漏极引出的N型掺杂区22a、作为GGNMOS的源极引出的N型掺杂区22b以及作为MOSFET的源极引出的N型掺杂区22c。
金属层为叉指结构，包括沿第一方向延伸的甲方向条和沿第二方向延伸的乙方向条。在图4所示实施例中，第一方向为横向，第二方向为竖向。乙方向条在版图上伸入相邻的栅极多晶硅与栅极多晶硅之间(乙方向条在实际的器件中是处于栅极多晶硅上方，不与栅极多晶硅在同一水平面上)，并部分覆盖相应位置处的N型掺杂区。甲方向条包括设于有源区10在竖向上的一侧的第一甲方向条44和竖向上的另一侧的第二甲方向条42。第一甲方向条44和连接第一甲方向条44的各乙方向条组成第一金属连线图案，第二甲方向条42和连接第二甲方向条42的各乙方向条组成第二金属连线图案。
接触孔将各N型掺杂区与覆盖N型掺杂区的乙方向条连接，并将GGNMOS的栅极32a与第二甲方向条42连接。
上述具有静电释放保护结构的半导体装置的版图结构，内部电路的MOSFET与GGNMOS采用类似的版图结构，即把内部电路的MOSFET做成GGNMOS的Dummy，GGNMOS和内部电路的MOSFET在版图上的区别仅在于接触孔/金属层，因此仅通过修改金属层(Metal)/接触孔的光刻版(Mask)就可以调节GGNMOS和内部电路的MOSFET的尺寸比例，修改起来比较灵活，无需重新设计版图，增加了电路设计的灵活性。
在图4所示实施例中，第二甲方向条42覆盖各栅极多晶硅的一端，第一甲方向条44不覆盖各栅极多晶硅的另一端。
在图4所示实施例中，各乙方向条为交叉间隔排列，即按照横向上“……第一金属连线图案-第二金属连线图案-第一金属连线图案-第二金属连线图案-第一金属连线图案……”的ABABABA……方式进行乙方向条的设置。
在另一个实施例中，也可以仅是与GGNMOS的栅极32a连接的乙方向条为交叉间隔排列，即按照横向上“……第一金属连线图案-第二金属连线图案-第一金属连线图案-第二金属连线图案-第一金属连线图案……”的ABABABA……进行乙方向条的设置。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (10)
1.一种具有静电释放保护结构的半导体装置，包括内部电路和GGNMOS，所述内部电路包括MOSFET，所述半导体装置还包括有源区，所述MOSFET设于所述有源区内，其特征在于，所述有源区还设有所述GGNMOS，且所述MOSFET设于同一有源区内的GGNMOS的横向两侧，所述有源区包括P阱，所述GGNMOS的N型掺杂区和所述MOSFET的N型掺杂区设于所述P阱内，所述半导体装置还包括作为衬底引出的P型掺杂区，所述P型掺杂区设于两侧的所述MOSFET的更外侧。
2.根据权利要求1所述的具有静电释放保护结构的半导体装置，其特征在于，所述P型掺杂区设于所述P阱内，所述P型掺杂区的掺杂浓度大于所述P阱的掺杂浓度。
3.根据权利要求1所述的具有静电释放保护结构的半导体装置，其特征在于，作为所述GGNMOS的源极引出的N型掺杂区和作为所述GGNMOS的漏极引出的N型掺杂区在横向上间隔分布，各作为所述GGNMOS的源极引出的N型掺杂区通过金属连线连接在一起，各作为所述GGNMOS的漏极引出的N型掺杂区通过金属连线连接在一起，且各GGNMOS的栅极多晶硅与作为所述GGNMOS的源极引出的N型掺杂区通过金属连线连接在一起。
4.根据权利要求3所述的具有静电释放保护结构的半导体装置，其特征在于，各作为所述MOSFET的源极引出的N型掺杂区与作为所述GGNMOS的源极引出的N型掺杂区通过金属连线连接在一起。
5.根据权利要求1所述的具有静电释放保护结构的半导体装置，其特征在于，所述MOSFET的导电沟道的长度，大于所述GGNMOS的导电沟道的长度。
6.根据权利要求1所述的具有静电释放保护结构的半导体装置，其特征在于，所述MOSFET的栅极为浮置栅极。
7.一种具有静电释放保护结构的半导体装置的版图结构，所述具有静电释放保护结构的半导体装置包括内部电路和GGNMOS，所述内部电路包括MOSFET，其特征在于，所述版图结构包括：
有源区；
栅极多晶硅，为长条状结构，包括所述GGNMOS的栅极和所述MOSFET的栅极，各所述栅极多晶硅在横向上间隔排列，所述栅极多晶硅的宽度方向为所述横向，各所述栅极多晶硅至少部分覆盖所述有源区；
N型掺杂区，设于相邻的栅极多晶硅与栅极多晶硅之间；
金属层，为叉指结构，包括沿第一方向延伸的甲方向条和沿第二方向延伸的乙方向条，所述乙方向条伸入相邻的栅极多晶硅与栅极多晶硅之间，并至少部分覆盖相应位置处的所述N型掺杂区，所述甲方向条包括设于所述有源区在所述第二方向上的一侧的第一甲方向条和第二方向上的另一侧的第二甲方向条，所述第一甲方向条和连接所述第一甲方向条的各乙方向条组成第一金属连线图案，所述第二甲方向条和连接所述第二甲方向条的各乙方向条组成第二金属连线图案；
接触孔，将所述N型掺杂区与覆盖N型掺杂区的所述乙方向条连接，并将所述GGNMOS的栅极与所述第二甲方向条连接。
8.根据权利要求7所述的具有静电释放保护结构的半导体装置的版图结构，其特征在于，所述第二甲方向条覆盖各栅极多晶硅的一端，所述第一甲方向条不覆盖各所述栅极多晶硅的另一端。
9.根据权利要求7所述的具有静电释放保护结构的半导体装置的版图结构，其特征在于，与所述GGNMOS的栅极连接的乙方向条为交叉间隔排列，按照横向上“……第一金属连线图案-第二金属连线图案-第一金属连线图案-第二金属连线图案-第一金属连线图案……”进行乙方向条的设置。
10.根据权利要求9所述的具有静电释放保护结构的半导体装置的版图结构，其特征在于，各所述乙方向条为交叉间隔排列，按照横向上“……第一金属连线图案-第二金属连线图案-第一金属连线图案-第二金属连线图案-第一金属连线图案……”进行乙方向条的设置。
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| CN110071103A (zh) * | 2019-03-25 | 2019-07-30 | 北京时代民芯科技有限公司 | 一种冷备份电路的新型esd保护结构及制备方法 |
| CN110071103B (zh) * | 2019-03-25 | 2021-06-08 | 北京时代民芯科技有限公司 | 一种冷备份电路的esd保护结构及制备方法 |
| CN111508951A (zh) * | 2020-04-26 | 2020-08-07 | 中国电子科技集团公司第五十八研究所 | 一种基于soi工艺的ggnmos esd保护器件结构 |
| CN111508951B (zh) * | 2020-04-26 | 2022-08-02 | 中国电子科技集团公司第五十八研究所 | 一种基于soi工艺的ggnmos esd保护器件结构 |
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