CN107452735B - 一种嵌入无沟道型ldpmos的双向可控硅静电防护器件 - Google Patents
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Abstract
本发明公开了一种嵌入无沟道型LDPMOS的双向可控硅静电防护器件，包括：P型衬底；形成于P型衬底上的第一N型深阱和第二N型深阱；设置于P型衬底上的P阱；位于第一N型深阱、第二N型深阱和P阱的八个掺杂区：第一N+注入区、第一P+注入区、第一Poly注入层、第二P+注入区，第三P+注入区、第二Poly注入层、第四P+注入区、第二N+注入区，第二P+注入区横跨第一N型深阱和P阱，第一Poly注入层跨接在第一P+注入区上但是没有跨接在第二P+注入区上；第三P+注入区横跨第二N型深阱和P阱，第二Poly注入层跨接在第四P+注入区上但是没有跨接在第三P+注入区上。本发明通过嵌入无沟道型LDPMOS可在降低器件触发电压的同时增强器件泄放静电的能力，且具有双向泄放静电的能力。
Description
技术领域
本发明涉及集成电路静电防护器件设计领域，尤其涉及一种可泄放正静电脉冲和负静电脉冲、具有电特性对称、均匀泄放、高防护等级的双向可控硅器件。
背景技术
静电放电（Electro-Static Discharge，ESD）是集成电路在制造、封装、测试、输运、装配和使用过程中不可避免的现象，ESD 破坏具有隐蔽性、潜伏性、随机性和复杂性等特点。静电在集成电路失效的各种原因中占到了30%，对集成电路的可靠性构成了严重威胁，改善电子产品或 IC 芯片的 ESD 防护能力，对提高它们的可靠性具有极其重要的意义。对集成电路进行静电保护的途径有二：一是控制和减少静电产生和放电的发生，例如使用静电防护服、防静电腕带等；二是在芯片外围设计静电泄放器件，为静电提供泄放通路。途径二中的静电泄放器件相当于芯片内的“避雷针”，避免静电放电时电流流入IC内部电路而造成损伤，它是目前最直接和常见的一种保护措施。
可控硅器件（Silicon Controlled Rectifier，SCR）是芯片内ESD防护的常规器件结构，但它不是CMOS工艺中的标准器件。它与二极管、三极管、场效应晶体管相比，因其自身的正反馈机制而具有电流泄放能力强、单位面积泄放效率高、导通电阻小、鲁棒性强、防护级别高的优点，能够在半导体平面工艺上以较小的芯片面积达成较高的静电防护等级。。同时，现在绝大多数电源端口提供正负电压，如±12到±15V，因此我们选择了具有高鲁棒性且防护等级高的双向BSCR（dual-directional SCR）。但是选用SCR器件不免带来了高触发电压、低维持电压易闩锁的特点。
LDMOS（Lateral Double Diffused Metal Oxide Semiconductor Field EffectTransistor）横向双扩散金属－氧化物场效应晶体管最早是1969年由Y.Tarui等人提出的，它是在保持普通MOSFET优点的基础上，通过横向双扩散技术形成沟道区，并在漏极和沟道之间引入漂移区。漂移区可以采用外延工艺，也可以采用离子注入。LDMOS与早期的MOSFET之不同主要有两点：①在沟道与漏极之间增加了一个较长的低浓度N-漂移区。高阻漂移区的存在提高了击穿电压，并减小了漏、源两极之间的寄生电容，有利于提高频率特性。同时，漂移区在沟道和漏之间起缓冲作用，削弱了LDMOS的短沟道效应。②沟道区的长度主要由两次扩散的结深来控制，所以沟道长度可以做得很小而不受光刻精度的限制，这样就可以对沟道区进行精确控制，再加上增加沟宽的措施后，器件的电流也可以做得较大。LDMOS具有高增益、高跨导、频率响应好、高线性、控制简单、开关速度快、大的安全工作区、无闭锁、热稳定性好、易与 CMOS 电路集成等优点而得到了广泛的应用，同时对LDMOS器件的研究，也越来越多的得到了大家的重视。
如图1所示，为一种典型的嵌入LDPMOS的双向SCR剖面图，其等效电路图如图2所示。该器件可以用于片上功率集成电路的ESD防护，因为内嵌LDPMOS耐压器件可以明显改善防护器件的耐压能力和鲁棒性，但是当运用在±12V的高压环境中时，其触发电压过高，当运用在±35V高压环境中时，其维持电压过低。因此，需要在这种典型的嵌入LDPMOS的双向SCR器件的基础上进行对其触发电压和维持电压的优化。
发明内容
本发明解决的问题是提供一种嵌入无沟道型LDPMOS的双向可控硅静电防护器件，解决运用在高压情况下其维持电压过低和触发电压过高的问题。
本发明解决上述技术问题所采用的技术方案如下：一种嵌入无沟道型LDPMOS的双向可控硅静电防护器件，包括：P型半导体衬底； 形成于P型衬底内的第一N型深阱，P阱，第二N型深阱； 第一N型深阱内从左到右依次有第一N+注入区、第一P+注入区、第一Poly注入层、第二P+注入区，第一Poly注入层跨接在第一P+区和第二P+区之间，第一Poly注入层跨接在第一P+注入区上但是没有跨接在第二P+注入区上，第二P+注入区横跨第一N型深阱和P阱；第二N型深阱内从左到右依次有第三P+注入区、第二Poly注入层、第四P+注入区，第二N+注入，第二Poly注入层跨接在第三P+区和第四P+区之间，第二Poly注入层跨接在第四P+注入区上但是没有跨接在第三P+注入区上，第三P+注入区横跨P阱和第二N型深阱；所述第一N+注入区、第一P+注入区和第一Poly注入层接阴极；所述第二Poly注入层、第四P+注入区和第二N+注入区接阳极。
本发明的双向可控硅静电防护器件通过嵌入无沟道型LDPMOS可在降低器件触发电压的同时增强器件泄放静电的能力，且具有双向泄放静电的能力，可使用标准工艺与被保护电路片上集成。其基本对称的ESD静电防护特性曲线，可用于传输正、负信号的集成电路输入输出引脚；具有高的单位面积静电泄放能力，静电防护能力强，可满足高压片上集成静电防护器件在尽可能小的芯片面积内达到最佳鲁棒性的要求。
附图说明
图1是为现有嵌入LDPMOS的双向SCR静电防护器件剖面图；
图2为现有嵌入LDPMOS的双向SCR静电防护器件的等效电路图；
图3为本发明无沟道型LDPMOS的双向SCR器件剖面图；
图4为本发明无沟道型LDPMOS的双向SCR器件等效电路图；
图5为本发明无沟道型LDPMOS的双向SCR器件版图示意图。
具体实施方式
以下结合实施例，对本发明作进一步的说明。下面的说明是以例举的方式，但本发明的保护范围并不局限于此。
如图3所示，本发明的一种嵌入无沟道型LDPMOS的双向可控硅静电防护器件，该器件包括4层，其中底层为P型衬底100；第二层为形成于P型衬底上的第一N型深阱201和第二N型深阱202；第三层为设置于P型衬底上的P阱300；第四层为位于第一N型深阱201、第二N型深阱202和P阱200的八个掺杂区：第一N型深阱201内，从左到右依次为第一N+注入区401、第一P+注入区402、第一Poly注入层701、第二P+注入区601，其中，第二P+注入区601横跨第一N型深阱201和P阱300，第一Poly注入层701跨接在第一P+区402和第二P+区601之间，第一Poly注入层701跨接在第一P+注入区402上但是没有跨接在第二P+注入区601上；第二N型深阱202内，从左到右依次为第三P+注入区602、第二Poly注入层702、第四P+注入区501、第二N+注入区502；其中，第三P+注入区602横跨第二N型深阱202和P阱300，第二Poly注入层702跨接在第三P+区602和第四P+区501之间，第二Poly注入层702跨接在第四P+注入区501上但是没有跨接在第三P+注入区602上。
本发明的双向可控硅器件可使用标准工艺与被保护电路片上集成，特别是电源域为±12V的芯片保护。其等效电路如图4中所示。由第一P+注入区402、P阱300、第一N型深阱201构成PNP型晶体管T21；由第一P+注入区402、第二P+注入区601、第一N型深阱201构成PNP型晶体管T23；其中T21和T23为并联关系。由第二N+注入区502、第二P+注入区601和第三P+注入区602、第一N型深阱201构成NPN型晶体管T22。
当ESD脉冲加在阳极时，第一N型深阱201与第二P+注入区601被反偏。若脉冲电压高于该结的雪崩击穿电压，器件内产生大量雪崩电流。电流经N阱寄生电阻R22流向阴极，当该寄生电阻两端的电压高于T22晶体管的cb结（第一N阱201和P阱300构成T22晶体管的cb结）正向导通电压时，T22开启。开启的T22为晶体管T21//T23提供基极电流。此后即使没有雪崩电流产生，T22和T21//T23已构成了正反馈回路，由NPN型晶体T22和PNP型晶体管T21//T23构成的SCR结构被导通，泄放静电。同理，当阴极出现ESD脉冲时，或者阳极出现负ESD电压脉冲时，第二N型深阱202与第三P+注入区602雪崩击穿，随后，由NPN型晶体T22和PNP型晶体管T21//T23构成的SCR结构导通泄放静电。
本发明LDPMOS_BSCR作为芯片内的静电防护器件、与被保护内核电路集成时，第一N+注入区401、第一P+注入区402和第一Poly注入层701均作为电学阳极，第二Poly注入层702、第四P+注入区501和第二N+注入区502 均作为电学阴极，即图3所示器件剖面图。
如图3所示器件，从电学阳极到电学阴极，SCR路径为第一N+注入区401和第二P+注入区601、第一N型深阱201、P阱300、第二/第三/第四P+注入区601/602/501和第二N型深阱202、第二N+注入区502构成的NPNP可控硅结构。从电学阴极到电学阳极，SCR路径为第二N+注入区502和第四P+注入区602、第二N型深阱202、P阱300、第四/第三/第二P+注入区501/602/601和第一N型深阱201、第一N+注入区401构成的NPNP可控硅结构。
电学阳极与电学地之间包括第一/第二N型深阱201/202和第二/第三P+注入以及P阱300构成的NPN三极管结构；第一/第二P+注入区402/601和第一N型深阱201、第三/第四P+注入区602/501和第二N型深阱202构成的两个PNP三极管结构。
如图4所示，PNP型晶体管T3由第一/第二P+注入区402/601和第一N型深阱201构成， T23与T21为并联关系。PNP型晶体管T22由第一/第二N型深阱201/202和第二/第三P+注入以及P阱300构成。
如图3所示，由于第一Poly注入层701跨接在第一P+区402和第二P+区601之间，第一Poly注入层701跨接在第一P+注入区402上但是没有跨接在第二P+注入区601上；第二Poly注入层702跨接在第三P+区602和第四P+区501之间，第二Poly注入层702跨接在第四P+注入区501上但是没有跨接在第三P+注入区602上。导致如图4所示的Mp21和Mp22不能形成沟道。从而Mp21和Mp22不是传统的LDPMOS，在该图3所示器件中，当有电流从阳极流向阴极时，Mp21不再是关态的LDPMOS而是作为一个大电阻。此时它的等效电路图如图4所示。
如图4所示，当有电流从阳极流向阴极时，无沟道型LDPMOS双向SCR器件的反偏结为T21//T23的cb结，构成该结构的是第一N型深阱201/第二P+注入601。如图一所示的现有的嵌入LDPMOS双向SCR器件中，它的反偏结为T11//T13的cb结，构成该结构的是N型深阱/P阱，由于P阱的掺杂浓度比P+注入区低，T11//T13的cb结雪崩击穿电压会高于T21//T23的cb结；且因为Mp21和Mp22不能形成沟道，当有电流从阳极流向阴极时，Mp21不再是关态的LDPMOS而是作为一个大电阻，此时的等效电路图如图4所示，这样嵌入无沟道型LDPMOS，能使双向SCR器件有效的降低触发电压。在触发之后，由于T22的基极比T12小得多，T22的放大倍数会大于T12，T22所在路径泄比T12所在路径流过更多电流，因此，无沟道型LDPMOS双向SCR器件的失效电流会大于现有的嵌入LDPMOS双向SCR器件。综上，无沟道型LDPMOS双向SCR器件的触发电压和失效电流都会有一定的优化。
如图5所示，本发明采用叉指状双向可控硅静电防护器件版图，版图具备如下特性：器件为指状结构，方便器件为多指情况下的布局布线，阳极压焊块和阴极压焊块布局在器件上下，便于静电向四面均匀泄放，提高器件静电防护等级。
本发明采用叉指状双向可控硅静电防护器件版图，对单向可控硅器件同样适用，本发明版图设计方法同时适用于其他单向器件结构（NMOS、BJT、二极管）的版图设计，有效提高器件的单位面积静电泄放效率，具有一般性。
以上所述仅为本发明的优选实施例，并不用于限制本发明，对于本领域技术人员而言，本发明可以有各种改动和变化。凡在本发明的精神和原理之内所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (1)
1.一种嵌入无沟道型LDPMOS的双向可控硅静电防护器件，其特征在于，包括：
P型半导体衬底；
形成于P型衬底内的第一N型深阱，P阱，第二N型深阱；
第一N型深阱内从左到右依次有第一N+注入区、第一P+注入区、第一Poly注入层、第二P+注入区，第一Poly注入层跨接在第一P+区和第二P+区之间，第一Poly注入层跨接在第一P+注入区上但是没有跨接在第二P+注入区上，第二P+注入区横跨第一N型深阱和P阱；
第二N型深阱内从左到右依次有第三P+注入区、第二Poly注入层、第四P+注入区，第二N+注入，第二Poly注入层跨接在第三P+区和第四P+区之间，第二Poly注入层跨接在第四P+注入区上但是没有跨接在第三P+注入区上，第三P+注入区横跨P阱和第二N型深阱；
所述第一N+注入区、第一P+注入区和第一Poly注入层接阴极；所述第二Poly注入层、第四P+注入区和第二N+注入区接阳极。
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