CN106328644B - 一种半导体器件和电子装置 - Google Patents

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Abstract

本发明提供一种半导体器件和电子装置，涉及半导体技术领域。所述半导体器件包括：P型半导体衬底；第一N阱、第二N阱和P阱，设置于P型半导体衬底内，P阱位于第一N阱和第二N阱之间，并分别与第一N阱和第二N阱相邻接；具有第一导电类型的第一注入区，位于第一N阱内；具有第二导电类型的第二注入区，位于第一N阱和P阱的交界区域，且与第一注入区间隔设置；第三N+注入区，位于第二N阱和P阱的交界区域，且与第二注入区间隔设置；第四P+注入区，位于第二N阱内，且与第三N+注入区间隔设置；栅极结构，位于第二注入区和第三N+注入区之间的半导体衬底的表面上。本发明的半导体器件具有更高的维持电压以及相对较小的衬底面积消耗。

Description

一种半导体器件和电子装置
技术领域
本发明涉及半导体技术领域，具体而言涉及一种半导体器件和电子装置。
背景技术
在半导体技术领域中，静电放电(ESD)现象是对集成电路(IC)的一大威胁。随着半导体制程工艺尺寸的不断减小，ESD防护设计在纳米级的CMOS技术中变得越来越具有挑战性和难度。
SCR(可控硅整流器)器件由于其强的ESD鲁棒性(robustness)和在单位面积下具有最强的电流泄放能力被广泛应用于IC的片上静电放电(ESD)保护。当其被用作低工作功率源ICs时，SCR器件高的触发电压限制了其应用范围。因此一些先进技术例如低触发电压SCR(Low-voltage-triggered SCR，LVTSCR)被提出用来增强SCR器件的开启效率。然而常规的LVTSCR器件仍然存在漏电流大和大的硅衬底面积消耗等问题。
图1A和图1B分别示出了现有的一种LVTSCR器件的剖面示意图和等效电路图。图1A示出了一个LVTSCR器件，该LVTSCR器件包括主SCR器件部分和一个用于触发SCR路径的嵌入式NMOS在所述P+注入区101和N+注入区102之间增加N+注入区103，N+注入区103部分位于P阱中，部分位于N阱中，进一步在半导体衬底上形成有栅极结构，所述栅极结构位于N+注入区102和N+注入区103之间，所述栅极结构接阴极，构成一个嵌入式栅接地NMOS(gate-grounded NMOS，简称GGNMOS)。当阳极遭遇ESD事件时，嵌入式GGNMOS首先开启，并且诱导电流流过P阱。通过P阱电阻的电压降最终触发SCR器件电流路径。通过所述设置降低了所述SCR的激发电压，得到低激发电压SCR。但是低激发电压SCR的维持电压较低，当其应用于3.3V或5VI/Os时，小的维持电压会导致闩锁现象。这是因为当结构正常工作时，小的维持电压会允许SCR保持触发状态之后的在低阻抗状态，这种现象就称为ESD事件引起的闩锁(ESD-inducedlatch up)。另外，增加的N+注入区位于N阱和P阱中，以形成嵌入式NMOS，因此与普通的SCR相比，其增大了衬底面积的消耗。
因此，为解决上述技术问题，有必要提出一种新的半导体器件结构，以在相对较小的面积消耗下产生更高的维持电压。
发明内容
在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。
为了克服目前存在的问题，本发明实施例一提供一种半导体器件，包括：
P型半导体衬底；
第一N阱、第二N阱和P阱，设置于所述P型半导体衬底内，所述P阱位于所述第一N阱和所述第二N阱之间，并分别与所述第一N阱和所述第二N阱相邻接；
具有第一导电类型的第一注入区，位于所述第一N阱内；
具有第二导电类型的第二注入区，位于所述第一N阱和所述P阱的交界区域，且与所述第一注入区间隔设置；
第三N+注入区，位于所述第二N阱和所述P阱的交界区域，且与所述第二注入区间隔设置；
第四P+注入区，位于所述第二N阱内，且与所述第三N+注入区间隔设置；
栅极结构，位于所述第二注入区和所述第三N+注入区之间的所述半导体衬底的表面上；
其中，所述第三N+注入区和所述第二注入区位于所述P阱内的部分与所述栅极结构构成NMOS结构。
进一步，所述第一注入区和所述第二注入区作为SCR器件的阳极。
进一步，所述第三N+注入区和所述第四P+注入区作为SCR器件的阴极。
进一步，所述栅极结构连接所述SCR器件的阴极。
进一步，所述第一导电类型为P型，所述第一注入区为P+注入区，所述第二导电类型为N型，第二注入区为N+注入区。
进一步，所述第一导电类型为N型，所述第一注入区为N+注入区，所述第二导电类型为P型，第二注入区为P+注入区。
进一步，在所述第一注入区和所述第二注入区之间的所述半导体衬底中设置有隔离结构，在所述第三N+注入区和所述第四P+注入区之间的所述半导体衬底中设置有隔离结构。
本发明实施例二提供一种电子装置，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括：
P型半导体衬底；
第一N阱、第二N阱和P阱，设置于所述P型半导体衬底内，所述P阱位于所述第一N阱和所述第二N阱之间，并分别与所述第一N阱和所述第二N阱相邻接；
具有第一导电类型的第一注入区，位于所述第一N阱内；
具有第二导电类型的第二注入区，位于所述第一N阱和所述P阱的交界区域，且与所述第一注入区间隔设置；
第三N+注入区，位于所述第二N阱和所述P阱的交界区域，且与所述第二注入区间隔设置；
第四P+注入区，位于所述第二N阱内，且与所述第三N+注入区间隔设置；
栅极结构，位于所述第二注入区和所述第三N+注入区之间的所述半导体衬底的表面上；
其中，所述第三N+注入区和所述第二注入区位于所述P阱内的部分与所述栅极结构构成NMOS结构
综上所述，本发明的半导体器件为一种改进了的低触发电压SCR器件，具有更高的维持电压以及相对较小的衬底面积消耗，因此该半导体器件可实现优异的ESD保护性能。
附图说明
本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。
附图中：
图1A示出了现有的一种LVTSCR器件的剖面示意图；
图1B示出了对应图1A中LVTSCR器件的等效电路图；
图2示出了本发明一个具体实施方式中的半导体器件的剖面示意图；
图3示出了本发明一个具体实施方式中的半导体器件的与现有技术中的LVTSCR器件的TLP测试的一种对比图。
具体实施方式
在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。
应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。
应当明白，当元件或层被称为“在…上”、“与…相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在…上”、“与…直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。
空间关系术语例如“在…下”、“在…下面”、“下面的”、“在…之下”、“在…之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在…下面”和“在…下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。
在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。
为了彻底理解本发明，将在下列的描述中提出详细的结构，以便阐释本发明提出的技术方案。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。
实施例一
下面，参照图2来具体描述本发明的一个实施例的半导体器件。其中，图2示出了本发明一个具体实施方式中的半导体器件的剖面示意图。
该半导体器件可以为包括SCR器件的各种半导体器件，具体地，可以为一种低触发电压SCR器件。
本发明实施例的半导体器件包括P型半导体衬底20。所述半导体衬底20可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。该半导体衬底20被掺杂有P型掺杂离子后构成P型半导体衬底20。
还包括第一N阱211、第二N阱212和P阱213，第一N阱211、第二N阱212和P阱213设置于所述P型半导体衬底20内，P阱213位于所述第一N阱211和所述第二N阱212之间，并分别与所述第一N阱211和所述第二N阱212相邻接。
还包括位于所述第一N阱211内的具有第一导电类型的第一注入区221，位于所述第一N阱211和所述P阱212的交界区域的具有第二导电类型的第二注入区222，第二注入区222与所述第一注入区221间隔设置。示例性地，所述第一导电类型为P型，所述第一注入区221为P+注入区，所述第二导电类型为N型，第二注入区222为N+注入区。在另一个示例中，还可以为所述第一导电类型为N型，所述第一注入区为N+注入区，所述第二导电类型为P型，第二注入区为P+注入区。进一步，所述第一注入区221和所述第二注入区222作为SCR器件的阳极。而第一注入区221和第二注入区222的位置可以相互交换，均可实现同样的功能。
还包括位于所述第二N阱212和所述P阱213的交界区域的第三N+注入区223，且第三N+注入区223与所述第二注入区222间隔设置。
本实施例的半导体器件还包括第四P+注入区224，第四P+注入区224位于所述第二N阱212内且与所述第三N+注入区223间隔设置。还包括栅极结构23，位于所述第二注入区222和所述第三N+注入区223之间的所述半导体衬底20的表面上。所述第三N+注入区223和所述第四P+注入区224作为SCR器件的阴极。
其中，所述第三N+注入区223和所述第二注入区222位于所述P阱内的部分与所述栅极结构23构成NMOS结构。所述栅极结构23连接SCR器件的阴极。
示例性地，在所述第一注入区221和所述第二注入区222之间的所述半导体衬底20中设置有隔离结构24，在所述第三N+注入区223和所述第四P+注入区224之间的所述半导体衬底20中设置有隔离结构24。该隔离结构可以为浅沟槽隔离结构等。
本发明实施例的半导体器件可以在现有的半导体器件制造工艺中实现，不需增加额外的器件层和掩膜工艺，因此，本发明实施例的半导体器件可以与现有的半导体制造工艺(例如40nm、28nm工艺)兼容，不会增加额外的工艺成本。
与现有技术相比，本发明提出的半导体器件不需要增加额外的N+注入区，因此不会产生由于增加额外的N+注入区而导致的硅衬底消耗面积的增加问题。而与普通的SCR器件相比，位于第一N阱内的P+注入区作为发射极、第一N阱作为基极和P型半导体衬底作为集电极构成一个寄生PNP三极管，构成器件的阳极的P+注入区和N+注入区的位置可以相互交换，使的寄生PNP三极管的基极宽度增大，因此增强了SCR器件的维持电压。
分别在40nm节点和28nm节点CMOS工艺技术下制作得到本发明的半导体器件，并对器件进行TLP测试，与现有技术的LVTSCR进行对比。结果如图3所示，相对于现有技术，本发明实施例的半导体器件具有更高的维持电压。即，本发明实施例的半导体器件具有更好的ESD防护性能。
综上所述，本发明的半导体器件为一种改进了的低触发电压SCR器件，具有更高的维持电压以及相对较小的衬底面积消耗，因此该半导体器件可实现优异的ESD保护性能。
实施例二
本发明还提供一种电子装置，该电子装置包括实施例一中所述的半导体器件以及与所述半导体器件相连接的电子组件。
所述半导体器件包括：P型半导体衬底；第一N阱、第二N阱和P阱，设置于所述P型半导体衬底内，所述P阱位于所述第一N阱和所述第二N阱之间，并分别与所述第一N阱和所述第二N阱相邻接；具有第一导电类型的第一注入区，位于所述第一N阱内；具有第二导电类型的第二注入区，位于所述第一N阱和所述P阱的交界区域，且与所述第一注入区间隔设置；第三N+注入区，位于所述第二N阱和所述P阱的交界区域，且与所述第二注入区间隔设置；第四P+注入区，位于所述第二N阱内，且与所述第三N+注入区间隔设置；栅极结构，位于所述第二注入区和所述第三N+注入区之间的所述半导体衬底的表面上；其中，所述第三N+注入区和所述第二注入区位于所述P阱内的部分与所述栅极结构构成NMOS结构。
示例性地，所述第一导电类型为P型，所述第一注入区为P+注入区，所述第二导电类型为N型，第二注入区为N+注入区。在另一个示例中，还可以为所述第一导电类型为N型，所述第一注入区为N+注入区，所述第二导电类型为P型，第二注入区为P+注入区。进一步，所述第一注入区和所述第二注入区作为SCR器件的阳极。而第一注入区和第二注入区的位置可以相互交换，均可实现同样的功能。
由于包括的半导体器件具有更高的维持电压以及相对较小的衬底面积消耗，该电子装置同样具有上述优点。
该电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可以是具有上述半导体器件的中间产品，例如：具有该集成电路的手机主板等。
本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。

Claims (7)

1.一种半导体器件，包括：
P型半导体衬底；
第一N阱、第二N阱和P阱，设置于所述P型半导体衬底内，所述P阱位于所述第一N阱和所述第二N阱之间，并分别与所述第一N阱和所述第二N阱相邻接；
具有第一导电类型的第一注入区，位于所述第一N阱内；
具有第二导电类型的第二注入区，位于所述第一N阱和所述P阱的交界区域，且与所述第一注入区间隔设置；
第三N+注入区，位于所述第二N阱和所述P阱的交界区域，且与所述第二注入区间隔设置；
第四P+注入区，位于所述第二N阱内，且与所述第三N+注入区间隔设置；
栅极结构，位于所述第二注入区和所述第三N+注入区之间的所述半导体衬底的表面上；
其中，所述第三N+注入区和所述第二注入区位于所述P阱内的部分与所述栅极结构构成NMOS结构。
2.根据权利要求1所述的半导体器件，其特征在于，所述第一注入区和所述第二注入区作为SCR器件的阳极。
3.根据权利要求1所述的半导体器件，其特征在于，所述第三N+注入区和所述第四P+注入区作为SCR器件的阴极。
4.根据权利要求3所述的半导体器件，其特征在于，所述栅极结构连接所述SCR器件的阴极。
5.根据权利要求1所述的半导体器件，其特征在于，所述第一导电类型为P型，所述第一注入区为P+注入区，所述第二导电类型为N型，第二注入区为N+注入区。
6.根据权利要求1所述的半导体器件，其特征在于，在所述第一注入区和所述第二注入区之间的所述半导体衬底中设置有隔离结构，在所述第三N+注入区和所述第四P+注入区之间的所述半导体衬底中设置有隔离结构。
7.一种电子装置，其特征在于，包括半导体器件以及与所述半导体器件相连接的电子组件，其中所述半导体器件包括：
P型半导体衬底；
第一N阱、第二N阱和P阱，设置于所述P型半导体衬底内，所述P阱位于所述第一N阱和所述第二N阱之间，并分别与所述第一N阱和所述第二N阱相邻接；
具有第一导电类型的第一注入区，位于所述第一N阱内；
具有第二导电类型的第二注入区，位于所述第一N阱和所述P阱的交界区域，且与所述第一注入区间隔设置；
第三N+注入区，位于所述第二N阱和所述P阱的交界区域，且与所述第二注入区间隔设置；
第四P+注入区，位于所述第二N阱内，且与所述第三N+注入区间隔设置；
栅极结构，位于所述第二注入区和所述第三N+注入区之间的所述半导体衬底的表面上；
其中，所述第三N+注入区和所述第二注入区位于所述P阱内的部分与所述栅极结构构成NMOS结构。
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