JP2000022166A - 誘電体分離集積回路 - Google Patents
誘電体分離集積回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
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- H03K17/06—Modifications for ensuring a fully conducting state
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- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
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Abstract
(57)【要約】
【課題】 高電圧を、高速かつ安定にスイッチング可能
な誘電体分離集積回路を提供する。 【解決手段】下アーム側回路と、フローティング状態と
なる上アーム側回路とを有するＳＯＩ構造／誘電体分離
構造を用いた誘電体分離集積回路において、上アーム側
のスイッチング素子が形成される島状半導体領域１４７
にキャリア注入用エミッタ領域２４２を配置する。この
エミッタ領域２４２は、スイッチング素子の主電極領域
１４１，１４２よりも深く形成する。さらに、このエミ
ッタ領域２４２は上アーム側回路と下アーム側回路との
中性点端子Ｎn2に接続される。この中性点端子Ｎn2か
ら、ＳＯＩ構造に起因する寄生コンデンサＣSUBを流れ
る変位変流Ｊd相当分の電流を供給し、上アーム側回路
に電圧を供給する内部電源回路１０５の負担を軽減す
る。
な誘電体分離集積回路を提供する。 【解決手段】下アーム側回路と、フローティング状態と
なる上アーム側回路とを有するＳＯＩ構造／誘電体分離
構造を用いた誘電体分離集積回路において、上アーム側
のスイッチング素子が形成される島状半導体領域１４７
にキャリア注入用エミッタ領域２４２を配置する。この
エミッタ領域２４２は、スイッチング素子の主電極領域
１４１，１４２よりも深く形成する。さらに、このエミ
ッタ領域２４２は上アーム側回路と下アーム側回路との
中性点端子Ｎn2に接続される。この中性点端子Ｎn2か
ら、ＳＯＩ構造に起因する寄生コンデンサＣSUBを流れ
る変位変流Ｊd相当分の電流を供給し、上アーム側回路
に電圧を供給する内部電源回路１０５の負担を軽減す
る。
Description
【０００１】
【発明の属する技術分野】本発明は高速スイッチング動
作する誘電体分離集積回路に係り、特に高圧電源に接続
された高耐圧の上アーム出力素子と、接地電位（ＧＮ
Ｄ）に接続された高耐圧の下アーム出力素子との直列回
路からなる主力回路を駆動する駆動用集積回路、及び高
耐圧の上アーム出力素子、高耐圧の下アーム出力素子
と、これらの駆動用回路とを同一基板上に集積化したパ
ワーＩＣに関する。
作する誘電体分離集積回路に係り、特に高圧電源に接続
された高耐圧の上アーム出力素子と、接地電位（ＧＮ
Ｄ）に接続された高耐圧の下アーム出力素子との直列回
路からなる主力回路を駆動する駆動用集積回路、及び高
耐圧の上アーム出力素子、高耐圧の下アーム出力素子
と、これらの駆動用回路とを同一基板上に集積化したパ
ワーＩＣに関する。
【０００２】
【従来の技術】図２３に示すように下層から順に基板
（以下において「台基板」と称す）１、埋め込み絶縁膜
（ＳＯＩ酸化膜）１２、及びＳｉ膜１４０，１４７，１
３９，１３８，１３７を積層したＳＯＩ構造を用いた半
導体集積回路は、高耐圧特性が得やすく、集積化した各
素子の寄生容量の低減化も容易で、高速動作化にも適し
ているという特徴を有している。さらに、ＳＯＩ構造は
Ｓｉ膜１４０，１４７，１３９，１３８，１３７を薄膜
化した場合には、Ｓｉ膜１４７中に形成するＭＯＳＦＥ
Ｔ（MOS Field Effect Transistor）等の半導体素子の
短チャネル効果を抑制できる為、より微細な構造が採用
でき、素子の高集積化を進める手段の一つとなってい
る。そして、通常は、ＳＯＩ構造を有した半導体集積回
路は、図２３に示すようにＳＯＩ酸化膜１２の上に形成
されたＳｉ膜１４０，１４７，１３９，１３８，１３７
をトレンチ側壁酸化膜６およびトレンチ埋め込みポリシ
リコン７からなる素子分離領域により複数の島１４０，
１４７，１３９，１３８，１３７，…に誘電体分離して
構成されている。図２３は、ＢｉＣＭＯＳ構造の誘電体
分離集積回路であり、Ｓｉの島１４７中にｐ+ソース領
域１４１、ｐ+ドレイン領域１４２からなるｐＭＯＳト
ランジスタが、Ｓｉの島１３９中にｎ+ソース領域５１
１、ｎ+ドレイン領域５１３からなるｎＭＯＳトランジ
スタが、Ｓｉの島１３８中にｎ+エミッタ領域６０１、
ｐベース領域６０２，ｎ+コレクタ領域６０３からなる
ｎｐｎバイポーラトランジスタが形成されている。ｎＭ
ＯＳトランジスタは、ｐウェル５０１中に形成され、ｐ
ウェル５０１には、ｐ+コンタクト領域５１２が設けら
れている。また、Ｓｉの島１４７中には、ｎ+コンタク
ト領域１４３が設けられている。
（以下において「台基板」と称す）１、埋め込み絶縁膜
（ＳＯＩ酸化膜）１２、及びＳｉ膜１４０，１４７，１
３９，１３８，１３７を積層したＳＯＩ構造を用いた半
導体集積回路は、高耐圧特性が得やすく、集積化した各
素子の寄生容量の低減化も容易で、高速動作化にも適し
ているという特徴を有している。さらに、ＳＯＩ構造は
Ｓｉ膜１４０，１４７，１３９，１３８，１３７を薄膜
化した場合には、Ｓｉ膜１４７中に形成するＭＯＳＦＥ
Ｔ（MOS Field Effect Transistor）等の半導体素子の
短チャネル効果を抑制できる為、より微細な構造が採用
でき、素子の高集積化を進める手段の一つとなってい
る。そして、通常は、ＳＯＩ構造を有した半導体集積回
路は、図２３に示すようにＳＯＩ酸化膜１２の上に形成
されたＳｉ膜１４０，１４７，１３９，１３８，１３７
をトレンチ側壁酸化膜６およびトレンチ埋め込みポリシ
リコン７からなる素子分離領域により複数の島１４０，
１４７，１３９，１３８，１３７，…に誘電体分離して
構成されている。図２３は、ＢｉＣＭＯＳ構造の誘電体
分離集積回路であり、Ｓｉの島１４７中にｐ+ソース領
域１４１、ｐ+ドレイン領域１４２からなるｐＭＯＳト
ランジスタが、Ｓｉの島１３９中にｎ+ソース領域５１
１、ｎ+ドレイン領域５１３からなるｎＭＯＳトランジ
スタが、Ｓｉの島１３８中にｎ+エミッタ領域６０１、
ｐベース領域６０２，ｎ+コレクタ領域６０３からなる
ｎｐｎバイポーラトランジスタが形成されている。ｎＭ
ＯＳトランジスタは、ｐウェル５０１中に形成され、ｐ
ウェル５０１には、ｐ+コンタクト領域５１２が設けら
れている。また、Ｓｉの島１４７中には、ｎ+コンタク
ト領域１４３が設けられている。
【０００３】電力用半導体装置（パワーデバイス）の分
野では、図２４に示すような誘電体分離ＩＣからなる誘
電体分離集積回路が知られている。そして、この誘電体
分離集積回路で、ＩＣの外付けの出力素子を駆動するこ
とが一般になされている。図２４は、いわゆる「ハーフ
ブリッジドライバ」と称せられる誘電体分離ＩＣであ
る。特に高耐圧が要求される場合は、図２４に示すよう
に、上アーム出力素子Ｑu1と下アーム出力素子Ｑd1とを
直列接続した外付けのパワーデバイスを構成し、この外
付けのパワーデバイスをハーフブリッジドライバで駆動
する構成が採用されることが多い。この場合上アーム出
力素子Ｑu1の一方の主電極は高圧電源１０１に、下アー
ム出力素子Ｑd1の一方の主電極は接地電位（ＧＮＤ）に
接続される。そして上アーム出力素子Ｑu1の他方の主電
極と、下アーム出力素子Ｑd1の他方の主電極とが、中性
点端子Ｎn1に接続され、この中性点端子Ｎn1は図示を省
略した負荷に接続される。
野では、図２４に示すような誘電体分離ＩＣからなる誘
電体分離集積回路が知られている。そして、この誘電体
分離集積回路で、ＩＣの外付けの出力素子を駆動するこ
とが一般になされている。図２４は、いわゆる「ハーフ
ブリッジドライバ」と称せられる誘電体分離ＩＣであ
る。特に高耐圧が要求される場合は、図２４に示すよう
に、上アーム出力素子Ｑu1と下アーム出力素子Ｑd1とを
直列接続した外付けのパワーデバイスを構成し、この外
付けのパワーデバイスをハーフブリッジドライバで駆動
する構成が採用されることが多い。この場合上アーム出
力素子Ｑu1の一方の主電極は高圧電源１０１に、下アー
ム出力素子Ｑd1の一方の主電極は接地電位（ＧＮＤ）に
接続される。そして上アーム出力素子Ｑu1の他方の主電
極と、下アーム出力素子Ｑd1の他方の主電極とが、中性
点端子Ｎn1に接続され、この中性点端子Ｎn1は図示を省
略した負荷に接続される。
【０００４】図２４に示すように、上アーム出力素子Ｑ
u1は、フローティング状態の上アームドライバ１０２に
より駆動される。すなわち外付けの上アーム出力素子Ｑ
u1の制御電極には誘電体分離集積回路の上アームドライ
バ１０２の出力端子Ｎu1が接続される。一方外付けの下
アーム出力素子Ｑd1の制御電極には誘電体分離集積回路
の下アームドライバ１０３の出力端子Ｎd1が接続され
る。上アームドライバ１０２は内部電源回路１０５と中
性点端子Ｎn1間に接続され、所定の電源電圧を供給され
る。一方下アームドライバ１０３は低電位側電源１０６
と接地電位（ＧＮＤ）間に接続され、所定の電源電圧を
供給される。上アームドライバ１０２にはトランジスタ
Ｑcを介して上下相分配ロジック１０４から上アーム用
制御信号が、下アームドライバ１０３には上下相分配ロ
ジック１０４から直接下アーム用制御信号が入力され
る。
u1は、フローティング状態の上アームドライバ１０２に
より駆動される。すなわち外付けの上アーム出力素子Ｑ
u1の制御電極には誘電体分離集積回路の上アームドライ
バ１０２の出力端子Ｎu1が接続される。一方外付けの下
アーム出力素子Ｑd1の制御電極には誘電体分離集積回路
の下アームドライバ１０３の出力端子Ｎd1が接続され
る。上アームドライバ１０２は内部電源回路１０５と中
性点端子Ｎn1間に接続され、所定の電源電圧を供給され
る。一方下アームドライバ１０３は低電位側電源１０６
と接地電位（ＧＮＤ）間に接続され、所定の電源電圧を
供給される。上アームドライバ１０２にはトランジスタ
Ｑcを介して上下相分配ロジック１０４から上アーム用
制御信号が、下アームドライバ１０３には上下相分配ロ
ジック１０４から直接下アーム用制御信号が入力され
る。
【０００５】ＳＯＩ構造を有した誘電体分離集積回路に
おいては、上記の上アームドライバ１０２、下アームド
ライバ１０３、上下相分配ロジック１０４、内部電源回
路１０５等はそれぞれ複数の島に分離して形成されてい
る。なお、図２４において上アーム出力素子Ｑu1として
のｎＭＯＳＦＥＴには上アーム・リカバリーダイオード
Ｄu1が、下アーム出力素子Ｑd1としてのｎＭＯＳＦＥＴ
には下アーム・リカバリーダイオードＤd1が並列接続さ
れている。
おいては、上記の上アームドライバ１０２、下アームド
ライバ１０３、上下相分配ロジック１０４、内部電源回
路１０５等はそれぞれ複数の島に分離して形成されてい
る。なお、図２４において上アーム出力素子Ｑu1として
のｎＭＯＳＦＥＴには上アーム・リカバリーダイオード
Ｄu1が、下アーム出力素子Ｑd1としてのｎＭＯＳＦＥＴ
には下アーム・リカバリーダイオードＤd1が並列接続さ
れている。
【０００６】図２５も、同様な従来の誘電体分離集積回
路を示す回路図である。すなわち、誘電体分離集積回路
を構成する上アームドライバ１０２、下アームドライバ
１０３をより詳細に示す図である。上アームドライバ１
０２は上アームＣＭＯＳインバータ１１１と上アーム・
バッファアンプ１２１および上アーム・コントロールロ
ジック１３１から構成され、下アームドライバ１０３は
下アームＣＭＯＳインバータ１１２と、下アーム・バッ
ファアンプ１２２および下アーム・コントロールロジッ
ク１３２とから構成されている。なお、図２５は外付け
の上アーム出力素子Ｑu2、下アーム出力素子Ｑd2とし
て、それぞれ、ＩＧＢＴ（絶縁ゲート・バイポーラトラ
ンジスタ：Insulated Gate Bipolar Transistor）を用
いた場合の例である。上アーム出力素子Ｑu2には上アー
ム・リカバリーダイオードＤu2が、下アーム出力素子Ｑ
d2には下アーム・リカバリーダイオードＤd2が並列接続
されている。
路を示す回路図である。すなわち、誘電体分離集積回路
を構成する上アームドライバ１０２、下アームドライバ
１０３をより詳細に示す図である。上アームドライバ１
０２は上アームＣＭＯＳインバータ１１１と上アーム・
バッファアンプ１２１および上アーム・コントロールロ
ジック１３１から構成され、下アームドライバ１０３は
下アームＣＭＯＳインバータ１１２と、下アーム・バッ
ファアンプ１２２および下アーム・コントロールロジッ
ク１３２とから構成されている。なお、図２５は外付け
の上アーム出力素子Ｑu2、下アーム出力素子Ｑd2とし
て、それぞれ、ＩＧＢＴ（絶縁ゲート・バイポーラトラ
ンジスタ：Insulated Gate Bipolar Transistor）を用
いた場合の例である。上アーム出力素子Ｑu2には上アー
ム・リカバリーダイオードＤu2が、下アーム出力素子Ｑ
d2には下アーム・リカバリーダイオードＤd2が並列接続
されている。
【０００７】図２４および図２５に示す構成において、
上アーム出力素子Ｑu1，Ｑu2、および下アーム出力素子
Ｑd1，Ｑd2は、上アームドライバ１０２および下アーム
ドライバ１０３により駆動され、それぞれ交互にオン／
オフを行う。したがって中性点端子Ｎn1，Ｎn2の電位は
上アーム出力素子Ｑu1，Ｑu2および下アーム出力素子Ｑ
d1，Ｑd2の交互のオン／オフに伴なって、接地電位（Ｇ
ＮＤ）と高圧電源１０１の電圧レベルの間で上昇・下降
を繰り返す。
上アーム出力素子Ｑu1，Ｑu2、および下アーム出力素子
Ｑd1，Ｑd2は、上アームドライバ１０２および下アーム
ドライバ１０３により駆動され、それぞれ交互にオン／
オフを行う。したがって中性点端子Ｎn1，Ｎn2の電位は
上アーム出力素子Ｑu1，Ｑu2および下アーム出力素子Ｑ
d1，Ｑd2の交互のオン／オフに伴なって、接地電位（Ｇ
ＮＤ）と高圧電源１０１の電圧レベルの間で上昇・下降
を繰り返す。
【０００８】この上昇・下降の繰り返しからなるスイッ
チング状態の波形を、図２６に模式的に示す。図２６で
は３周期の動作のみを例示しているが、実際には所定の
時間分その周期を繰り返すのはもちろんである。即ち、
図２６は、図２４および図２５のノードＮu1，Ｎu2にお
ける上アーム側出力Ｏu、ノードＮn1，Ｎn2における中
性出力Ｏn、ノードＮd1，Ｎd2における下アーム側出力
Ｏdの３出力部分を示してある。なお、図２６では、見
やすいように各出力Ｏu，Ｏn，ＯdのＸ軸上の位置を、
僅かにずらして表示しているが、実際はそれぞれの波形
の変曲点はほぼオーバーラップしている。上アーム側出
力Ｏuは外付けの上アーム出力素子Ｑu1，Ｑu2のゲート
に、下アーム側出力Ｏdは下アーム出力素子Ｑd1，Ｑd2
のゲートにバイアスをかける。最初の１／２周期目は下
アーム側出力ＯdがＧＮＤに対し所定の電位（ゲートバ
イアス）を印加し、上アーム側出力Ｏuは中点出力Ｏnに
対しほぼゼロである。次の１／２周期では下アーム側出
力ＯdはほぼＧＮＤであるのに対し、上アーム側出力Ｏu
は中点出力Ｏnとの間で所定のゲートバイアスを印加す
る。上下の出力素子（パワーデバイス）Ｑu1，Ｑu2；Ｑ
d1，Ｑd2のゲートが、交互に、それぞれのソース電位に
対してゲートバイアスを印加されるため、上アーム側出
力素子Ｑu1，Ｑu2と下アーム側出力素子Ｑd1，Ｑd2とは
交互にオン・オフする。中点出力Ｏnの電位はそれに合
わせて高圧電源ＶDDとＧＮＤの間を振動する。
チング状態の波形を、図２６に模式的に示す。図２６で
は３周期の動作のみを例示しているが、実際には所定の
時間分その周期を繰り返すのはもちろんである。即ち、
図２６は、図２４および図２５のノードＮu1，Ｎu2にお
ける上アーム側出力Ｏu、ノードＮn1，Ｎn2における中
性出力Ｏn、ノードＮd1，Ｎd2における下アーム側出力
Ｏdの３出力部分を示してある。なお、図２６では、見
やすいように各出力Ｏu，Ｏn，ＯdのＸ軸上の位置を、
僅かにずらして表示しているが、実際はそれぞれの波形
の変曲点はほぼオーバーラップしている。上アーム側出
力Ｏuは外付けの上アーム出力素子Ｑu1，Ｑu2のゲート
に、下アーム側出力Ｏdは下アーム出力素子Ｑd1，Ｑd2
のゲートにバイアスをかける。最初の１／２周期目は下
アーム側出力ＯdがＧＮＤに対し所定の電位（ゲートバ
イアス）を印加し、上アーム側出力Ｏuは中点出力Ｏnに
対しほぼゼロである。次の１／２周期では下アーム側出
力ＯdはほぼＧＮＤであるのに対し、上アーム側出力Ｏu
は中点出力Ｏnとの間で所定のゲートバイアスを印加す
る。上下の出力素子（パワーデバイス）Ｑu1，Ｑu2；Ｑ
d1，Ｑd2のゲートが、交互に、それぞれのソース電位に
対してゲートバイアスを印加されるため、上アーム側出
力素子Ｑu1，Ｑu2と下アーム側出力素子Ｑd1，Ｑd2とは
交互にオン・オフする。中点出力Ｏnの電位はそれに合
わせて高圧電源ＶDDとＧＮＤの間を振動する。
【０００９】図２４および図２５に示すように下アーム
ドライバ１０３の最下位の電位、及び上下相分配ロジッ
ク１０４の最下位の電位は共にＧＮＤに固定されてい
る。しかし、上アームドライバ１０２の最下位の電位
は、中性点Ｎn1，Ｎn2が変動するとそれに合わせて上昇
・下降を行うフローティング状態である。
ドライバ１０３の最下位の電位、及び上下相分配ロジッ
ク１０４の最下位の電位は共にＧＮＤに固定されてい
る。しかし、上アームドライバ１０２の最下位の電位
は、中性点Ｎn1，Ｎn2が変動するとそれに合わせて上昇
・下降を行うフローティング状態である。
【００１０】図２７（ａ）は、図２５の上アームドライ
バ１０２を構成するＣＭＯＳインバータ１１１の近傍の
みを示す回路図である。図２７（ａ）に示すように、Ｃ
ＭＯＳインバータ１１１はｐＭＯＳトランジスタＱp1と
ｎＭＯＳトランジスタＱn1とから構成され、その出力が
上アーム出力素子Ｑu1としてのＩＧＢＴのゲートに入力
されている。図２７（ｂ）はこのＣＭＯＳインバータ１
１１に着目した平面図で、図２７（ａ）に示した上アー
ム出力素子Ｑu1は図示を省略している。図２７（ｂ）に
示すようにｐＭＯＳトランジスタＱp1は島状に形成され
たｎ型半導体領域１４７中に、ｎＭＯＳトランジスタＱ
n1はｐ型半導体領域１５７中に形成されている。各ｎ型
半導体領域１４７およびｐ型半導体領域１５７はトレン
チ側壁絶縁膜６およびトレンチ埋め込みポリシリコン７
からなる素子分離領域によって互いに分離されている。
図２７（ｂ）に示すようにｐＭＯＳトランジスタＱp1は
ｐ+ソース領域１４１、ｐ+ドレイン領域１４２、不純物
を添加したポリシリコン（以下において「ドープド・ポ
リシリコン」という。）ゲート電極１４４を少なくとも
含んでいる。又ｎＭＯＳトランジスタＱn1はｎ+ソース
領域１５１、ｎ+ドレイン領域１５２、ドープドポリシ
リコンゲート電極１５４を少なくとも含んでいる。さら
にｎ型半導体領域１４７にはｎ+基板コンタクト領域１
４３が形成され、内部電源回路１０５からの金属配線１
４５により、ｎ+基板コンタクト領域１４３とｐ+ソース
領域１４１とが互いに接続されている。同様にｐ型半導
体領域１５７にはｐ+基板コンタクト領域１５３が形成
され、中点電位の金属配線１５５によりｐ+基板コンタ
クト領域１５３とｎ+ソース領域１５１とが互いに接続
されている。図２７（ｂ）に示すＣＭＯＳインバータを
構成するドープドポリシリコンゲート電極１４４，１５
４は、上アーム・バッファ・アンプ１２１（図２５参
照）に金属配線１６１により接続され、この金属配線１
６１によりドライブ信号がドープドポリシリコンゲート
電極１４４，１５４に入力される。さらに、ｐＭＯＳト
ランジスタＱp1のｐ+ドレイン領域１４２とｎＭＯＳト
ランジスタＱn1のｎ+ドレイン領域１５２とは金属配線
１６２により互いに接続されている。そして、この金属
配線１６２は、上アーム出力素子Ｑu2として機能するＩ
ＧＢＴのゲートに導かれている。
バ１０２を構成するＣＭＯＳインバータ１１１の近傍の
みを示す回路図である。図２７（ａ）に示すように、Ｃ
ＭＯＳインバータ１１１はｐＭＯＳトランジスタＱp1と
ｎＭＯＳトランジスタＱn1とから構成され、その出力が
上アーム出力素子Ｑu1としてのＩＧＢＴのゲートに入力
されている。図２７（ｂ）はこのＣＭＯＳインバータ１
１１に着目した平面図で、図２７（ａ）に示した上アー
ム出力素子Ｑu1は図示を省略している。図２７（ｂ）に
示すようにｐＭＯＳトランジスタＱp1は島状に形成され
たｎ型半導体領域１４７中に、ｎＭＯＳトランジスタＱ
n1はｐ型半導体領域１５７中に形成されている。各ｎ型
半導体領域１４７およびｐ型半導体領域１５７はトレン
チ側壁絶縁膜６およびトレンチ埋め込みポリシリコン７
からなる素子分離領域によって互いに分離されている。
図２７（ｂ）に示すようにｐＭＯＳトランジスタＱp1は
ｐ+ソース領域１４１、ｐ+ドレイン領域１４２、不純物
を添加したポリシリコン（以下において「ドープド・ポ
リシリコン」という。）ゲート電極１４４を少なくとも
含んでいる。又ｎＭＯＳトランジスタＱn1はｎ+ソース
領域１５１、ｎ+ドレイン領域１５２、ドープドポリシ
リコンゲート電極１５４を少なくとも含んでいる。さら
にｎ型半導体領域１４７にはｎ+基板コンタクト領域１
４３が形成され、内部電源回路１０５からの金属配線１
４５により、ｎ+基板コンタクト領域１４３とｐ+ソース
領域１４１とが互いに接続されている。同様にｐ型半導
体領域１５７にはｐ+基板コンタクト領域１５３が形成
され、中点電位の金属配線１５５によりｐ+基板コンタ
クト領域１５３とｎ+ソース領域１５１とが互いに接続
されている。図２７（ｂ）に示すＣＭＯＳインバータを
構成するドープドポリシリコンゲート電極１４４，１５
４は、上アーム・バッファ・アンプ１２１（図２５参
照）に金属配線１６１により接続され、この金属配線１
６１によりドライブ信号がドープドポリシリコンゲート
電極１４４，１５４に入力される。さらに、ｐＭＯＳト
ランジスタＱp1のｐ+ドレイン領域１４２とｎＭＯＳト
ランジスタＱn1のｎ+ドレイン領域１５２とは金属配線
１６２により互いに接続されている。そして、この金属
配線１６２は、上アーム出力素子Ｑu2として機能するＩ
ＧＢＴのゲートに導かれている。
【００１１】図２８は図２７（ｂ）のＡ−Ａ方向に沿っ
た断面図である。即ち、図２８は、台基板１上にＳＯＩ
酸化膜（埋め込み絶縁膜）１２を介してｎ型半導体領域
１４７、半導体領域１４８，１４９を形成したＳＯＩ構
造を示している。このＳＯＩ構造においては、ＳＯＩ酸
化膜（埋め込み絶縁膜）１２をキャパシタ絶縁膜とし、
ｎ型半導体領域１４７を上部電極、裏面電極２を下部電
極とするＭＯＳキャパシタ構造が構成され、寄生コンデ
ンサＣSUBが形成されることとなる。台基板１が高抵抗
で誘電体と見なせるならば、台基板１は、キャパシタ絶
縁膜として機能し、台基板１が実質的に導体と見なせる
ほど低抵抗ならば、台基板１は、下部電極として機能す
る。
た断面図である。即ち、図２８は、台基板１上にＳＯＩ
酸化膜（埋め込み絶縁膜）１２を介してｎ型半導体領域
１４７、半導体領域１４８，１４９を形成したＳＯＩ構
造を示している。このＳＯＩ構造においては、ＳＯＩ酸
化膜（埋め込み絶縁膜）１２をキャパシタ絶縁膜とし、
ｎ型半導体領域１４７を上部電極、裏面電極２を下部電
極とするＭＯＳキャパシタ構造が構成され、寄生コンデ
ンサＣSUBが形成されることとなる。台基板１が高抵抗
で誘電体と見なせるならば、台基板１は、キャパシタ絶
縁膜として機能し、台基板１が実質的に導体と見なせる
ほど低抵抗ならば、台基板１は、下部電極として機能す
る。
【００１２】
【発明が解決しようとする課題】このように、寄生コン
デンサＣSUBを有するため、図２８に示すようなＳＯＩ
構造の誘電体分離ＩＣでは、中点出力の電圧変動率ｄＶ
／ｄｔが数ｋＶ／μｓｅｃ以上にスイッチング速度が速
くなってくると、上アームドライバ１０２を構成してい
るスイッチング素子を配置している半導体領域１４７
と、裏面電極２の間の寄生コンデンサＣSUBに流れる変
位電流Ｊdが大きくなってくる。このため、図２８に示
すようなフローティング状態となるｎ型半導体領域１４
７を素子形成領域として使用した誘電体分離集積回路の
場合、内部電源回路１０５からｐ+ソース領域１４１を
通して、底面の寄生ＭＯＳ（ＭＩＳ）構造ＣSUBに変位
電流Ｊdが流れる。そして、内部電源回路１０５の容量
以上に変位電流Ｊdが流れると、電源電圧が下降し、上
アームドライバ１０２の動きが不安定になる。
デンサＣSUBを有するため、図２８に示すようなＳＯＩ
構造の誘電体分離ＩＣでは、中点出力の電圧変動率ｄＶ
／ｄｔが数ｋＶ／μｓｅｃ以上にスイッチング速度が速
くなってくると、上アームドライバ１０２を構成してい
るスイッチング素子を配置している半導体領域１４７
と、裏面電極２の間の寄生コンデンサＣSUBに流れる変
位電流Ｊdが大きくなってくる。このため、図２８に示
すようなフローティング状態となるｎ型半導体領域１４
７を素子形成領域として使用した誘電体分離集積回路の
場合、内部電源回路１０５からｐ+ソース領域１４１を
通して、底面の寄生ＭＯＳ（ＭＩＳ）構造ＣSUBに変位
電流Ｊdが流れる。そして、内部電源回路１０５の容量
以上に変位電流Ｊdが流れると、電源電圧が下降し、上
アームドライバ１０２の動きが不安定になる。
【００１３】しかしながら、このようなハーフブリッジ
回路に要求されるスイッチング速度（電圧変動率）は、
２０ｋＶ／μｓｅｃくらいの値が要求されることが一般
的であり、２０ｋＶ／μｓｅｃ程度、もしくはこれ以上
の電圧変動率が必要な従来例の誘電体分離集積回路で
は、上アームドライバ１０２の安定な動作を担保するた
めには、必要以上に内部電源回路１０５の電流容量が要
求されることとなる。
回路に要求されるスイッチング速度（電圧変動率）は、
２０ｋＶ／μｓｅｃくらいの値が要求されることが一般
的であり、２０ｋＶ／μｓｅｃ程度、もしくはこれ以上
の電圧変動率が必要な従来例の誘電体分離集積回路で
は、上アームドライバ１０２の安定な動作を担保するた
めには、必要以上に内部電源回路１０５の電流容量が要
求されることとなる。
【００１４】このように、従来のＳＯＩ構造の誘電体分
離ＩＣでは、高速動作により、変位電流Ｊdが増大し、
内部電源回路１０５の電流負荷が大きくなりすぎると、
内部電源回路１０５を構成する電流制限素子の駆動能力
を越えてしまい、出力電圧が低下する事態が発生する。
あるいは駆動能力を越えていなくても、負荷が急峻に変
化するとその状況をフィードバックするまでのタイムラ
グが生じるので、このタイムラグで出力電圧の低下が起
きる。このため、前述したように、出力電圧の低下を防
止するために、内部電源回路１０５を複雑且つ大型化せ
ざるを得なくなる。したがって、内部電源回路１０５の
占有面積が大きくなり、誘電体分離集積回路のチップ面
積を小さくできないという問題があった。さらに、内部
電源回路１０５が大型化することにより、駆動回路の消
費電力が増大し、システムとしての電力変換効率が低下
するという問題があった。
離ＩＣでは、高速動作により、変位電流Ｊdが増大し、
内部電源回路１０５の電流負荷が大きくなりすぎると、
内部電源回路１０５を構成する電流制限素子の駆動能力
を越えてしまい、出力電圧が低下する事態が発生する。
あるいは駆動能力を越えていなくても、負荷が急峻に変
化するとその状況をフィードバックするまでのタイムラ
グが生じるので、このタイムラグで出力電圧の低下が起
きる。このため、前述したように、出力電圧の低下を防
止するために、内部電源回路１０５を複雑且つ大型化せ
ざるを得なくなる。したがって、内部電源回路１０５の
占有面積が大きくなり、誘電体分離集積回路のチップ面
積を小さくできないという問題があった。さらに、内部
電源回路１０５が大型化することにより、駆動回路の消
費電力が増大し、システムとしての電力変換効率が低下
するという問題があった。
【００１５】図２８においては、ｐＭＯＳトランジスタ
を例示したが、上記問題点は、ｐＭＯＳトランジスタに
限られるものではない。ｎＭＯＳトランジスタ、ｎｐｎ
バイポーラトランジスタ、ｐｎｐバイポーラトランジス
タ、あるいはダイオード等の他の半導体素子であって
も、フローティング状態となる半導体領域に形成された
ｐ拡散層やｎ拡散層を有し、このｐ拡散層やｎ拡散層
が、内部電源回路若しくは電源回路以外の種々の内部回
路に接続されるような構造の誘電体分離集積回路におい
て共通に生じうる問題である。例えば、ｎ型半導体領域
中にｐウェルがあり，その中にｎＭＯＳトランジスタが
形成されている場合でも同様な問題が生じる。多くの誘
電体分離集積回路では、ｎ型半導体領域中のｐウェルは
低電位側，もしくは基準電位（中点電位）に接続されて
いる。この場合はフローティング状態とはならないの
で、上記の問題は生じない。しかし、ｐウェルが基準電
位から浮かんだ、フローティング状態で用いられるｎＭ
ＯＳトランジスタが内部電源回路に接続されている場合
は、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが
流れ、内部電源回路の負荷が大きくなりすぎ、内部電源
回路の出力電圧が低下する事態が発生する。フローティ
ング状態で用いられるｎＭＯＳトランジスタが電源回路
以外の特定の内部回路に接続されている場合は、底面の
寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが流れること
により、この特定の内部回路に影響を及ぼし、回路パラ
メータが変動するという不都合が発生する。
を例示したが、上記問題点は、ｐＭＯＳトランジスタに
限られるものではない。ｎＭＯＳトランジスタ、ｎｐｎ
バイポーラトランジスタ、ｐｎｐバイポーラトランジス
タ、あるいはダイオード等の他の半導体素子であって
も、フローティング状態となる半導体領域に形成された
ｐ拡散層やｎ拡散層を有し、このｐ拡散層やｎ拡散層
が、内部電源回路若しくは電源回路以外の種々の内部回
路に接続されるような構造の誘電体分離集積回路におい
て共通に生じうる問題である。例えば、ｎ型半導体領域
中にｐウェルがあり，その中にｎＭＯＳトランジスタが
形成されている場合でも同様な問題が生じる。多くの誘
電体分離集積回路では、ｎ型半導体領域中のｐウェルは
低電位側，もしくは基準電位（中点電位）に接続されて
いる。この場合はフローティング状態とはならないの
で、上記の問題は生じない。しかし、ｐウェルが基準電
位から浮かんだ、フローティング状態で用いられるｎＭ
ＯＳトランジスタが内部電源回路に接続されている場合
は、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが
流れ、内部電源回路の負荷が大きくなりすぎ、内部電源
回路の出力電圧が低下する事態が発生する。フローティ
ング状態で用いられるｎＭＯＳトランジスタが電源回路
以外の特定の内部回路に接続されている場合は、底面の
寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが流れること
により、この特定の内部回路に影響を及ぼし、回路パラ
メータが変動するという不都合が発生する。
【００１６】図２４において、破線で示したように、上
アーム主力素子Ｑｕ１と下アーム出力素子Ｑｄ１のゲー
ト・ソース間の保護用にツェナー・ダイオードＺＤｕ及
びＺＤｄをそれぞれ接続した場合を考えてみる。このツ
ェナー・ダイオードＺＤｕがｎ拡散層に接続されている
と、空乏化する際の電子電流が、ツェナー・ダイオード
ＺＤｕのカソードから底面の寄生ＭＯＳ（ＭＩＳ）構造
に向かって流れる。即ち、底面の寄生ＭＯＳ（ＭＩＳ）
構造に変位電流Ｊdが流れることにより、上アーム主力
素子Ｑｕ１のゲート電位を下げ、上アーム主力素子Ｑｕ
１が瞬停するというような不都合が生じる。つまり、ｎ
拡散層が特定の内部回路に接続されている場合において
も、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが
流れることにより、この特定の内部回路に影響を及ぼ
し、回路パラメータが変動するという不都合が発生す
る。
アーム主力素子Ｑｕ１と下アーム出力素子Ｑｄ１のゲー
ト・ソース間の保護用にツェナー・ダイオードＺＤｕ及
びＺＤｄをそれぞれ接続した場合を考えてみる。このツ
ェナー・ダイオードＺＤｕがｎ拡散層に接続されている
と、空乏化する際の電子電流が、ツェナー・ダイオード
ＺＤｕのカソードから底面の寄生ＭＯＳ（ＭＩＳ）構造
に向かって流れる。即ち、底面の寄生ＭＯＳ（ＭＩＳ）
構造に変位電流Ｊdが流れることにより、上アーム主力
素子Ｑｕ１のゲート電位を下げ、上アーム主力素子Ｑｕ
１が瞬停するというような不都合が生じる。つまり、ｎ
拡散層が特定の内部回路に接続されている場合において
も、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが
流れることにより、この特定の内部回路に影響を及ぼ
し、回路パラメータが変動するという不都合が発生す
る。
【００１７】上記問題点を鑑み、本発明は電圧変動率ｄ
Ｖ／ｄｔが大きくても安定に動作可能な誘電体分離集積
回路を提供することである。
Ｖ／ｄｔが大きくても安定に動作可能な誘電体分離集積
回路を提供することである。
【００１８】本発明の他の目的は、内部電源回路を小型
化し、チップサイズの縮小が可能でしかも高速動作可能
な誘電体分離集積回路を提供することである。
化し、チップサイズの縮小が可能でしかも高速動作可能
な誘電体分離集積回路を提供することである。
【００１９】本発明のさらに他の目的は、誘電体分離集
積回路に固有の底面の寄生ＭＯＳ（ＭＩＳ）構造に変位
電流Ｊdが流れることを防止、若しくは低減し、或いは
変位電流Ｊdが流れることにより、特定の内部回路に影
響を及ぼすことを有効に防止でき、安定な動作が可能な
誘電体分離集積回路を提供することである。
積回路に固有の底面の寄生ＭＯＳ（ＭＩＳ）構造に変位
電流Ｊdが流れることを防止、若しくは低減し、或いは
変位電流Ｊdが流れることにより、特定の内部回路に影
響を及ぼすことを有効に防止でき、安定な動作が可能な
誘電体分離集積回路を提供することである。
【００２０】本発明のさらに他の目的は、集積回路を構
成する半導体素子がフローティング状態で動作し、この
半導体素子が特定の内部回路に接続されている場合にお
いて、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊd
が流れることにより、この特定の内部回路に影響を及ぼ
し、回路パラメータが変動することを有効に防止でき、
安定な動作が可能な誘電体分離集積回路を提供すること
である。
成する半導体素子がフローティング状態で動作し、この
半導体素子が特定の内部回路に接続されている場合にお
いて、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊd
が流れることにより、この特定の内部回路に影響を及ぼ
し、回路パラメータが変動することを有効に防止でき、
安定な動作が可能な誘電体分離集積回路を提供すること
である。
【００２１】本発明のさらに他の目的は、電力変換効率
が高く、且つ高速動作可能な誘電体分離集積回路を提供
することである。
が高く、且つ高速動作可能な誘電体分離集積回路を提供
することである。
【００２２】
【課題を解決するための手段】上記目的を達成するた
め、本発明は、第１の主電極が高圧電源に接続された上
アーム出力素子と、この上アーム出力素子の第２の主電
極と自己の第１の主電極とを接続し、自己の第２の主電
極が接地電位（ＧＮＤ）に接続された下アーム出力素子
との直列回路からなる主力回路を駆動する集積回路であ
って、底面および側面を誘電体で分離された島状の半導
体領域と、この半導体領域中に配置され、且つ、上アー
ム出力素子及び下アーム出力素子のうちフローティング
状態となる出力素子の制御電極に接続され、フローティ
ング状態で動作するスイッチング素子と、このスイッチ
ング素子とは離間した位置において、半導体領域中に配
置された、スイッチング素子の主電流となるキャリアと
同一の導電型キャリアを半導体領域に注入させるための
エミッタ領域とを少なくとも具備する誘電体分離集積回
路であることを第１の特徴とする。通常は、正の高圧電
源に上アーム出力素子を接続し、フローティング状態と
なる上アーム出力素子の制御電極に、フローティング状
態で動作するスイッチング素子が接続される。この場合
は、フローティング状態で動作するスイッチング素子と
しては、ｐＭＯＳトランジスタ、ｐｎｐバイポーラトラ
ンジスタ、ｐチャネルＳＩＴのｐチャネル半導体素子が
適用できる。一方、負の高圧電源に下アーム出力素子を
接続し、フローティング状態となる下アーム出力素子の
制御電極に、下アームドライバがフローティング状態と
なるように接続される。この場合は、フローティング状
態で動作するスイッチング素子としては、ｎＭＯＳトラ
ンジスタ、ｎｐｎバイポーラトランジスタ、ｎチャネル
ＳＩＴのｎチャネル半導体素子が適用できる。ここで、
「スイッチング素子の主電流となるキャリアと同一の導
電型キャリア」とは、例えばｐＭＯＳトランジスタを本
発明の第１の特徴におけるスイッチング素子とすれば、
正孔（ホール）が「主電流となるキャリア」であるの
で、「同一の導電型キャリア」とは正孔（ホール）が該
当する。この場合は、ｎ型半導体領域中にｐ型エミッタ
領域を形成すればよい。すなわち、深いｐ拡散領域から
なるエミッタ領域を設け、このエミッタ領域を、所定の
基準電位に接続して、この所定の基準電位からキャリア
を供給すればよい。例えば、この基準電位は、上アーム
主力素子と下アーム出力素子との中点電位を基準電位と
すればよい。基準電位は、誘電体分離集積回路の仕様に
合わせて適宜選定すればよい。空乏層がｐ拡散層からな
るエミッタ領域まで届いた段階で、あるいは、ｐ拡散層
とｎ型半導体領域間の電位差がビルトインポテンシャル
（シリコンでは、約０．６Ｖ）までバイアスされた段階
で、エミッタ領域から、ホールの注入が行われる。ま
た、エミッタ領域はスイッチング素子の主電極領域より
も深く形成すれば、埋め込み絶縁膜等の底面の誘電体上
に反転層が生じる条件までバイアスされると、速やかに
エミッタ領域から変位電流成分を供給できるので好まし
い。特にエミッタ領域が島状の半導体領域の表面から底
面方向に延び、底面の誘電体に接していれば、底面から
空乏層が伸びてくるとすぐにエミッタ領域に到達し、Ｍ
ＯＳトランジスタのソースから反転キャリアが流れ込む
のと同様に、キャリアの「流入」が起こり、速やかに反
転層が形成されるので好ましい。
め、本発明は、第１の主電極が高圧電源に接続された上
アーム出力素子と、この上アーム出力素子の第２の主電
極と自己の第１の主電極とを接続し、自己の第２の主電
極が接地電位（ＧＮＤ）に接続された下アーム出力素子
との直列回路からなる主力回路を駆動する集積回路であ
って、底面および側面を誘電体で分離された島状の半導
体領域と、この半導体領域中に配置され、且つ、上アー
ム出力素子及び下アーム出力素子のうちフローティング
状態となる出力素子の制御電極に接続され、フローティ
ング状態で動作するスイッチング素子と、このスイッチ
ング素子とは離間した位置において、半導体領域中に配
置された、スイッチング素子の主電流となるキャリアと
同一の導電型キャリアを半導体領域に注入させるための
エミッタ領域とを少なくとも具備する誘電体分離集積回
路であることを第１の特徴とする。通常は、正の高圧電
源に上アーム出力素子を接続し、フローティング状態と
なる上アーム出力素子の制御電極に、フローティング状
態で動作するスイッチング素子が接続される。この場合
は、フローティング状態で動作するスイッチング素子と
しては、ｐＭＯＳトランジスタ、ｐｎｐバイポーラトラ
ンジスタ、ｐチャネルＳＩＴのｐチャネル半導体素子が
適用できる。一方、負の高圧電源に下アーム出力素子を
接続し、フローティング状態となる下アーム出力素子の
制御電極に、下アームドライバがフローティング状態と
なるように接続される。この場合は、フローティング状
態で動作するスイッチング素子としては、ｎＭＯＳトラ
ンジスタ、ｎｐｎバイポーラトランジスタ、ｎチャネル
ＳＩＴのｎチャネル半導体素子が適用できる。ここで、
「スイッチング素子の主電流となるキャリアと同一の導
電型キャリア」とは、例えばｐＭＯＳトランジスタを本
発明の第１の特徴におけるスイッチング素子とすれば、
正孔（ホール）が「主電流となるキャリア」であるの
で、「同一の導電型キャリア」とは正孔（ホール）が該
当する。この場合は、ｎ型半導体領域中にｐ型エミッタ
領域を形成すればよい。すなわち、深いｐ拡散領域から
なるエミッタ領域を設け、このエミッタ領域を、所定の
基準電位に接続して、この所定の基準電位からキャリア
を供給すればよい。例えば、この基準電位は、上アーム
主力素子と下アーム出力素子との中点電位を基準電位と
すればよい。基準電位は、誘電体分離集積回路の仕様に
合わせて適宜選定すればよい。空乏層がｐ拡散層からな
るエミッタ領域まで届いた段階で、あるいは、ｐ拡散層
とｎ型半導体領域間の電位差がビルトインポテンシャル
（シリコンでは、約０．６Ｖ）までバイアスされた段階
で、エミッタ領域から、ホールの注入が行われる。ま
た、エミッタ領域はスイッチング素子の主電極領域より
も深く形成すれば、埋め込み絶縁膜等の底面の誘電体上
に反転層が生じる条件までバイアスされると、速やかに
エミッタ領域から変位電流成分を供給できるので好まし
い。特にエミッタ領域が島状の半導体領域の表面から底
面方向に延び、底面の誘電体に接していれば、底面から
空乏層が伸びてくるとすぐにエミッタ領域に到達し、Ｍ
ＯＳトランジスタのソースから反転キャリアが流れ込む
のと同様に、キャリアの「流入」が起こり、速やかに反
転層が形成されるので好ましい。
【００２３】すなわち、本発明の第１の特徴は、ＳＯＩ
構造／誘電体分離構造を用いた誘電体分離集積回路等の
高速スイッチングＩＣにおいて、ＳＯＩ構造に固有の寄
生コンデンサへの充放電のためのキャリアをエミッタ領
域から注入するようにしている。従って、フローティン
グ状態で動作するスイッチング素子が、このスイッチン
グ素子に所定の電源電圧を供給するための内部電源回路
に接続されている場合には、ＳＯＩ構造に固有の充放電
電流（変位電流）が、内部電源回路を経由せずに流れる
ようになる。このため、急激な変位電流が流れても内部
電源回路に過大な負荷を与えないようにできる。また、
フローティング状態で動作するスイッチング素子が、内
部電源回路以外の特定の内部回路に接続されている場合
においても、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電
流Ｊdが流れることにより、この特定の内部回路に影響
を及ぼし、回路パラメータが変動することを有効に防止
でき、安定な動作が可能な誘電体分離集積回路を提供す
ることができる。このようにして、フローティング状態
で動作するスイッチング素子が、内部電源回路やその他
の内部回路に接続されている場合であっても、出力電圧
や回路パラメータの変動が有効に防止でき、安定且つ高
速な誘電体分離集積回路の動作ができる。同時に、内部
電源回路やその他の内部回路の小型・簡単化が容易で、
チップサイズの縮小や駆動回路の消費電力の低減が可能
となる。
構造／誘電体分離構造を用いた誘電体分離集積回路等の
高速スイッチングＩＣにおいて、ＳＯＩ構造に固有の寄
生コンデンサへの充放電のためのキャリアをエミッタ領
域から注入するようにしている。従って、フローティン
グ状態で動作するスイッチング素子が、このスイッチン
グ素子に所定の電源電圧を供給するための内部電源回路
に接続されている場合には、ＳＯＩ構造に固有の充放電
電流（変位電流）が、内部電源回路を経由せずに流れる
ようになる。このため、急激な変位電流が流れても内部
電源回路に過大な負荷を与えないようにできる。また、
フローティング状態で動作するスイッチング素子が、内
部電源回路以外の特定の内部回路に接続されている場合
においても、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電
流Ｊdが流れることにより、この特定の内部回路に影響
を及ぼし、回路パラメータが変動することを有効に防止
でき、安定な動作が可能な誘電体分離集積回路を提供す
ることができる。このようにして、フローティング状態
で動作するスイッチング素子が、内部電源回路やその他
の内部回路に接続されている場合であっても、出力電圧
や回路パラメータの変動が有効に防止でき、安定且つ高
速な誘電体分離集積回路の動作ができる。同時に、内部
電源回路やその他の内部回路の小型・簡単化が容易で、
チップサイズの縮小や駆動回路の消費電力の低減が可能
となる。
【００２４】さらに、本発明の第１の特徴において、底
面の誘電体は、エミッタ領域と同一導電型の半導体から
なる台基板の上に形成されていることが好ましい。台基
板とエミッタ領域とが同一導電型である場合には、台基
板側に空乏層が形成され、この空乏層容量が直列接続さ
れることにより、上記のＳＯＩ構造に固有の寄生コンデ
ンサの容量値が小さくなる。この結果、寄生コンデンサ
の充放電電流（変位電流）が小さくなり、内部電源回路
の負担が減少するからである。さらに、フローティング
状態で動作するスイッチング素子が、内部電源回路以外
の特定の内部回路に接続されている場合においても、底
面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが有効に
削減出来るので、変位電流Ｊdがこの特定の内部回路に
影響を及ぼし、回路パラメータが変動することを有効に
防止できる。従って、高速動作時に、安定な動作が可能
な誘電体分離集積回路を提供することができる。
面の誘電体は、エミッタ領域と同一導電型の半導体から
なる台基板の上に形成されていることが好ましい。台基
板とエミッタ領域とが同一導電型である場合には、台基
板側に空乏層が形成され、この空乏層容量が直列接続さ
れることにより、上記のＳＯＩ構造に固有の寄生コンデ
ンサの容量値が小さくなる。この結果、寄生コンデンサ
の充放電電流（変位電流）が小さくなり、内部電源回路
の負担が減少するからである。さらに、フローティング
状態で動作するスイッチング素子が、内部電源回路以外
の特定の内部回路に接続されている場合においても、底
面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが有効に
削減出来るので、変位電流Ｊdがこの特定の内部回路に
影響を及ぼし、回路パラメータが変動することを有効に
防止できる。従って、高速動作時に、安定な動作が可能
な誘電体分離集積回路を提供することができる。
【００２５】本発明の第２の特徴は、第１の主電極が高
圧電源に接続された上アーム出力素子と、この上アーム
出力素子の第２の主電極と自己の第１の主電極とを接続
し、自己の第２の主電極が接地電位（ＧＮＤ）に接続さ
れた下アーム出力素子との直列回路からなる主力回路を
駆動する集積回路であって、台基板と、この台基板の上
部の埋め込み絶縁膜と、この埋め込み絶縁膜の上部の第
１導電型半導体領域と、第１導電型半導体領域を、第１
導電型半導体領域に隣接した他の半導体領域と互いに分
離する誘電体分離領域と、第１導電型半導体領域中に配
置された第２導電型の第１の主電極領域および第２の主
電極領域を有するスイッチング素子と、第１導電型半導
体領域中に、第１及び第２の主電極領域とは離間して配
置された第２導電型のエミッタ領域とを少なくとも具備
する誘電体分離集積回路であることである。即ち、台基
板と、埋め込み絶縁膜と、第１導電型半導体領域とでＳ
ＯＩ構造が形成され、このＳＯＩ構造に固有の寄生コン
デンサによる変位電流を供給するための第２導電型のエ
ミッタ領域を第１導電型半導体領域中に設けている。通
常は、正の高圧電源に上アーム出力素子を接続し、フロ
ーティング状態となる上アーム出力素子の制御電極に、
フローティング状態で動作するスイッチング素子が接続
される。この場合は、フローティング状態で動作するス
イッチング素子としては、ｐＭＯＳトランジスタ、ｐｎ
ｐバイポーラトランジスタ、ｐチャネルＳＩＴのｐチャ
ネル半導体素子が適用できる。一方、負の高圧電源に下
アーム出力素子を接続し、フローティング状態となる下
アーム出力素子の制御電極に、下アームドライバがフロ
ーティング状態となるように接続される。この場合は、
フローティング状態で動作するスイッチング素子として
は、ｎＭＯＳトランジスタ、ｎｐｎバイポーラトランジ
スタ、ｎチャネルＳＩＴのｎチャネル半導体素子が適用
できる。また、「第１の主電極領域」とは、ＦＥＴやＳ
ＩＴにおいては、ソース領域／ドレイン領域のいずれか
一方の意であり、「第２の主電極領域」とは、ソース領
域／ドレイン領域の、残る一方の領域の意である。同様
に、バイポーラトランジスタにおいては、「第１の主電
極領域」とは、エミッタ領域／コレクタ領域のいずれか
一方の意であり、「第２の主電極領域」とは、エミッタ
領域／コレクタ領域の、残る一方の領域の意であること
は勿論である。即ち、ゲート電極やベース電極等の制御
電極以外の電極を本発明では「第１／第２の主電極」と
いう。
圧電源に接続された上アーム出力素子と、この上アーム
出力素子の第２の主電極と自己の第１の主電極とを接続
し、自己の第２の主電極が接地電位（ＧＮＤ）に接続さ
れた下アーム出力素子との直列回路からなる主力回路を
駆動する集積回路であって、台基板と、この台基板の上
部の埋め込み絶縁膜と、この埋め込み絶縁膜の上部の第
１導電型半導体領域と、第１導電型半導体領域を、第１
導電型半導体領域に隣接した他の半導体領域と互いに分
離する誘電体分離領域と、第１導電型半導体領域中に配
置された第２導電型の第１の主電極領域および第２の主
電極領域を有するスイッチング素子と、第１導電型半導
体領域中に、第１及び第２の主電極領域とは離間して配
置された第２導電型のエミッタ領域とを少なくとも具備
する誘電体分離集積回路であることである。即ち、台基
板と、埋め込み絶縁膜と、第１導電型半導体領域とでＳ
ＯＩ構造が形成され、このＳＯＩ構造に固有の寄生コン
デンサによる変位電流を供給するための第２導電型のエ
ミッタ領域を第１導電型半導体領域中に設けている。通
常は、正の高圧電源に上アーム出力素子を接続し、フロ
ーティング状態となる上アーム出力素子の制御電極に、
フローティング状態で動作するスイッチング素子が接続
される。この場合は、フローティング状態で動作するス
イッチング素子としては、ｐＭＯＳトランジスタ、ｐｎ
ｐバイポーラトランジスタ、ｐチャネルＳＩＴのｐチャ
ネル半導体素子が適用できる。一方、負の高圧電源に下
アーム出力素子を接続し、フローティング状態となる下
アーム出力素子の制御電極に、下アームドライバがフロ
ーティング状態となるように接続される。この場合は、
フローティング状態で動作するスイッチング素子として
は、ｎＭＯＳトランジスタ、ｎｐｎバイポーラトランジ
スタ、ｎチャネルＳＩＴのｎチャネル半導体素子が適用
できる。また、「第１の主電極領域」とは、ＦＥＴやＳ
ＩＴにおいては、ソース領域／ドレイン領域のいずれか
一方の意であり、「第２の主電極領域」とは、ソース領
域／ドレイン領域の、残る一方の領域の意である。同様
に、バイポーラトランジスタにおいては、「第１の主電
極領域」とは、エミッタ領域／コレクタ領域のいずれか
一方の意であり、「第２の主電極領域」とは、エミッタ
領域／コレクタ領域の、残る一方の領域の意であること
は勿論である。即ち、ゲート電極やベース電極等の制御
電極以外の電極を本発明では「第１／第２の主電極」と
いう。
【００２６】なお、第１導電型ウェル領域を、第１導電
型半導体領域中に更に設け、スイッチング素子の第１及
び第２の主電極領域を、この第１導電型ウェル領域に配
置するようにすれば、埋め込み絶縁膜から延びる空乏層
が、この第１導電型ウェル領域の位置で止まる。このよ
うに空乏層の伸びが止まっている間に、第２導電型のエ
ミッタ領域と第１導電型半導体領域との間の電位差が、
ビルトインポテンシャル分を越えると第１導電型ウェル
領域からキャリアが効率的に注入できる。
型半導体領域中に更に設け、スイッチング素子の第１及
び第２の主電極領域を、この第１導電型ウェル領域に配
置するようにすれば、埋め込み絶縁膜から延びる空乏層
が、この第１導電型ウェル領域の位置で止まる。このよ
うに空乏層の伸びが止まっている間に、第２導電型のエ
ミッタ領域と第１導電型半導体領域との間の電位差が、
ビルトインポテンシャル分を越えると第１導電型ウェル
領域からキャリアが効率的に注入できる。
【００２７】また、本発明の第２の特徴に係るキャリア
注入用のエミッタ領域は、所定の基準電位に接続すれば
よい。例えば、この基準電位は、上アームドライバと下
アームドライバとを有するような誘電体分離集積回路で
あれば、この上アームドライバと下アームドライバの中
点電位とすればよい。基準電位は、誘電体分離集積回路
の仕様に合わせて適宜選定すればよい。また、キャリア
注入用のエミッタ領域はスイッチング素子の第１及び第
２の主電極領域よりも深く形成すれば、埋め込み絶縁膜
等の底面の誘電体上に反転層が生じる条件までバイアス
されると、速やかにエミッタ領域から変位電流成分を供
給できるので好ましい。特に、エミッタ領域が第１導電
型半導体領域の表面から台基板方向に延び、埋め込み絶
縁膜に接していることが好ましい。埋め込み絶縁膜にエ
ミッタ領域が接していれば、第１導電型半導体領域の底
面から上方に空乏層が伸びてくるとすぐにエミッタ領域
に到達し、ＭＯＳトランジスタのソースから反転キャリ
アが流れ込むのと同様に、キャリアの「流入」が起こ
り、速やかに反転層が形成できるからである。
注入用のエミッタ領域は、所定の基準電位に接続すれば
よい。例えば、この基準電位は、上アームドライバと下
アームドライバとを有するような誘電体分離集積回路で
あれば、この上アームドライバと下アームドライバの中
点電位とすればよい。基準電位は、誘電体分離集積回路
の仕様に合わせて適宜選定すればよい。また、キャリア
注入用のエミッタ領域はスイッチング素子の第１及び第
２の主電極領域よりも深く形成すれば、埋め込み絶縁膜
等の底面の誘電体上に反転層が生じる条件までバイアス
されると、速やかにエミッタ領域から変位電流成分を供
給できるので好ましい。特に、エミッタ領域が第１導電
型半導体領域の表面から台基板方向に延び、埋め込み絶
縁膜に接していることが好ましい。埋め込み絶縁膜にエ
ミッタ領域が接していれば、第１導電型半導体領域の底
面から上方に空乏層が伸びてくるとすぐにエミッタ領域
に到達し、ＭＯＳトランジスタのソースから反転キャリ
アが流れ込むのと同様に、キャリアの「流入」が起こ
り、速やかに反転層が形成できるからである。
【００２８】本発明の第２の特徴によれば、フローティ
ング状態で動作するスイッチング素子が、内部電源回路
に接続されている場合においては、ＳＯＩ構造に固有の
変位電流が、内部電源回路を経由せずに流れるようにな
るため、急激な変位電流が流れても内部電源回路に過大
な負荷を与えないようにできる。また、フローティング
状態で動作するスイッチング素子が、内部電源回路以外
の特定の内部回路に接続されている場合においても、底
面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが流れる
ことにより、この特定の内部回路に影響を及ぼし、回路
パラメータが変動することを有効に防止でき、安定な動
作が可能な誘電体分離集積回路を提供することができ
る。従って、安定且つ高速な誘電体分離集積回路の動作
が保証できる。同時に、内部電源回路やその他の内部回
路の小型・簡単化が容易で、チップサイズの縮小や駆動
回路の消費電力の低減が可能となる。
ング状態で動作するスイッチング素子が、内部電源回路
に接続されている場合においては、ＳＯＩ構造に固有の
変位電流が、内部電源回路を経由せずに流れるようにな
るため、急激な変位電流が流れても内部電源回路に過大
な負荷を与えないようにできる。また、フローティング
状態で動作するスイッチング素子が、内部電源回路以外
の特定の内部回路に接続されている場合においても、底
面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが流れる
ことにより、この特定の内部回路に影響を及ぼし、回路
パラメータが変動することを有効に防止でき、安定な動
作が可能な誘電体分離集積回路を提供することができ
る。従って、安定且つ高速な誘電体分離集積回路の動作
が保証できる。同時に、内部電源回路やその他の内部回
路の小型・簡単化が容易で、チップサイズの縮小や駆動
回路の消費電力の低減が可能となる。
【００２９】本発明の第２の特徴において、台基板は、
第２導電型の半導体基板であることが好ましい。台基板
が第２導電型の半導体基板である場合には、台基板側に
空乏層が形成され、この空乏層容量が直列接続されるこ
とにより、ＳＯＩ構造に固有の寄生コンデンサの容量値
が小さくなり、寄生コンデンサを流れる変位電流が小さ
くなるからである。
第２導電型の半導体基板であることが好ましい。台基板
が第２導電型の半導体基板である場合には、台基板側に
空乏層が形成され、この空乏層容量が直列接続されるこ
とにより、ＳＯＩ構造に固有の寄生コンデンサの容量値
が小さくなり、寄生コンデンサを流れる変位電流が小さ
くなるからである。
【００３０】本発明の第３の特徴は、第１の主電極が高
圧電源に接続された上アーム出力素子と、この上アーム
出力素子の第２の主電極と自己の第１の主電極とを接続
し、自己の第２の主電極が接地電位（ＧＮＤ）に接続さ
れた下アーム出力素子とを駆動するための誘電体分離集
積回路に関する。即ち、この誘電体分離集積回路は、上
アーム出力素子の制御電極に接続された上アームドライ
バと、下アーム出力素子の制御電極に接続された下アー
ムドライバと、上アームドライバに電源電圧供給するた
めの内部電源回路とを少なくとも具備し、内部電源回路
に接続された上アームドライバを構成するスイッチング
素子が、第１の特徴と同様に、埋め込み絶縁膜等の底面
の誘電体および側面の誘電体により隣接する他の半導体
領域と分離された島状の半導体領域中に配置され、この
半導体領域は、埋め込み絶縁膜等の底面の誘電体に起因
した寄生コンデンサを流れる変位電流成分を供給するた
めのエミッタ領域を少なくとも具備しているすることを
特徴とする。ここで、上アーム出力素子、及び／又は下
アーム出力素子としては、ＩＧＢＴ、ＭＯＳＦＥＴ、Ｇ
ＴＯサイリスタ、ＳＩＴ、静電誘導サイリスタ（ＳＩサ
イリスタ）等種々の出力素子が適用できる。また、上ア
ームドライバを構成するスイッチング素子としては、ｐ
ＭＯＳトランジスタ、ｐｎｐバイポーラトランジスタ、
ｐチャネルＳＩＴ等の種々のｐチャネル半導体素子が適
用できる。
圧電源に接続された上アーム出力素子と、この上アーム
出力素子の第２の主電極と自己の第１の主電極とを接続
し、自己の第２の主電極が接地電位（ＧＮＤ）に接続さ
れた下アーム出力素子とを駆動するための誘電体分離集
積回路に関する。即ち、この誘電体分離集積回路は、上
アーム出力素子の制御電極に接続された上アームドライ
バと、下アーム出力素子の制御電極に接続された下アー
ムドライバと、上アームドライバに電源電圧供給するた
めの内部電源回路とを少なくとも具備し、内部電源回路
に接続された上アームドライバを構成するスイッチング
素子が、第１の特徴と同様に、埋め込み絶縁膜等の底面
の誘電体および側面の誘電体により隣接する他の半導体
領域と分離された島状の半導体領域中に配置され、この
半導体領域は、埋め込み絶縁膜等の底面の誘電体に起因
した寄生コンデンサを流れる変位電流成分を供給するた
めのエミッタ領域を少なくとも具備しているすることを
特徴とする。ここで、上アーム出力素子、及び／又は下
アーム出力素子としては、ＩＧＢＴ、ＭＯＳＦＥＴ、Ｇ
ＴＯサイリスタ、ＳＩＴ、静電誘導サイリスタ（ＳＩサ
イリスタ）等種々の出力素子が適用できる。また、上ア
ームドライバを構成するスイッチング素子としては、ｐ
ＭＯＳトランジスタ、ｐｎｐバイポーラトランジスタ、
ｐチャネルＳＩＴ等の種々のｐチャネル半導体素子が適
用できる。
【００３１】ここで、本発明の第３の特徴に係るエミッ
タ領域は、上アーム主力素子と下アーム出力素子との中
点電位等の所定の基準電位に接続すればよい。また、エ
ミッタ領域はスイッチング素子の第１及び第２の主電極
領域よりも深く形成すれば、埋め込み絶縁膜等の底面の
誘電体上に反転層が生じる条件までバイアスされると、
速やかにエミッタ領域から変位電流成分を供給できるの
で好ましい。特にエミッタ領域が島状の半導体領域の表
面から底面方向に延び、底面の誘電体に接していれば、
底面から空乏層が伸びてくるとすぐにエミッタ領域に到
達し、ＭＯＳトランジスタのソースから反転キャリアが
流れ込むのと同様に、キャリアの「流入」が起こり、速
やかに反転層が形成されるので好ましい。
タ領域は、上アーム主力素子と下アーム出力素子との中
点電位等の所定の基準電位に接続すればよい。また、エ
ミッタ領域はスイッチング素子の第１及び第２の主電極
領域よりも深く形成すれば、埋め込み絶縁膜等の底面の
誘電体上に反転層が生じる条件までバイアスされると、
速やかにエミッタ領域から変位電流成分を供給できるの
で好ましい。特にエミッタ領域が島状の半導体領域の表
面から底面方向に延び、底面の誘電体に接していれば、
底面から空乏層が伸びてくるとすぐにエミッタ領域に到
達し、ＭＯＳトランジスタのソースから反転キャリアが
流れ込むのと同様に、キャリアの「流入」が起こり、速
やかに反転層が形成されるので好ましい。
【００３２】本発明の第３の特徴によれば、上アームド
ライバを構成するスイッチング素子が形成されている島
状の半導体領域中にエミッタ領域を設けることにより、
底面に誘電体を有するＳＯＩ構造等に固有の変位電流
が、内部電源回路を経由せずに流れるようにできる。従
って、高速・高電圧のスイッチングにより、急激な変位
電流が流れても内部電源回路に過大な負荷を与えないよ
うにできる。このため、安定且つ高速動作可能な、上ア
ームドライバ／下アームドライバを有する誘電体分離集
積回路の動作が保証できる。同時に、内部電源回路の小
型・簡単化が容易で、チップサイズの縮小や駆動回路の
消費電力の低減が可能となる。
ライバを構成するスイッチング素子が形成されている島
状の半導体領域中にエミッタ領域を設けることにより、
底面に誘電体を有するＳＯＩ構造等に固有の変位電流
が、内部電源回路を経由せずに流れるようにできる。従
って、高速・高電圧のスイッチングにより、急激な変位
電流が流れても内部電源回路に過大な負荷を与えないよ
うにできる。このため、安定且つ高速動作可能な、上ア
ームドライバ／下アームドライバを有する誘電体分離集
積回路の動作が保証できる。同時に、内部電源回路の小
型・簡単化が容易で、チップサイズの縮小や駆動回路の
消費電力の低減が可能となる。
【００３３】さらに、本発明の第３の特徴において、底
面の誘電体は、エミッタ領域と同一導電型の半導体から
なる台基板の上に形成されていることが好ましい。台基
板とエミッタ領域とが同一導電型である場合には、台基
板側に空乏層が形成され、この空乏層容量が直列接続さ
れることにより、寄生コンデンサの容量値が小さくなる
からである。
面の誘電体は、エミッタ領域と同一導電型の半導体から
なる台基板の上に形成されていることが好ましい。台基
板とエミッタ領域とが同一導電型である場合には、台基
板側に空乏層が形成され、この空乏層容量が直列接続さ
れることにより、寄生コンデンサの容量値が小さくなる
からである。
【００３４】本発明の第４の特徴は、第１の主電極が高
圧電源に接続された上アーム出力素子と、この上アーム
出力素子の第２の主電極と自己の第１の主電極とを接続
し、自己の第２の主電極が接地電位（ＧＮＤ）に接続さ
れた下アーム出力素子と、上アーム出力素子の制御電極
に接続された上アームドライバと、下アーム出力素子の
制御電極に接続された下アームドライバと、上アームド
ライバに電源電圧供給するための内部電源回路とを、同
一半導体チップ上に集積化したパワーＩＣに関する。即
ち、このパワーＩＣは、内部電源回路に接続された上ア
ームドライバを構成するスイッチング素子が、埋め込み
絶縁膜等の底面の誘電体および側面の誘電体により隣接
する他の半導体領域と分離された島状の半導体領域中に
配置され、且つこの半導体領域は、埋め込み絶縁膜等の
底面の誘電体に起因した寄生コンデンサを流れる変位電
流成分を供給するためのエミッタ領域を少なくとも具備
することを特徴とする。ここで、スイッチング素子とし
ては、第１の特徴で述べたｐＭＯＳトランジスタ、ｐｎ
ｐバイポーラトランジスタ、ｐチャネルＳＩＴ等の種々
のｐチャネル半導体素子が適用できる。また、上アーム
出力素子、及び／又は下アーム出力素子としては、第３
の特徴で述べた、ＩＧＢＴ、ＭＯＳＦＥＴ、ＧＴＯサイ
リスタ、ＳＩＴ、ＳＩサイリスタ等種々の出力素子が適
用できる。
圧電源に接続された上アーム出力素子と、この上アーム
出力素子の第２の主電極と自己の第１の主電極とを接続
し、自己の第２の主電極が接地電位（ＧＮＤ）に接続さ
れた下アーム出力素子と、上アーム出力素子の制御電極
に接続された上アームドライバと、下アーム出力素子の
制御電極に接続された下アームドライバと、上アームド
ライバに電源電圧供給するための内部電源回路とを、同
一半導体チップ上に集積化したパワーＩＣに関する。即
ち、このパワーＩＣは、内部電源回路に接続された上ア
ームドライバを構成するスイッチング素子が、埋め込み
絶縁膜等の底面の誘電体および側面の誘電体により隣接
する他の半導体領域と分離された島状の半導体領域中に
配置され、且つこの半導体領域は、埋め込み絶縁膜等の
底面の誘電体に起因した寄生コンデンサを流れる変位電
流成分を供給するためのエミッタ領域を少なくとも具備
することを特徴とする。ここで、スイッチング素子とし
ては、第１の特徴で述べたｐＭＯＳトランジスタ、ｐｎ
ｐバイポーラトランジスタ、ｐチャネルＳＩＴ等の種々
のｐチャネル半導体素子が適用できる。また、上アーム
出力素子、及び／又は下アーム出力素子としては、第３
の特徴で述べた、ＩＧＢＴ、ＭＯＳＦＥＴ、ＧＴＯサイ
リスタ、ＳＩＴ、ＳＩサイリスタ等種々の出力素子が適
用できる。
【００３５】ここで、本発明の第４の特徴に係るエミッ
タ領域は、上アーム主力素子と下アーム出力素子との中
点電位等の所定の基準電位に接続すればよい。また、エ
ミッタ領域をスイッチング素子の第１及び第２の主電極
領域よりも深く形成することが好ましい。こうすれば、
フローティング状態の島状の半導体領域が、中点電位の
上昇に伴い、埋め込み絶縁膜等の底面の誘電体上に反転
層が生じる条件までバイアスされると、速やかにエミッ
タ領域から変位電流成分を供給できるようにすることが
出来る。特にエミッタ領域が島状の半導体領域の表面か
ら底面方向に延び、底面の誘電体に接していれば、底面
から空乏層が伸びてくるとすぐにエミッタ領域に到達
し、ＭＯＳトランジスタのソースから反転キャリアが流
れ込むのと同様に、キャリアの「流入」が起こり、速や
かに反転層が形成されるので好ましい。
タ領域は、上アーム主力素子と下アーム出力素子との中
点電位等の所定の基準電位に接続すればよい。また、エ
ミッタ領域をスイッチング素子の第１及び第２の主電極
領域よりも深く形成することが好ましい。こうすれば、
フローティング状態の島状の半導体領域が、中点電位の
上昇に伴い、埋め込み絶縁膜等の底面の誘電体上に反転
層が生じる条件までバイアスされると、速やかにエミッ
タ領域から変位電流成分を供給できるようにすることが
出来る。特にエミッタ領域が島状の半導体領域の表面か
ら底面方向に延び、底面の誘電体に接していれば、底面
から空乏層が伸びてくるとすぐにエミッタ領域に到達
し、ＭＯＳトランジスタのソースから反転キャリアが流
れ込むのと同様に、キャリアの「流入」が起こり、速や
かに反転層が形成されるので好ましい。
【００３６】本発明の第４の特徴によれば、上アームド
ライバを構成するスイッチング素子が形成されている島
状の半導体領域中にエミッタ領域を設けることにより、
底面に誘電体を有するＳＯＩ構造等に固有の変位電流
が、内部電源回路を経由せずに流れるようにできる。従
って、高速・高電圧のスイッチングにより、急激な変位
電流が流れても内部電源回路に過大な負荷を与えないよ
うにできる。このため、安定且つ高速動作可能な、上ア
ーム出力素子／下アーム出力素子／上アームドライバ／
下アームドライバを同一チップ上に集積化したパワーＩ
Ｃの動作が保証できる。同時に、内部電源回路の小型・
簡単化が容易で、チップサイズの縮小や駆動回路の消費
電力の低減が可能となる。
ライバを構成するスイッチング素子が形成されている島
状の半導体領域中にエミッタ領域を設けることにより、
底面に誘電体を有するＳＯＩ構造等に固有の変位電流
が、内部電源回路を経由せずに流れるようにできる。従
って、高速・高電圧のスイッチングにより、急激な変位
電流が流れても内部電源回路に過大な負荷を与えないよ
うにできる。このため、安定且つ高速動作可能な、上ア
ーム出力素子／下アーム出力素子／上アームドライバ／
下アームドライバを同一チップ上に集積化したパワーＩ
Ｃの動作が保証できる。同時に、内部電源回路の小型・
簡単化が容易で、チップサイズの縮小や駆動回路の消費
電力の低減が可能となる。
【００３７】さらに、本発明の第４の特徴において、底
面の誘電体は、エミッタ領域と同一導電型の半導体から
なる台基板の上に形成されていることが好ましい。台基
板とエミッタ領域とが同一導電型である場合には、台基
板側に空乏層が形成され、この空乏層容量が直列接続さ
れることにより、寄生コンデンサの容量値が小さくなる
からである。
面の誘電体は、エミッタ領域と同一導電型の半導体から
なる台基板の上に形成されていることが好ましい。台基
板とエミッタ領域とが同一導電型である場合には、台基
板側に空乏層が形成され、この空乏層容量が直列接続さ
れることにより、寄生コンデンサの容量値が小さくなる
からである。
【００３８】
【発明の実施の形態】以下図面を参照して、本発明の実
施の形態を説明する。図面の記載において同一又は類似
の部分には同一又は類似の符号を付している。ただし、
図面は模式的なものであり、厚みと平面寸法との関係、
各層の厚みの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることはもちろんである。
施の形態を説明する。図面の記載において同一又は類似
の部分には同一又は類似の符号を付している。ただし、
図面は模式的なものであり、厚みと平面寸法との関係、
各層の厚みの比率等は現実のものとは異なることに留意
すべきである。したがって、具体的な厚みや寸法は以下
の説明を参酌して判断すべきものである。また図面相互
間においても互いの寸法の関係や比率が異なる部分が含
まれていることはもちろんである。
【００３９】（第１の実施の形態）図１は本発明の第１
の実施の形態に係る誘電体分離集積回路の回路図であ
る。本発明の第１の実施の形態に係る誘電体分離集積回
路は、前述した「ハーフブリッジドライバ」と称せられ
る誘電体分離ＩＣで、図１に示すように、上アーム出力
素子Ｑu1と下アーム出力素子Ｑd1とを直列接続した外付
けのパワーデバイスを駆動する構成である。外付けの上
アーム出力素子Ｑu2、下アーム出力素子Ｑd2として、そ
れぞれ、ＩＧＢＴを用いた場合の例であるが、ＩＧＢＴ
の代わりにＭＯＳＦＥＴ、ＧＴＯ、サイリスタ、ＳＩ
Ｔ、ＳＩサイリスタ等の他の出力素子でもかまわないこ
とは勿論である。上アーム出力素子Ｑu2の一方の主電極
（第１の主電極）は高圧電源１０１に、下アーム出力素
子Ｑd2の一方の主電極（第２の主電極）は接地電位（Ｇ
ＮＤ）に接続されている。そして上アーム出力素子Ｑu2
の他方の主電極（第２の主電極）と、下アーム出力素子
Ｑd2の他方の主電極（第１の主電極）とが、中性点端子
Ｎn2に接続され、この中性点端子Ｎn2は図示を省略した
負荷に接続される。上アーム出力素子Ｑu2には上アーム
・リカバリーダイオードＤu2が、下アーム出力素子Ｑd2
には下アーム・リカバリーダイオードＤd2が並列接続さ
れている。
の実施の形態に係る誘電体分離集積回路の回路図であ
る。本発明の第１の実施の形態に係る誘電体分離集積回
路は、前述した「ハーフブリッジドライバ」と称せられ
る誘電体分離ＩＣで、図１に示すように、上アーム出力
素子Ｑu1と下アーム出力素子Ｑd1とを直列接続した外付
けのパワーデバイスを駆動する構成である。外付けの上
アーム出力素子Ｑu2、下アーム出力素子Ｑd2として、そ
れぞれ、ＩＧＢＴを用いた場合の例であるが、ＩＧＢＴ
の代わりにＭＯＳＦＥＴ、ＧＴＯ、サイリスタ、ＳＩ
Ｔ、ＳＩサイリスタ等の他の出力素子でもかまわないこ
とは勿論である。上アーム出力素子Ｑu2の一方の主電極
（第１の主電極）は高圧電源１０１に、下アーム出力素
子Ｑd2の一方の主電極（第２の主電極）は接地電位（Ｇ
ＮＤ）に接続されている。そして上アーム出力素子Ｑu2
の他方の主電極（第２の主電極）と、下アーム出力素子
Ｑd2の他方の主電極（第１の主電極）とが、中性点端子
Ｎn2に接続され、この中性点端子Ｎn2は図示を省略した
負荷に接続される。上アーム出力素子Ｑu2には上アーム
・リカバリーダイオードＤu2が、下アーム出力素子Ｑd2
には下アーム・リカバリーダイオードＤd2が並列接続さ
れている。
【００４０】図１に示すように、上アーム出力素子Ｑu2
は、フローティング状態の上アームドライバ１０２によ
り駆動される。すなわち外付けの上アーム出力素子Ｑu2
の制御電極には誘電体分離集積回路の上アームドライバ
１０２の出力端子Ｎu2が接続される。一方外付けの下ア
ーム出力素子Ｑd2の制御電極には誘電体分離集積回路の
下アームドライバ１０３の出力端子Ｎd2が接続される。
上アームドライバ１０２は内部電源回路１０５と中性点
端子Ｎn2間に接続され、所定の電源電圧を供給される。
一方下アームドライバ１０３は低電位側電源１０６と接
地電位（ＧＮＤ）間に接続され、所定の電源電圧を供給
される。上アームドライバ１０２にはトランジスタＱc
を介して上下相分配ロジック１０４から上アーム用制御
信号が、下アームドライバ１０３には上下相分配ロジッ
ク１０４から直接下アーム用制御信号が入力される。
は、フローティング状態の上アームドライバ１０２によ
り駆動される。すなわち外付けの上アーム出力素子Ｑu2
の制御電極には誘電体分離集積回路の上アームドライバ
１０２の出力端子Ｎu2が接続される。一方外付けの下ア
ーム出力素子Ｑd2の制御電極には誘電体分離集積回路の
下アームドライバ１０３の出力端子Ｎd2が接続される。
上アームドライバ１０２は内部電源回路１０５と中性点
端子Ｎn2間に接続され、所定の電源電圧を供給される。
一方下アームドライバ１０３は低電位側電源１０６と接
地電位（ＧＮＤ）間に接続され、所定の電源電圧を供給
される。上アームドライバ１０２にはトランジスタＱc
を介して上下相分配ロジック１０４から上アーム用制御
信号が、下アームドライバ１０３には上下相分配ロジッ
ク１０４から直接下アーム用制御信号が入力される。
【００４１】図１に示すように、上アームドライバ１０
２は上アームＣＭＯＳインバータ１１１と上アーム・バ
ッファアンプ１２１および上アーム・コントロールロジ
ック１３１から構成されている。一方、下アームドライ
バ１０３は下アームＣＭＯＳインバータ１１２と、下ア
ーム・バッファアンプ１２２および下アーム・コントロ
ールロジック１３２とから構成されている。
２は上アームＣＭＯＳインバータ１１１と上アーム・バ
ッファアンプ１２１および上アーム・コントロールロジ
ック１３１から構成されている。一方、下アームドライ
バ１０３は下アームＣＭＯＳインバータ１１２と、下ア
ーム・バッファアンプ１２２および下アーム・コントロ
ールロジック１３２とから構成されている。
【００４２】図１に示す構成において、上アーム出力素
子Ｑu2、および下アーム出力素子Ｑd2は、上アームドラ
イバ１０２および下アームドライバ１０３により駆動さ
れ、それぞれ交互にオン／オフを行う。したがって中性
点端子Ｎn2の電位は上アーム出力素子Ｑu2および下アー
ム出力素子Ｑd2の交互のオン／オフに伴なって、接地電
位（ＧＮＤ）と高圧電源１０１の電圧レベルの間で上昇
・下降を繰り返す。
子Ｑu2、および下アーム出力素子Ｑd2は、上アームドラ
イバ１０２および下アームドライバ１０３により駆動さ
れ、それぞれ交互にオン／オフを行う。したがって中性
点端子Ｎn2の電位は上アーム出力素子Ｑu2および下アー
ム出力素子Ｑd2の交互のオン／オフに伴なって、接地電
位（ＧＮＤ）と高圧電源１０１の電圧レベルの間で上昇
・下降を繰り返す。
【００４３】図２（ａ）は、図１に示した本発明の第１
の実施の形態に係る誘電体分離集積回路の上アームドラ
イバの一部を取り出して示した回路図である。ＣＭＯＳ
インバータ１１１はｐＭＯＳトランジスタＱppとｎＭＯ
ＳトランジスタＱnnとから構成されている。ｐＭＯＳト
ランジスタＱppのソース電極（第１の主電極）は、内部
電源回路１０５に、ドレイン電極（第２の主電極）は、
ｎＭＯＳトランジスタＱnnのドレイン電極に接続されて
いる。そして、ｐＭＯＳトランジスタＱppの基板電極
は、ソース電極に接続されると共に、バイパスダイオー
ドＤbpを介して中性点端子Ｎn2に接続されている。
の実施の形態に係る誘電体分離集積回路の上アームドラ
イバの一部を取り出して示した回路図である。ＣＭＯＳ
インバータ１１１はｐＭＯＳトランジスタＱppとｎＭＯ
ＳトランジスタＱnnとから構成されている。ｐＭＯＳト
ランジスタＱppのソース電極（第１の主電極）は、内部
電源回路１０５に、ドレイン電極（第２の主電極）は、
ｎＭＯＳトランジスタＱnnのドレイン電極に接続されて
いる。そして、ｐＭＯＳトランジスタＱppの基板電極
は、ソース電極に接続されると共に、バイパスダイオー
ドＤbpを介して中性点端子Ｎn2に接続されている。
【００４４】図２（ｂ）は、図２（ａ）に対応した部分
平面図で、ＣＭＯＳインバータ１１１に着目した平面パ
ターンの一例を示す。図２（ｂ）に示すように、本発明
の第１の実施の形態に係るｐＭＯＳトランジスタＱ
ppは、島状に形成されたｎ型半導体領域１４７中に、ｎ
ＭＯＳトランジスタＱnnはｐ型半導体領域１５７中に形
成されている。各ｎ型半導体領域１４７およびｐ型半導
体領域１５７はトレンチ側壁絶縁膜６およびトレンチ埋
め込みポリシリコン７からなる素子分離領域によって互
いに分離されている。ｐＭＯＳトランジスタＱppはｐ+
ソース領域（第１の主電極領域）１４１、ｐ+ドレイン
領域（第２の主電極領域）１４２、ドープド・ポリシリ
コンゲート電極１４４を少なくとも含んでいる。又ｎＭ
ＯＳトランジスタＱnnはｎ+ソース領域１５１、ｎ+ドレ
イン領域１５２、ドープドポリシリコンゲート電極１５
４を少なくとも含んでいる。さらにｎ型半導体領域１４
７にはｎ+基板コンタクト領域１４３が形成され、内部
電源回路１０５からの金属配線１４５により、ｎ+基板
コンタクト領域１４３とｐ+ソース領域１４１とが互い
に接続されている。そして、ｎ型半導体領域１４７に
は、ｐ拡散層から成るｐエミッタ領域２４２が設けられ
ている。このｐエミッタ領域２４２は、金属配線２５５
により中性点端子Ｎn2に接続されている。この中点電位
の金属配線２５５は、ｐ型半導体領域１５７中に形成さ
れたｐ+基板コンタクト領域１５３とｎ+ソース領域１５
１をも、互いに接続している。さらに、ＣＭＯＳインバ
ータ１１１を構成するドープドポリシリコンゲート電極
１４４，１５４は、図１に示した上アーム・バッファ・
アンプ１２１に、金属配線１６１により接続されてい
る。この金属配線１６１によりドライブ信号がドープド
ポリシリコンゲート電極１４４，１５４に入力される。
さらに、ｐＭＯＳトランジスタＱppのｐ+ドレイン領域
１４２とｎＭＯＳトランジスタＱnnのｎ+ドレイン領域
１５２とは金属配線２６２により互いに接続されてい
る。そして、この金属配線２６２は、上アーム出力素子
Ｑu2として機能するＩＧＢＴのゲートに接続されてい
る。
平面図で、ＣＭＯＳインバータ１１１に着目した平面パ
ターンの一例を示す。図２（ｂ）に示すように、本発明
の第１の実施の形態に係るｐＭＯＳトランジスタＱ
ppは、島状に形成されたｎ型半導体領域１４７中に、ｎ
ＭＯＳトランジスタＱnnはｐ型半導体領域１５７中に形
成されている。各ｎ型半導体領域１４７およびｐ型半導
体領域１５７はトレンチ側壁絶縁膜６およびトレンチ埋
め込みポリシリコン７からなる素子分離領域によって互
いに分離されている。ｐＭＯＳトランジスタＱppはｐ+
ソース領域（第１の主電極領域）１４１、ｐ+ドレイン
領域（第２の主電極領域）１４２、ドープド・ポリシリ
コンゲート電極１４４を少なくとも含んでいる。又ｎＭ
ＯＳトランジスタＱnnはｎ+ソース領域１５１、ｎ+ドレ
イン領域１５２、ドープドポリシリコンゲート電極１５
４を少なくとも含んでいる。さらにｎ型半導体領域１４
７にはｎ+基板コンタクト領域１４３が形成され、内部
電源回路１０５からの金属配線１４５により、ｎ+基板
コンタクト領域１４３とｐ+ソース領域１４１とが互い
に接続されている。そして、ｎ型半導体領域１４７に
は、ｐ拡散層から成るｐエミッタ領域２４２が設けられ
ている。このｐエミッタ領域２４２は、金属配線２５５
により中性点端子Ｎn2に接続されている。この中点電位
の金属配線２５５は、ｐ型半導体領域１５７中に形成さ
れたｐ+基板コンタクト領域１５３とｎ+ソース領域１５
１をも、互いに接続している。さらに、ＣＭＯＳインバ
ータ１１１を構成するドープドポリシリコンゲート電極
１４４，１５４は、図１に示した上アーム・バッファ・
アンプ１２１に、金属配線１６１により接続されてい
る。この金属配線１６１によりドライブ信号がドープド
ポリシリコンゲート電極１４４，１５４に入力される。
さらに、ｐＭＯＳトランジスタＱppのｐ+ドレイン領域
１４２とｎＭＯＳトランジスタＱnnのｎ+ドレイン領域
１５２とは金属配線２６２により互いに接続されてい
る。そして、この金属配線２６２は、上アーム出力素子
Ｑu2として機能するＩＧＢＴのゲートに接続されてい
る。
【００４５】図３は図２（ｂ）のＢ−Ｂ方向に沿った階
段断面図である。台基板１上にＳＯＩ酸化膜（埋め込み
絶縁膜）１２を介してｎ型半導体領域１４７、半導体領
域１４８，１４９を形成したＳＯＩ構造であることは、
従来の技術と同様である。すなわち、本発明の第１の実
施の形態に係る誘電体分離集積回路は、底面の誘電体１
２および側面の誘電体６で分離された島状の半導体領域
１４７を有し、この半導体領域１４７中に、ｐ+ソース
領域１４１、ｐ+ドレイン領域１４２、ドープド・ポリ
シリコンゲート電極１４４を少なくとも含んだスイッチ
ング素子が配置されている。このスイッチング素子は、
フローティング状態で動作するｐＭＯＳトランジスタで
あり、正孔（ホール）が主電流を担うキャリアである。
そして、図３に示すように、本発明の第１の実施の形態
に係る誘電体分離集積回路では、島状の半導体領域（ｎ
型半導体領域）１４７に比較的深いｐ拡散層から成るｐ
エミッタ領域２４２を設けてある。ｐエミッタ領域２４
２の電位は図１に示すように中性点Ｎn2に接続してい
る。そして、図３に示すように、ＳＯＩ酸化膜１２の上
に形成されたｎ型半導体領域１４７は、トレンチ側壁酸
化膜６およびトレンチ埋め込みポリシリコン７からなる
素子分離領域により、他の半導体領１４８，１４９，…
から誘電体分離されて構成されている。
段断面図である。台基板１上にＳＯＩ酸化膜（埋め込み
絶縁膜）１２を介してｎ型半導体領域１４７、半導体領
域１４８，１４９を形成したＳＯＩ構造であることは、
従来の技術と同様である。すなわち、本発明の第１の実
施の形態に係る誘電体分離集積回路は、底面の誘電体１
２および側面の誘電体６で分離された島状の半導体領域
１４７を有し、この半導体領域１４７中に、ｐ+ソース
領域１４１、ｐ+ドレイン領域１４２、ドープド・ポリ
シリコンゲート電極１４４を少なくとも含んだスイッチ
ング素子が配置されている。このスイッチング素子は、
フローティング状態で動作するｐＭＯＳトランジスタで
あり、正孔（ホール）が主電流を担うキャリアである。
そして、図３に示すように、本発明の第１の実施の形態
に係る誘電体分離集積回路では、島状の半導体領域（ｎ
型半導体領域）１４７に比較的深いｐ拡散層から成るｐ
エミッタ領域２４２を設けてある。ｐエミッタ領域２４
２の電位は図１に示すように中性点Ｎn2に接続してい
る。そして、図３に示すように、ＳＯＩ酸化膜１２の上
に形成されたｎ型半導体領域１４７は、トレンチ側壁酸
化膜６およびトレンチ埋め込みポリシリコン７からなる
素子分離領域により、他の半導体領１４８，１４９，…
から誘電体分離されて構成されている。
【００４６】図３に示すように、比較的深いｐ拡散層か
らなるｐエミッタ領域２４２を設けておくと、基板電位
に対して素子電位が変動した時、ＳＯＩ酸化膜（埋め込
み絶縁膜）１２、ｎ型半導体領域１４７及び裏面電極２
とで構成される寄生コンデンサＣSUBによる変位電流Ｊd
は主にｐエミッタ領域２４２からのホールの注入によっ
て供給される。このホールは中性点Ｎn2から下側のバイ
パスダイオードＤbpを経由して流れ込むため、内部電源
回路１０５を一切経由しない。そのため、従来問題にな
った変位電流Ｊdによる内部電源電圧の低下は起こりに
くくなる。
らなるｐエミッタ領域２４２を設けておくと、基板電位
に対して素子電位が変動した時、ＳＯＩ酸化膜（埋め込
み絶縁膜）１２、ｎ型半導体領域１４７及び裏面電極２
とで構成される寄生コンデンサＣSUBによる変位電流Ｊd
は主にｐエミッタ領域２４２からのホールの注入によっ
て供給される。このホールは中性点Ｎn2から下側のバイ
パスダイオードＤbpを経由して流れ込むため、内部電源
回路１０５を一切経由しない。そのため、従来問題にな
った変位電流Ｊdによる内部電源電圧の低下は起こりに
くくなる。
【００４７】図４は本発明の第１の実施の形態に係る誘
電体分離集積回路に用いる内部電源回路１０５の一例と
して、「ブートストラップ方式」の内部電源回路を用い
た場合の回路構成の詳細を示す。ノードＮ5を入力端
子、ノードＮ6を出力端子とし、さらにノードＮ7を共通
端子としている。ノードＮ5は図１に示すようにダイオ
ードＤIを介して低電位側電極１０６に接続され、ノー
ドＮ6は図１および図２に示すように上アームドライバ
中のｐＭＯＳトランジスタＱppのソース電極（ソース領
域）９に接続されている。又、図１においては、図示を
省略しているが、図４に示すノードＮ7は、上アーム回
路ブロック内ではノードＮn2の中点電位に接続される。
ｎＭＯＳトランジスタＱIPSのゲート電極にダイオード
Ｄ51を介してノードＮ6の電圧がフィードバックされ一
定電圧を出力することができる。ダイオードＤIは上ア
ーム出力素子Ｑu2および下アーム出力素子Ｑd2と同じ耐
圧を持つようにしておく。ダイオードＤIとの接続部分
にコンデンサＣIが入っているのが重要な点で、このコ
ンデンサＣIを用いて、以下のようなブートストラップ
方式の動作を行う。
電体分離集積回路に用いる内部電源回路１０５の一例と
して、「ブートストラップ方式」の内部電源回路を用い
た場合の回路構成の詳細を示す。ノードＮ5を入力端
子、ノードＮ6を出力端子とし、さらにノードＮ7を共通
端子としている。ノードＮ5は図１に示すようにダイオ
ードＤIを介して低電位側電極１０６に接続され、ノー
ドＮ6は図１および図２に示すように上アームドライバ
中のｐＭＯＳトランジスタＱppのソース電極（ソース領
域）９に接続されている。又、図１においては、図示を
省略しているが、図４に示すノードＮ7は、上アーム回
路ブロック内ではノードＮn2の中点電位に接続される。
ｎＭＯＳトランジスタＱIPSのゲート電極にダイオード
Ｄ51を介してノードＮ6の電圧がフィードバックされ一
定電圧を出力することができる。ダイオードＤIは上ア
ーム出力素子Ｑu2および下アーム出力素子Ｑd2と同じ耐
圧を持つようにしておく。ダイオードＤIとの接続部分
にコンデンサＣIが入っているのが重要な点で、このコ
ンデンサＣIを用いて、以下のようなブートストラップ
方式の動作を行う。
【００４８】(1)下アーム出力素子Ｑd2がオンで上アー
ム出力素子Ｑu2がオフの時：中性点端子Ｎn2の電位（中
点電位）は、ほぼ低電位のＧＮＤと同電位であるから、
内部電源回路１０５の入力にはダイオードＤIを介して
ほぼ低電位側電源１０６の電圧がかかる。同時にコンデ
ンサＣIにも電荷が充電され、コンデンサＣIの両端の電
位はほぼ低電位側電源１０６の電圧に近い値となる。
ム出力素子Ｑu2がオフの時：中性点端子Ｎn2の電位（中
点電位）は、ほぼ低電位のＧＮＤと同電位であるから、
内部電源回路１０５の入力にはダイオードＤIを介して
ほぼ低電位側電源１０６の電圧がかかる。同時にコンデ
ンサＣIにも電荷が充電され、コンデンサＣIの両端の電
位はほぼ低電位側電源１０６の電圧に近い値となる。
【００４９】(2)下アーム出力素子Ｑd2をオフにし、上
アーム出力素子Ｑu2をオンに切り替える時：中性点端子
Ｎn2の電位（中点電位）はほぼ高電圧まで引き上げられ
る。
アーム出力素子Ｑu2をオンに切り替える時：中性点端子
Ｎn2の電位（中点電位）はほぼ高電圧まで引き上げられ
る。
【００５０】内部電源回路１０５の入力の電位は、中性
点端子Ｎn2の電位の上昇分にコンデンサＣI内の両端の
電圧が重畳された形で引き上げられる。即ち、内部電源
回路１０５の入力にはコンデンサＣIを電源としてバイ
アス印加される。このとき、内部電源回路１０５の入力
は、低電位側電源１０６とはダイオードＤIにより分離
された形になる。その後、コンデンサＣIは徐々に放電
を開始するので、内部電源回路１０５の入力電位は次第
に減衰する。
点端子Ｎn2の電位の上昇分にコンデンサＣI内の両端の
電圧が重畳された形で引き上げられる。即ち、内部電源
回路１０５の入力にはコンデンサＣIを電源としてバイ
アス印加される。このとき、内部電源回路１０５の入力
は、低電位側電源１０６とはダイオードＤIにより分離
された形になる。その後、コンデンサＣIは徐々に放電
を開始するので、内部電源回路１０５の入力電位は次第
に減衰する。
【００５１】実際の回路では、上アーム出力素子Ｑu2お
よび下アーム出力素子Ｑd2の交互のオン／オフの周期よ
りも、コンデンサＣIの放電の時定数が充分大きくなる
ように、コンデンサＣIの容量値を選択し、コンデンサ
ＣIの放電の完了までに(1)の状態に戻して充電し、(2)
の状態へ復帰する、という動作を繰り返す。(1)から(2)
の状態に変化するとき、及び(2)から(１)の状態に復帰
するときにおいて、寄生コンデンサＣSUBによる変位電
流Ｊdが流れる。但し、(2)から(１)の状態に復帰すると
きの変位電流Ｊdは、反転電荷が多数キャリアにより消
滅するプロセスになるので、通常は誘電体分離集積回路
の動作に大きな影響を与えない。(1)から(2)の状態に変
化するときの変位電流Ｊdは、本発明の第１の実施の形
態に係る誘電体分離集積回路においては、主にｐエミッ
タ領域２４２からのホールの注入によって供給される。
このホールは中性点Ｎn2から下側のバイパスダイオード
Ｄbpを経由して流れ込むため、内部電源回路１０５を一
切経由しない。そのため、図４に示すような簡単な内部
電源回路１０５の回路構成でも、従来問題になった変位
電流Ｊdによる内部電源電圧の低下は起こりにくくな
る。即ち、図４に示すような小型の内部電源回路を用い
ることにより、チップサイズの縮小ができる。また、図
４に示すような単純な回路では消費電力も少なく、駆動
回路の低消費電力化が容易となるので、システムとして
の電力変換効率も高くなる。この結果、安定で、且つ高
速動作可能な高耐圧誘電体分離集積回路が実現出来る。
よび下アーム出力素子Ｑd2の交互のオン／オフの周期よ
りも、コンデンサＣIの放電の時定数が充分大きくなる
ように、コンデンサＣIの容量値を選択し、コンデンサ
ＣIの放電の完了までに(1)の状態に戻して充電し、(2)
の状態へ復帰する、という動作を繰り返す。(1)から(2)
の状態に変化するとき、及び(2)から(１)の状態に復帰
するときにおいて、寄生コンデンサＣSUBによる変位電
流Ｊdが流れる。但し、(2)から(１)の状態に復帰すると
きの変位電流Ｊdは、反転電荷が多数キャリアにより消
滅するプロセスになるので、通常は誘電体分離集積回路
の動作に大きな影響を与えない。(1)から(2)の状態に変
化するときの変位電流Ｊdは、本発明の第１の実施の形
態に係る誘電体分離集積回路においては、主にｐエミッ
タ領域２４２からのホールの注入によって供給される。
このホールは中性点Ｎn2から下側のバイパスダイオード
Ｄbpを経由して流れ込むため、内部電源回路１０５を一
切経由しない。そのため、図４に示すような簡単な内部
電源回路１０５の回路構成でも、従来問題になった変位
電流Ｊdによる内部電源電圧の低下は起こりにくくな
る。即ち、図４に示すような小型の内部電源回路を用い
ることにより、チップサイズの縮小ができる。また、図
４に示すような単純な回路では消費電力も少なく、駆動
回路の低消費電力化が容易となるので、システムとして
の電力変換効率も高くなる。この結果、安定で、且つ高
速動作可能な高耐圧誘電体分離集積回路が実現出来る。
【００５２】また、フローティング状態で動作するｐＭ
ＯＳトランジスタＱppが、内部電源回路以外の特定の内
部回路に接続されている場合においても、底面の寄生Ｍ
ＯＳ（ＭＩＳ）構造に変位電流Ｊdが流れることによ
り、この特定の内部回路に影響を及ぼし、回路パラメー
タが変動することを有効に防止できるので、安定な動作
が可能な誘電体分離集積回路を提供することができる。
このようにして、フローティング状態で動作するｐＭＯ
ＳトランジスタＱppが、内部電源回路やその他の内部回
路に接続されている場合において、出力電圧や回路パラ
メータの変動が有効に防止でき、安定且つ高速な誘電体
分離集積回路の動作ができる。同時に、内部電源回路や
その他の内部回路の小型・簡単化が容易で、チップサイ
ズの縮小や駆動回路の消費電力の低減が可能となる。
ＯＳトランジスタＱppが、内部電源回路以外の特定の内
部回路に接続されている場合においても、底面の寄生Ｍ
ＯＳ（ＭＩＳ）構造に変位電流Ｊdが流れることによ
り、この特定の内部回路に影響を及ぼし、回路パラメー
タが変動することを有効に防止できるので、安定な動作
が可能な誘電体分離集積回路を提供することができる。
このようにして、フローティング状態で動作するｐＭＯ
ＳトランジスタＱppが、内部電源回路やその他の内部回
路に接続されている場合において、出力電圧や回路パラ
メータの変動が有効に防止でき、安定且つ高速な誘電体
分離集積回路の動作ができる。同時に、内部電源回路や
その他の内部回路の小型・簡単化が容易で、チップサイ
ズの縮小や駆動回路の消費電力の低減が可能となる。
【００５３】図３に示したＳＯＩ構造は直接接合法（Si
licon Direct Bonding：以下「ＳＤＢ法」という）を用
いて形成してもよいし、ＳＤＢ法とＳＩＭＯＸ（Separa
tionby IMplanted OXygen）法を組み合わせてもよい。
あるいはエピタキシャル成長法によって形成してもよ
い。埋め込み絶縁膜（ＳＯＩ酸化膜）１２の厚みはＳＤ
Ｂ法で作成する場合は１〜１０μｍ程度が好ましい。Ｓ
ＤＢ法の場合はたとえば、以下のようにすればよい。
licon Direct Bonding：以下「ＳＤＢ法」という）を用
いて形成してもよいし、ＳＤＢ法とＳＩＭＯＸ（Separa
tionby IMplanted OXygen）法を組み合わせてもよい。
あるいはエピタキシャル成長法によって形成してもよ
い。埋め込み絶縁膜（ＳＯＩ酸化膜）１２の厚みはＳＤ
Ｂ法で作成する場合は１〜１０μｍ程度が好ましい。Ｓ
ＤＢ法の場合はたとえば、以下のようにすればよい。
【００５４】（ａ）台基板１としては不純物密度５×１
０12ｃｍ-3〜１×１０15ｃｍ-3程度で厚さ２５０〜６０
０ｎｍのｎ型シリコン基板を用い、この表面に熱酸化法
又はＣＶＤ法等により厚さ１〜１０μｍの埋め込み絶縁
膜（ＳＯＩ酸化膜）１２を形成し、もし必要ならば、さ
らにその表面を鏡面に研磨する（熱酸化膜の場合は通常
鏡面研磨は不要である）。３μｍ程度以上の厚い埋め込
み絶縁膜（ＳＯＩ酸化膜）１２を形成するには、高圧酸
化法等を用いても良い。
０12ｃｍ-3〜１×１０15ｃｍ-3程度で厚さ２５０〜６０
０ｎｍのｎ型シリコン基板を用い、この表面に熱酸化法
又はＣＶＤ法等により厚さ１〜１０μｍの埋め込み絶縁
膜（ＳＯＩ酸化膜）１２を形成し、もし必要ならば、さ
らにその表面を鏡面に研磨する（熱酸化膜の場合は通常
鏡面研磨は不要である）。３μｍ程度以上の厚い埋め込
み絶縁膜（ＳＯＩ酸化膜）１２を形成するには、高圧酸
化法等を用いても良い。
【００５５】（ｂ）次にＳＯＩ酸化膜１２を介して表面
を鏡面に研磨したｎ-型基板（１４７，１４８，１４
９，…）とｐ型シリコン（台基板）１とを貼り合わせれ
ばよい（上述したように、もともと鏡面の表面を有して
いるような一定の場合は、ｎ-型基板の鏡面研磨は不要
であることは言うまでもない）。また、ＳＤＢ法は電圧
をかけて熱処理する陽極接合法でもよい。ＳＤＢ法によ
る貼り合わせ後、ｎ型基板（１４７，１４８，１４９，
…）は所望の厚み、たとえば１〜３０μｍになるように
研磨し、その厚みを調整すればよい。
を鏡面に研磨したｎ-型基板（１４７，１４８，１４
９，…）とｐ型シリコン（台基板）１とを貼り合わせれ
ばよい（上述したように、もともと鏡面の表面を有して
いるような一定の場合は、ｎ-型基板の鏡面研磨は不要
であることは言うまでもない）。また、ＳＤＢ法は電圧
をかけて熱処理する陽極接合法でもよい。ＳＤＢ法によ
る貼り合わせ後、ｎ型基板（１４７，１４８，１４９，
…）は所望の厚み、たとえば１〜３０μｍになるように
研磨し、その厚みを調整すればよい。
【００５６】（ｃ）次にｎＭＯＳトランジスタの配置用
のｐウェル形成工程と同時にｐエミッタ領域を形成す
る。例えば加速電圧Ｖac＝５０〜１５０ｋＶ、ドーズ量
１×１０12乃至５×１０13ｃｍ-2で、11Ｂ+をイオン注
入し、所定の拡散深さになるように熱処理をすればよ
い。
のｐウェル形成工程と同時にｐエミッタ領域を形成す
る。例えば加速電圧Ｖac＝５０〜１５０ｋＶ、ドーズ量
１×１０12乃至５×１０13ｃｍ-2で、11Ｂ+をイオン注
入し、所定の拡散深さになるように熱処理をすればよ
い。
【００５７】（ｄ）その後、熱酸化法により厚さ０．３
〜１μｍの酸化膜をｎ型基板（１４７，１４８，１４
９，…）の表面に形成し、フォトリソグラフィー法を用
いて、この酸化膜に図２（ｂ）に示すような格子状の開
口部パターンを形成する。格子状の開口部パターンは、
フォトレジストをマスクとしてＣＦ4等を用いたＲＩＥ
法、もしくはＥＣＲエッチング法等により酸化膜をエッ
チングすればよい。そして、酸化膜のエッチングに用い
たフォトレジストを除去し、酸化膜をマスクとして、ｎ
型基板（１４７，１４８，１４９，…）をＣＦ4＋Ｏ2、
ＳＦ6＋Ｏ2、ＳＦ6＋Ｈ2、ＣＣｌ4、あるいはＳｉＣｌ4
等を用いたＲＩＥ法、マイクロ波プラズマエッチ法、も
しくはＥＣＲエッチング法等によりエッチングし、ｎ型
基板（１４７，１４８，１４９，…）中に素子分離用ト
レンチ（溝）を形成する。ｐエミッタ領域の中央部に素
子分離用トレンチ（溝）を形成すれば、隣接した２つの
島領域にそれぞれ、ｐエミッタ領域ができる。
〜１μｍの酸化膜をｎ型基板（１４７，１４８，１４
９，…）の表面に形成し、フォトリソグラフィー法を用
いて、この酸化膜に図２（ｂ）に示すような格子状の開
口部パターンを形成する。格子状の開口部パターンは、
フォトレジストをマスクとしてＣＦ4等を用いたＲＩＥ
法、もしくはＥＣＲエッチング法等により酸化膜をエッ
チングすればよい。そして、酸化膜のエッチングに用い
たフォトレジストを除去し、酸化膜をマスクとして、ｎ
型基板（１４７，１４８，１４９，…）をＣＦ4＋Ｏ2、
ＳＦ6＋Ｏ2、ＳＦ6＋Ｈ2、ＣＣｌ4、あるいはＳｉＣｌ4
等を用いたＲＩＥ法、マイクロ波プラズマエッチ法、も
しくはＥＣＲエッチング法等によりエッチングし、ｎ型
基板（１４７，１４８，１４９，…）中に素子分離用ト
レンチ（溝）を形成する。ｐエミッタ領域の中央部に素
子分離用トレンチ（溝）を形成すれば、隣接した２つの
島領域にそれぞれ、ｐエミッタ領域ができる。
【００５８】（ｅ）次に、熱酸化法により、素子分離用
トレンチの内壁にトレンチ側壁絶縁膜（酸化膜）６を形
成する。その後、不純物を添加しない多結晶シリコン、
あるいは酸素を添加した多結晶シリコン（Semi-Insulat
ing Poly-Silicon；ＳＩＰＯＳ）等をＣＶＤすることに
より素子分離用トレンチの内部を埋め込み、化学的機械
研磨(Chemical Mechanical Polising:CMP)等により表面
を平坦化し、多結晶シリコン等を埋め込み、素子分離領
域を形成する。素子分離用トレンチの内部には酸化膜
（ＳｉＯ2）や窒化膜（Ｓｉ3Ｎ4）等の絶縁物を埋め込
んでも良いことは勿論である。
トレンチの内壁にトレンチ側壁絶縁膜（酸化膜）６を形
成する。その後、不純物を添加しない多結晶シリコン、
あるいは酸素を添加した多結晶シリコン（Semi-Insulat
ing Poly-Silicon；ＳＩＰＯＳ）等をＣＶＤすることに
より素子分離用トレンチの内部を埋め込み、化学的機械
研磨(Chemical Mechanical Polising:CMP)等により表面
を平坦化し、多結晶シリコン等を埋め込み、素子分離領
域を形成する。素子分離用トレンチの内部には酸化膜
（ＳｉＯ2）や窒化膜（Ｓｉ3Ｎ4）等の絶縁物を埋め込
んでも良いことは勿論である。
【００５９】（ｆ）この後は、標準的なＭＯＳプロセス
やＢｉＣＭＯＳプロセス等のＩＣプロセスで、ｐＭＯＳ
トランジスタ、ｎＭＯＳトランジスタ、あるいはバイポ
ーラトランジスタ等所定の半導体素子を形成すればよ
い。これらの公知のＩＣプロセスの説明は省略する。
やＢｉＣＭＯＳプロセス等のＩＣプロセスで、ｐＭＯＳ
トランジスタ、ｎＭＯＳトランジスタ、あるいはバイポ
ーラトランジスタ等所定の半導体素子を形成すればよ
い。これらの公知のＩＣプロセスの説明は省略する。
【００６０】なお、上記説明では、ｐウェル形成工程と
同時にｐエミッタ領域を形成する場合を説明したが、単
独の工程で、不純物密度５×１０17ｃｍ-3〜１×１０20
ｃｍ-3程度の高不純物密度ｐエミッタ領域を形成しても
よい。高不純物密度ｐエミッタ領域を形成すれば、寄生
コンデンサを流れる変位電流成分となるキャリアの注入
効率を高めることが出来る。また、埋め込み素子分離領
域を形成後に、ｐエミッタ領域を形成するようなプロセ
ス・フローでもよい。
同時にｐエミッタ領域を形成する場合を説明したが、単
独の工程で、不純物密度５×１０17ｃｍ-3〜１×１０20
ｃｍ-3程度の高不純物密度ｐエミッタ領域を形成しても
よい。高不純物密度ｐエミッタ領域を形成すれば、寄生
コンデンサを流れる変位電流成分となるキャリアの注入
効率を高めることが出来る。また、埋め込み素子分離領
域を形成後に、ｐエミッタ領域を形成するようなプロセ
ス・フローでもよい。
【００６１】本発明の第１の実施の形態に係る誘電体分
離集積回路においては、バイアス印加時の変位電流Ｊd
は、まず第１に埋め込み絶縁膜１２の表面から上方に空
乏層が広がり、電子を排出することで流れる。さらにバ
イアスが高くなると、図３に示すように、埋め込み絶縁
膜１２の表面の上方にｐ反転層４が生ずる条件となり、
ｐエミッタ領域からホール（ｈ+）が注入される。も
し、空乏層がｐエミッタ領域２４２まで届いていない場
合には、ｐ−ｎ接合間のビルトインポテンシャル分だけ
バイアスされないとホール（ｈ+）が注入されない。従
って、原理的には、ｐエミッタ領域２４２は深いほどホ
ール供給に効果がある。
離集積回路においては、バイアス印加時の変位電流Ｊd
は、まず第１に埋め込み絶縁膜１２の表面から上方に空
乏層が広がり、電子を排出することで流れる。さらにバ
イアスが高くなると、図３に示すように、埋め込み絶縁
膜１２の表面の上方にｐ反転層４が生ずる条件となり、
ｐエミッタ領域からホール（ｈ+）が注入される。も
し、空乏層がｐエミッタ領域２４２まで届いていない場
合には、ｐ−ｎ接合間のビルトインポテンシャル分だけ
バイアスされないとホール（ｈ+）が注入されない。従
って、原理的には、ｐエミッタ領域２４２は深いほどホ
ール供給に効果がある。
【００６２】最も極端な例では、埋め込み絶縁膜（ＳＯ
Ｉ酸化膜）１２にｐエミッタ領域が到達している場合で
ある。台基板１の電位でＳＯＩ酸化膜１２上に反転層４
が生じる条件までバイアスされるとホールは速やかにｐ
エミッタ領域２４２から供給される。図５は、台基板１
上にＳＯＩ酸化膜（埋め込み絶縁膜）１２を介してｎ型
半導体領域１４７を形成したＳＯＩ構造であるが、ｎ型
半導体領域１４７をほぼ貫通する程度に深く形成された
ｐエミッタ領域２４３を示している。図５ではｐエミッ
タ領域２４３は埋め込み絶縁膜１２まで、完全には届い
ていないが、到達していればなお望ましい。このように
深くｐエミッタ領域２４３を形成しておくと、底面から
空乏層が伸びてくるとすぐにｐエミッタ領域２４３に到
達する。空乏層がｐエミッタ領域まで到達すると、先の
「注入」とは異なり「流入」が起こる。これはＭＯＳト
ランジスタのソースから反転キャリアが流れ込むのと同
じ原理である。したがって、先の注入の場合よりも速や
かに反転層が形成され、そのキャリア供給源は中点電位
となる。そのため、内部電源回路１０５はより安定した
ものとなる。また、図５に示したｐＭＯＳトランジスタ
がフローティング状態で動作し、このｐＭＯＳトランジ
スタが、内部電源回路以外の特定の内部回路に接続され
ている場合においても、底面の寄生ＭＯＳ（ＭＩＳ）構
造に変位電流Ｊdが流れることにより、この特定の内部
回路に影響を及ぼし、回路パラメータが変動することを
有効に防止できるので、安定な動作が可能な誘電体分離
集積回路を提供することができる。このようにして、図
５に示したｐＭＯＳトランジスタが、内部電源回路やそ
の他の内部回路に接続されている場合において、出力電
圧や回路パラメータの変動が有効に防止でき、安定且つ
高速な誘電体分離集積回路の動作ができる。同時に、内
部電源回路やその他の内部回路の小型・簡単化が容易
で、チップサイズの縮小や駆動回路の消費電力の低減が
可能となる。
Ｉ酸化膜）１２にｐエミッタ領域が到達している場合で
ある。台基板１の電位でＳＯＩ酸化膜１２上に反転層４
が生じる条件までバイアスされるとホールは速やかにｐ
エミッタ領域２４２から供給される。図５は、台基板１
上にＳＯＩ酸化膜（埋め込み絶縁膜）１２を介してｎ型
半導体領域１４７を形成したＳＯＩ構造であるが、ｎ型
半導体領域１４７をほぼ貫通する程度に深く形成された
ｐエミッタ領域２４３を示している。図５ではｐエミッ
タ領域２４３は埋め込み絶縁膜１２まで、完全には届い
ていないが、到達していればなお望ましい。このように
深くｐエミッタ領域２４３を形成しておくと、底面から
空乏層が伸びてくるとすぐにｐエミッタ領域２４３に到
達する。空乏層がｐエミッタ領域まで到達すると、先の
「注入」とは異なり「流入」が起こる。これはＭＯＳト
ランジスタのソースから反転キャリアが流れ込むのと同
じ原理である。したがって、先の注入の場合よりも速や
かに反転層が形成され、そのキャリア供給源は中点電位
となる。そのため、内部電源回路１０５はより安定した
ものとなる。また、図５に示したｐＭＯＳトランジスタ
がフローティング状態で動作し、このｐＭＯＳトランジ
スタが、内部電源回路以外の特定の内部回路に接続され
ている場合においても、底面の寄生ＭＯＳ（ＭＩＳ）構
造に変位電流Ｊdが流れることにより、この特定の内部
回路に影響を及ぼし、回路パラメータが変動することを
有効に防止できるので、安定な動作が可能な誘電体分離
集積回路を提供することができる。このようにして、図
５に示したｐＭＯＳトランジスタが、内部電源回路やそ
の他の内部回路に接続されている場合において、出力電
圧や回路パラメータの変動が有効に防止でき、安定且つ
高速な誘電体分離集積回路の動作ができる。同時に、内
部電源回路やその他の内部回路の小型・簡単化が容易
で、チップサイズの縮小や駆動回路の消費電力の低減が
可能となる。
【００６３】図６乃至図８は、埋め込み絶縁膜（ＳＯＩ
酸化膜）１２にｐエミッタ領域が到達している場合であ
る。図６は、ｐエミッタ領域２４３ａがトレンチ側壁絶
縁膜（酸化膜）６に接している。即ち、２つのｐエミッ
タ領域２４３ａ及び２４３ｂの中央部にトレンチ（溝）
を形成して、面積効率向上させている。周知のように、
熱拡散においては、深さ方向の７割乃至８割が横方向に
拡散する。したがって、ｎ型半導体領域１４７の厚さが
厚い場合は、埋め込み絶縁膜（ＳＯＩ酸化膜）１２にｐ
エミッタ領域が到達するようにするためには、ｐエミッ
タ領域２４３aが横方向に拡散し、広い面積を占有する
ことになる。この場合は、溝幅に比し、深さの深い、即
ち、アスペクト比の大きな拡散用トレンチを先ず形成
し、このトレンチの側壁及び底面から不純物拡散し、図
７に示すように、ｐエミッタ領域２４６を形成すればよ
い。不純物拡散後、図７に示すように、トレンチの内部
を、ドープドポリシリコン、若しくはタングステン
（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融
点金属からなる導電性物質２４７で埋めればよい。こう
すれば、小さな占有面積で、アスペクト比の大きく、且
つ抵抗の低いｐエミッタ領域２４６を形成することが出
来る。導電性物質２４７としては、これらの高融点金属
のシリサイド（ＷＳｉ2，ＴｉＳｉ2，ＭｏＳｉ2）等、
あるいはこれらのシリサイドを用いたポリサイドで構成
してもよい。導電性物質２４７は、埋め込み絶縁膜（Ｓ
ＯＩ酸化膜）１２に到達するように深く形成してもかま
わない。図６乃至８に示すように、深くｐエミッタ領域
２４３ａ、２４６を形成しておくことにより、空乏層が
ｐエミッタ領域２４３ａ、２４６に常時接した状態であ
るので、速やかに反転層が形成され、キャリアは直ち
に、空乏層直下の反転層に「流入」できる。そのため、
内部電源回路１０５はより安定したものとなる。また、
図６乃至８に示したｐＭＯＳトランジスタがフローティ
ング状態で動作し、このｐＭＯＳトランジスタが、内部
電源回路以外の特定の内部回路に接続されている場合に
おいても、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流
Ｊdが流れることにより、この特定の内部回路に影響を
及ぼし、回路パラメータが変動することを有効に防止で
きるので、安定な動作が可能な誘電体分離集積回路を提
供することができる。このようにして、図６乃至８に示
したｐＭＯＳトランジスタが、内部電源回路やその他の
内部回路に接続されている場合において、出力電圧や回
路パラメータの変動が有効に防止でき、安定且つ高速な
誘電体分離集積回路の動作ができる。同時に、内部電源
回路やその他の内部回路の小型・簡単化が容易で、チッ
プサイズの縮小や駆動回路の消費電力の低減が可能とな
る。
酸化膜）１２にｐエミッタ領域が到達している場合であ
る。図６は、ｐエミッタ領域２４３ａがトレンチ側壁絶
縁膜（酸化膜）６に接している。即ち、２つのｐエミッ
タ領域２４３ａ及び２４３ｂの中央部にトレンチ（溝）
を形成して、面積効率向上させている。周知のように、
熱拡散においては、深さ方向の７割乃至８割が横方向に
拡散する。したがって、ｎ型半導体領域１４７の厚さが
厚い場合は、埋め込み絶縁膜（ＳＯＩ酸化膜）１２にｐ
エミッタ領域が到達するようにするためには、ｐエミッ
タ領域２４３aが横方向に拡散し、広い面積を占有する
ことになる。この場合は、溝幅に比し、深さの深い、即
ち、アスペクト比の大きな拡散用トレンチを先ず形成
し、このトレンチの側壁及び底面から不純物拡散し、図
７に示すように、ｐエミッタ領域２４６を形成すればよ
い。不純物拡散後、図７に示すように、トレンチの内部
を、ドープドポリシリコン、若しくはタングステン
（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）等の高融
点金属からなる導電性物質２４７で埋めればよい。こう
すれば、小さな占有面積で、アスペクト比の大きく、且
つ抵抗の低いｐエミッタ領域２４６を形成することが出
来る。導電性物質２４７としては、これらの高融点金属
のシリサイド（ＷＳｉ2，ＴｉＳｉ2，ＭｏＳｉ2）等、
あるいはこれらのシリサイドを用いたポリサイドで構成
してもよい。導電性物質２４７は、埋め込み絶縁膜（Ｓ
ＯＩ酸化膜）１２に到達するように深く形成してもかま
わない。図６乃至８に示すように、深くｐエミッタ領域
２４３ａ、２４６を形成しておくことにより、空乏層が
ｐエミッタ領域２４３ａ、２４６に常時接した状態であ
るので、速やかに反転層が形成され、キャリアは直ち
に、空乏層直下の反転層に「流入」できる。そのため、
内部電源回路１０５はより安定したものとなる。また、
図６乃至８に示したｐＭＯＳトランジスタがフローティ
ング状態で動作し、このｐＭＯＳトランジスタが、内部
電源回路以外の特定の内部回路に接続されている場合に
おいても、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流
Ｊdが流れることにより、この特定の内部回路に影響を
及ぼし、回路パラメータが変動することを有効に防止で
きるので、安定な動作が可能な誘電体分離集積回路を提
供することができる。このようにして、図６乃至８に示
したｐＭＯＳトランジスタが、内部電源回路やその他の
内部回路に接続されている場合において、出力電圧や回
路パラメータの変動が有効に防止でき、安定且つ高速な
誘電体分離集積回路の動作ができる。同時に、内部電源
回路やその他の内部回路の小型・簡単化が容易で、チッ
プサイズの縮小や駆動回路の消費電力の低減が可能とな
る。
【００６４】図８は、拡散用トレンチを形成し、この拡
散用トレンチの側壁から横方向に不純物拡散し、ｐエミ
ッタ領域２４８ａ及び２４８ｂを形成し、その後、拡散
用トレンチ部に素子分離用トレンチを形成した構造を示
す。図８に示すように、深くｐエミッタ領域２４８ａ及
び２４８ｂを形成しておくと、速やかに反転層が形成さ
れ、反転層にキャリアが流入できる。そのため、内部電
源回路１０５の出力電圧の変動、或いは内部電源回路以
外の特定の内部回路に接続されている場合はその内部回
路の回路パラメータの変動が有効に防止でき、安定且つ
高速な誘電体分離集積回路の動作ができる。
散用トレンチの側壁から横方向に不純物拡散し、ｐエミ
ッタ領域２４８ａ及び２４８ｂを形成し、その後、拡散
用トレンチ部に素子分離用トレンチを形成した構造を示
す。図８に示すように、深くｐエミッタ領域２４８ａ及
び２４８ｂを形成しておくと、速やかに反転層が形成さ
れ、反転層にキャリアが流入できる。そのため、内部電
源回路１０５の出力電圧の変動、或いは内部電源回路以
外の特定の内部回路に接続されている場合はその内部回
路の回路パラメータの変動が有効に防止でき、安定且つ
高速な誘電体分離集積回路の動作ができる。
【００６５】図８に示すような、深いｐエミッタ領域２
４８ａ及び２４８ｂを有する誘電体分離集積回路は、図
９乃至図１４に示す工程平面図及び断面図に示す方法で
製造できる。
４８ａ及び２４８ｂを有する誘電体分離集積回路は、図
９乃至図１４に示す工程平面図及び断面図に示す方法で
製造できる。
【００６６】（ａ）先ず、前述と同様に、ＳＤＢ法等に
より、台基板１の上に、埋め込み絶縁膜（ＳＯＩ酸化
膜）１２を介して、厚さ１０〜５０μｍのｎ型基板３４
６を形成したＳＯＩ基板を用意する。更に、ｎ型基板３
４６の表面に、熱酸化法により厚さ０．３〜１μｍの酸
化膜３４７を形成し、フォトリソグラフィー法を用い
て、この酸化膜３４７の一部に図９（ａ）に示すような
矩形の開口部を形成する。矩形の開口部は、フォトレジ
ストをマスクとしてＲＩＥ法、もしくはＥＣＲエッチン
グ法等により酸化膜３４７をエッチングすればよい。そ
して、酸化膜３４７のエッチングに用いたフォトレジス
トを除去し、酸化膜３４７をマスクとして、ＲＩＥ法等
によりエッチングし、図９（ｂ）に示すような拡散用ト
レンチ３４８を形成する。拡散用トレンチ３４８は、埋
め込み絶縁膜（ＳＯＩ酸化膜）１２に到達しても良く、
底部に厚さ１〜２μｍのｎ型基板３４６が残存するよう
にしても良い。図９（ｂ）は、図９（ａ）のＢ−Ｂに沿
った階段断面図である。
より、台基板１の上に、埋め込み絶縁膜（ＳＯＩ酸化
膜）１２を介して、厚さ１０〜５０μｍのｎ型基板３４
６を形成したＳＯＩ基板を用意する。更に、ｎ型基板３
４６の表面に、熱酸化法により厚さ０．３〜１μｍの酸
化膜３４７を形成し、フォトリソグラフィー法を用い
て、この酸化膜３４７の一部に図９（ａ）に示すような
矩形の開口部を形成する。矩形の開口部は、フォトレジ
ストをマスクとしてＲＩＥ法、もしくはＥＣＲエッチン
グ法等により酸化膜３４７をエッチングすればよい。そ
して、酸化膜３４７のエッチングに用いたフォトレジス
トを除去し、酸化膜３４７をマスクとして、ＲＩＥ法等
によりエッチングし、図９（ｂ）に示すような拡散用ト
レンチ３４８を形成する。拡散用トレンチ３４８は、埋
め込み絶縁膜（ＳＯＩ酸化膜）１２に到達しても良く、
底部に厚さ１〜２μｍのｎ型基板３４６が残存するよう
にしても良い。図９（ｂ）は、図９（ａ）のＢ−Ｂに沿
った階段断面図である。
【００６７】（ｂ）次にこの拡散用トレンチ３４８の側
壁及び底面から、ＢＮ等の固体ソース若しくはＢＢｒ3
等の液体ソースを用いた気相拡散（プレデポジション）
を行い、更に、図１０（ａ）及び１１Ｂに示すような所
定の拡散深さになるように熱処理をし、ｐエミッタ領域
３４９を形成する。図１０（ｂ）は、図１０（ａ）のＢ
−Ｂに沿った階段断面図である。なお、気相拡散の代わ
りに、ＳＯＩ基板を回転しながら斜めイオン注入し、そ
の後、熱処理をしてｐエミッタ領域３４９を形成するこ
とも可能である。
壁及び底面から、ＢＮ等の固体ソース若しくはＢＢｒ3
等の液体ソースを用いた気相拡散（プレデポジション）
を行い、更に、図１０（ａ）及び１１Ｂに示すような所
定の拡散深さになるように熱処理をし、ｐエミッタ領域
３４９を形成する。図１０（ｂ）は、図１０（ａ）のＢ
−Ｂに沿った階段断面図である。なお、気相拡散の代わ
りに、ＳＯＩ基板を回転しながら斜めイオン注入し、そ
の後、熱処理をしてｐエミッタ領域３４９を形成するこ
とも可能である。
【００６８】（ｃ）その後、フォトリソグラフィー法を
用いて、この酸化膜３４７に図１１（ａ）に示すような
格子状の開口部パターンを形成する。格子状の開口部パ
ターンは、フォトレジストをマスクとしてＲＩＥ法、も
しくはＥＣＲエッチング法等により酸化膜３４７をエッ
チングすればよい。そして、酸化膜３４７のエッチング
に用いたフォトレジストを除去し、酸化膜３４７をマス
クとして、ｎ型基板３４６をＲＩＥ法等によりエッチン
グし、ｎ型基板３４６中に素子分離用トレンチ（溝）３
５１を形成する。この結果、図１１（ａ）及び１２Ｂに
示すように、ｐエミッタ領域３４９の中央部に素子分離
用トレンチ（溝）３５１が形成され、隣接した２つの島
領域１４７，１４９にそれぞれ、ｐエミッタ領域２４８
ａ，２４８ｂができる。図１１（ｂ）は、図１１（ａ）
のＢ−Ｂに沿った階段断面図である。
用いて、この酸化膜３４７に図１１（ａ）に示すような
格子状の開口部パターンを形成する。格子状の開口部パ
ターンは、フォトレジストをマスクとしてＲＩＥ法、も
しくはＥＣＲエッチング法等により酸化膜３４７をエッ
チングすればよい。そして、酸化膜３４７のエッチング
に用いたフォトレジストを除去し、酸化膜３４７をマス
クとして、ｎ型基板３４６をＲＩＥ法等によりエッチン
グし、ｎ型基板３４６中に素子分離用トレンチ（溝）３
５１を形成する。この結果、図１１（ａ）及び１２Ｂに
示すように、ｐエミッタ領域３４９の中央部に素子分離
用トレンチ（溝）３５１が形成され、隣接した２つの島
領域１４７，１４９にそれぞれ、ｐエミッタ領域２４８
ａ，２４８ｂができる。図１１（ｂ）は、図１１（ａ）
のＢ−Ｂに沿った階段断面図である。
【００６９】（ｄ）次に、図１２（ａ）及び１３Ｂに示
すように、熱酸化法により、素子分離用トレンチ３５１
の内壁にトレンチ側壁絶縁膜（酸化膜）６を形成する。
図１２（ｂ）は、図１２（ａ）のＢ−Ｂに沿った階段断
面図である。その後、不純物を添加しない多結晶シリコ
ン、あるいは酸素を添加した多結晶シリコン（Semi-Ins
ulating Poly-Silicon；ＳＩＰＯＳ）等をＣＶＤ法によ
り堆積し、ＣＭＰ法等により表面を平坦化することによ
りトレンチ埋め込みポリシリコン７を素子分離用トレン
チの内部に埋め込み、素子分離領域を形成する。トレン
チ埋め込みポリシリコン７の代わりに、酸化膜（ＳｉＯ
2）や窒化膜（Ｓｉ3Ｎ4）等の絶縁物を素子分離用トレ
ンチ３５１に埋め込んでも良いことは勿論である。
すように、熱酸化法により、素子分離用トレンチ３５１
の内壁にトレンチ側壁絶縁膜（酸化膜）６を形成する。
図１２（ｂ）は、図１２（ａ）のＢ−Ｂに沿った階段断
面図である。その後、不純物を添加しない多結晶シリコ
ン、あるいは酸素を添加した多結晶シリコン（Semi-Ins
ulating Poly-Silicon；ＳＩＰＯＳ）等をＣＶＤ法によ
り堆積し、ＣＭＰ法等により表面を平坦化することによ
りトレンチ埋め込みポリシリコン７を素子分離用トレン
チの内部に埋め込み、素子分離領域を形成する。トレン
チ埋め込みポリシリコン７の代わりに、酸化膜（ＳｉＯ
2）や窒化膜（Ｓｉ3Ｎ4）等の絶縁物を素子分離用トレ
ンチ３５１に埋め込んでも良いことは勿論である。
【００７０】（ｅ）この後、島領域１４７の表面の全面
に窒化膜を形成して、フォトリソグラフィー法を用い
て、素子形成領域及びｎ+基板コンタクト領域１４３形
成予定部の表面にのみ窒化膜を残存させる。この窒化膜
をマスクとして、島領域１４７の表面にフィールド酸化
膜３を形成する。窒化膜マスクを形成した素子形成領域
及びｎ+基板コンタクト領域１４３形成予定部には、フ
ィールド酸化膜３は形成されない。そして、窒化膜を除
去してから、素子形成領域及びｎ+基板コンタクト領域
１４３形成予定部に、ゲート酸化膜３３１を形成する。
次に、ゲート酸化膜３３１の上の全面にＣＶＤ法により
ポリシリコン膜を４００ｎｍ程度堆積する。そして、フ
ォトレジスト膜をポリシリコン膜上に形成し、フォトリ
ソグラフィー法によりフォトレジスト膜をパターニング
する。そして、このフォトレジスト膜をマスクとして、
図１３（ａ）及び１４Ｂに示すように、ＲＩＥなどによ
りポリシリコン膜をエッチングして、ゲート電極１４４
を形成する。図１３（ｂ）は、図１３（ａ）のＢ−Ｂに
沿った階段断面図である。その後、フォトレジスト膜３
９を除去する。次に、新たなフォトレジスト膜で素子形
成領域等をカバーし、ｎ+基板コンタクト領域１４３形
成予定部に選択的に砒素（Ａｓ）をドーズ量１０15ｃｍ
-2のオーダーでイオン注入する（このときｎＭＯＳＦＥ
Ｔのソース・ドレイン領域にも砒素（Ａｓ）をイオン注
入する）。その後、図１３（ａ）及び１４Ｂに示すよう
に、更に新たなフォトレジスト膜３３２でｎ+基板コン
タクト領域１４３及びｎＭＯＳＦＥＴのソース・ドレイ
ン領域をカバーする。そして、ポリシリコンゲート電極
１４４をマスクとして、自己整合的に、ボロン（Ｂ）を
ドーズ量１０15ｃｍ-2のオーダーでイオン注入する。こ
の時、ポリシリコンゲート電極１４４にもボロン（Ｂ）
がイオン注入される。その後、フォトレジスト膜３３２
を除去する。
に窒化膜を形成して、フォトリソグラフィー法を用い
て、素子形成領域及びｎ+基板コンタクト領域１４３形
成予定部の表面にのみ窒化膜を残存させる。この窒化膜
をマスクとして、島領域１４７の表面にフィールド酸化
膜３を形成する。窒化膜マスクを形成した素子形成領域
及びｎ+基板コンタクト領域１４３形成予定部には、フ
ィールド酸化膜３は形成されない。そして、窒化膜を除
去してから、素子形成領域及びｎ+基板コンタクト領域
１４３形成予定部に、ゲート酸化膜３３１を形成する。
次に、ゲート酸化膜３３１の上の全面にＣＶＤ法により
ポリシリコン膜を４００ｎｍ程度堆積する。そして、フ
ォトレジスト膜をポリシリコン膜上に形成し、フォトリ
ソグラフィー法によりフォトレジスト膜をパターニング
する。そして、このフォトレジスト膜をマスクとして、
図１３（ａ）及び１４Ｂに示すように、ＲＩＥなどによ
りポリシリコン膜をエッチングして、ゲート電極１４４
を形成する。図１３（ｂ）は、図１３（ａ）のＢ−Ｂに
沿った階段断面図である。その後、フォトレジスト膜３
９を除去する。次に、新たなフォトレジスト膜で素子形
成領域等をカバーし、ｎ+基板コンタクト領域１４３形
成予定部に選択的に砒素（Ａｓ）をドーズ量１０15ｃｍ
-2のオーダーでイオン注入する（このときｎＭＯＳＦＥ
Ｔのソース・ドレイン領域にも砒素（Ａｓ）をイオン注
入する）。その後、図１３（ａ）及び１４Ｂに示すよう
に、更に新たなフォトレジスト膜３３２でｎ+基板コン
タクト領域１４３及びｎＭＯＳＦＥＴのソース・ドレイ
ン領域をカバーする。そして、ポリシリコンゲート電極
１４４をマスクとして、自己整合的に、ボロン（Ｂ）を
ドーズ量１０15ｃｍ-2のオーダーでイオン注入する。こ
の時、ポリシリコンゲート電極１４４にもボロン（Ｂ）
がイオン注入される。その後、フォトレジスト膜３３２
を除去する。
【００７１】（ｆ）ついで、ｎ型半導体領域１４７を、
加熱処理し、この熱処理により不純物を所定の深さまで
拡散し、図１４（ａ）及び１５Ｂに示すように、ｐ+ソ
ース領域１４１、ｐ+ドレイン領域１４２及びｎ+基板コ
ンタクト領域１４３を形成する。図１４（ｂ）は、図１
４（ａ）のＢ−Ｂに沿った階段断面図である。この時、
ポリシリコンゲート電極１４４に注入されたボロン
（Ｂ）も活性化されるので、ポリシリコンゲート電極１
４４が低抵抗化する。次に、層間絶縁膜３３３を堆積さ
せる。この表面に、フォトリソグラフィー法を用いてパ
ターニングされたフォトレジスト膜をマスクにして、Ｒ
ＩＥ若しくはＥＣＲイオンエッチング等により層間絶縁
膜３３３をエッチングし、コンタクト孔を形成する。そ
の後、このコンタクト孔の形成に用いたフォトレジスト
膜４７を除去し、スパッタリング法又は電子ビーム蒸着
法等によりアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃ
ｕ−Ｓｉ）を形成する。この上に、フォトリソグラフィ
ー法を用いて、フォトレジスト膜のマスクを形成し、こ
のマスクを用いて、金属配線１４５，１６１，２６２，
２６３を形成すれば、アスペクト比が大きく、深いｐエ
ミッタ領域２４８ａ及び２４８ｂを有した誘電体分離集
積回路が完成する。
加熱処理し、この熱処理により不純物を所定の深さまで
拡散し、図１４（ａ）及び１５Ｂに示すように、ｐ+ソ
ース領域１４１、ｐ+ドレイン領域１４２及びｎ+基板コ
ンタクト領域１４３を形成する。図１４（ｂ）は、図１
４（ａ）のＢ−Ｂに沿った階段断面図である。この時、
ポリシリコンゲート電極１４４に注入されたボロン
（Ｂ）も活性化されるので、ポリシリコンゲート電極１
４４が低抵抗化する。次に、層間絶縁膜３３３を堆積さ
せる。この表面に、フォトリソグラフィー法を用いてパ
ターニングされたフォトレジスト膜をマスクにして、Ｒ
ＩＥ若しくはＥＣＲイオンエッチング等により層間絶縁
膜３３３をエッチングし、コンタクト孔を形成する。そ
の後、このコンタクト孔の形成に用いたフォトレジスト
膜４７を除去し、スパッタリング法又は電子ビーム蒸着
法等によりアルミニウム合金膜（Ａｌ−Ｓｉ，Ａｌ−Ｃ
ｕ−Ｓｉ）を形成する。この上に、フォトリソグラフィ
ー法を用いて、フォトレジスト膜のマスクを形成し、こ
のマスクを用いて、金属配線１４５，１６１，２６２，
２６３を形成すれば、アスペクト比が大きく、深いｐエ
ミッタ領域２４８ａ及び２４８ｂを有した誘電体分離集
積回路が完成する。
【００７２】図１５は本発明の第１の実施の形態に係る
誘電体分離集積回路の変形例の平面図で、図２（ｂ）と
はｐエミッタ領域２４４の位置が異なる。ｐエミッタ領
域２４４は、金属配線２５６により中性点端子Ｎn2に接
続されている。この中点電位の金属配線２５６は、ｐ型
半導体領域１５７中に形成されたｐ+基板コンタクト領
域１５３とｎ+ソース領域１５１をも、互いに接続して
いる。ｎ型半導体領域１４７には、ｎ+基板コンタクト
領域１４３が形成され、内部電源回路１０５からの金属
配線１４５により、ｎ+基板コンタクト領域１４３とｐ+
ソース領域１４１とが互いに接続されていることは図２
（ｂ）と同様である。さらに、図１５に示すＣＭＯＳイ
ンバータ１１１を構成するドープドポリシリコンゲート
電極１４４，１５４には、金属配線２６１が接続され、
この金属配線２６１によりドライブ信号が入力される。
そして、ｐＭＯＳトランジスタのｐ+ドレイン領域１４
２とｎＭＯＳトランジスタのｎ+ドレイン領域１５２と
は金属配線２６３により互いに接続され、この金属配線
２６２は、上アーム出力素子のゲートに接続されてい
る。このようにｐエミッタ領域は素子分離領域（６，
７）で囲まれた島状のｎ-型半導体領域１４７中の任意
の位置、即ち「空きスペース」に配置することができ、
特に島状のｎ-型半導体領域１４７の面積を大きくする
必要はない。
誘電体分離集積回路の変形例の平面図で、図２（ｂ）と
はｐエミッタ領域２４４の位置が異なる。ｐエミッタ領
域２４４は、金属配線２５６により中性点端子Ｎn2に接
続されている。この中点電位の金属配線２５６は、ｐ型
半導体領域１５７中に形成されたｐ+基板コンタクト領
域１５３とｎ+ソース領域１５１をも、互いに接続して
いる。ｎ型半導体領域１４７には、ｎ+基板コンタクト
領域１４３が形成され、内部電源回路１０５からの金属
配線１４５により、ｎ+基板コンタクト領域１４３とｐ+
ソース領域１４１とが互いに接続されていることは図２
（ｂ）と同様である。さらに、図１５に示すＣＭＯＳイ
ンバータ１１１を構成するドープドポリシリコンゲート
電極１４４，１５４には、金属配線２６１が接続され、
この金属配線２６１によりドライブ信号が入力される。
そして、ｐＭＯＳトランジスタのｐ+ドレイン領域１４
２とｎＭＯＳトランジスタのｎ+ドレイン領域１５２と
は金属配線２６３により互いに接続され、この金属配線
２６２は、上アーム出力素子のゲートに接続されてい
る。このようにｐエミッタ領域は素子分離領域（６，
７）で囲まれた島状のｎ-型半導体領域１４７中の任意
の位置、即ち「空きスペース」に配置することができ、
特に島状のｎ-型半導体領域１４７の面積を大きくする
必要はない。
【００７３】従って、素子分離領域（６，７）で囲まれ
た島状のｎ-型半導体領域１４７，１４９，１５７，１
５９，・・・・・・・・・のそれぞれの周辺部、即ち、それぞれ
のｎ-型半導体領域１４７，１４９，１５７，１５９，・
・・・・・・・・を取り囲むように、それぞれのｎ-型半導体領
域１４７，１４９，１５７，１５９，・・・・・・・・・とそれ
ぞれの素子分離領域（６，７）との界面にそれぞれドー
ナツ状のｐエミッタ領域を形成しても良い。このように
それぞれの島状のｎ-型半導体領域１４７，１４９，１
５７，１５９，・・・・・・・・・を取り囲むようにドーナツ状
のｐエミッタ領域を形成するには以下のようにすればよ
い。
た島状のｎ-型半導体領域１４７，１４９，１５７，１
５９，・・・・・・・・・のそれぞれの周辺部、即ち、それぞれ
のｎ-型半導体領域１４７，１４９，１５７，１５９，・
・・・・・・・・を取り囲むように、それぞれのｎ-型半導体領
域１４７，１４９，１５７，１５９，・・・・・・・・・とそれ
ぞれの素子分離領域（６，７）との界面にそれぞれドー
ナツ状のｐエミッタ領域を形成しても良い。このように
それぞれの島状のｎ-型半導体領域１４７，１４９，１
５７，１５９，・・・・・・・・・を取り囲むようにドーナツ状
のｐエミッタ領域を形成するには以下のようにすればよ
い。
【００７４】（イ）先ず、前述したようにＳＯＩ基板を
用意し、ｎ型基板の表面に格子状の素子分離用トレンチ
（溝）を形成する。この格子状の素子分離用トレンチ
（溝）は、先ず拡散用トレンチとして機能させる。
用意し、ｎ型基板の表面に格子状の素子分離用トレンチ
（溝）を形成する。この格子状の素子分離用トレンチ
（溝）は、先ず拡散用トレンチとして機能させる。
【００７５】（ロ）即ち、この拡散用トレンチの側壁及
び底面から、ＢＮ等の固体ソース若しくはＢＢｒ3等の
液体ソースを用いた気相拡散（プレデポジション）を行
う。あるいは、気相拡散の代わりに、ＳＯＩ基板を回転
しながら、各側面に斜めイオン注入をする。そして、気
相拡散（プレデポジション）若しくは斜めイオン注入の
後、熱処理をしてそれぞれの島状のｎ-型半導体領域１
４７，１４９，１５７，１５９，・・・・・・・・・を取り囲む
ようにドーナツ状のｐエミッタ領域を形成する。結果と
しては、ｐエミッタ領域の中央部に素子分離用トレンチ
を形成され、素子分離用トレンチのすべての側壁にｐエ
ミッタ領域ができる。
び底面から、ＢＮ等の固体ソース若しくはＢＢｒ3等の
液体ソースを用いた気相拡散（プレデポジション）を行
う。あるいは、気相拡散の代わりに、ＳＯＩ基板を回転
しながら、各側面に斜めイオン注入をする。そして、気
相拡散（プレデポジション）若しくは斜めイオン注入の
後、熱処理をしてそれぞれの島状のｎ-型半導体領域１
４７，１４９，１５７，１５９，・・・・・・・・・を取り囲む
ようにドーナツ状のｐエミッタ領域を形成する。結果と
しては、ｐエミッタ領域の中央部に素子分離用トレンチ
を形成され、素子分離用トレンチのすべての側壁にｐエ
ミッタ領域ができる。
【００７６】（ハ）この側壁にｐエミッタ領域が形成さ
れた素子分離用トレンチの内壁に、トレンチ側壁絶縁膜
（酸化膜）を熱酸化法等により形成する。その後、不純
物を添加しない多結晶シリコン、ＳＩＰＯＳ等をＣＶＤ
法により堆積することにより素子分離領域を形成する。
この後の説明は前述と重複するので省略する。
れた素子分離用トレンチの内壁に、トレンチ側壁絶縁膜
（酸化膜）を熱酸化法等により形成する。その後、不純
物を添加しない多結晶シリコン、ＳＩＰＯＳ等をＣＶＤ
法により堆積することにより素子分離領域を形成する。
この後の説明は前述と重複するので省略する。
【００７７】以上のような製造工程によれば、素子分離
用トレンチと拡散用トレンチとは同時に形成したことに
なるので、工程数が削減できる。
用トレンチと拡散用トレンチとは同時に形成したことに
なるので、工程数が削減できる。
【００７８】（第２の実施の形態）図１６（ａ）乃至図
１６（ｃ）は本発明の第２の実施の形態に係る誘電体分
離集積回路の中性点端子Ｎn2の電位（中点電位）依存性
を示す部分断面図である。図１６（ａ）乃至図１６
（ｃ）に示すように、本発明の第２の実施の形態に係る
誘電体分離集積回路は、底面の誘電体１２および側面の
誘電体６で分離された島状の半導体領域（ｎ-半導体領
域）１４７と、この半導体領域１４７中に配置されたフ
ローティング状態のスイッチング素子（ｐＭＯＳトラン
ジスタ）と、スイッチング素子とは離間した位置におい
て、ｎ-半導体領域１４７中に配置された、スイッチン
グ素子の主電流となるキャリアと同一の導電型キャリア
をｎ-半導体領域１４７に注入させるためのエミッタ領
域２４５とを少なくとも具備している。即ち、図１６
（ａ）乃至図１６（ｃ）は、上アームドライバの出力段
ＣＭＯＳインバータを構成するｐＭＯＳトランジスタの
断面図である。
１６（ｃ）は本発明の第２の実施の形態に係る誘電体分
離集積回路の中性点端子Ｎn2の電位（中点電位）依存性
を示す部分断面図である。図１６（ａ）乃至図１６
（ｃ）に示すように、本発明の第２の実施の形態に係る
誘電体分離集積回路は、底面の誘電体１２および側面の
誘電体６で分離された島状の半導体領域（ｎ-半導体領
域）１４７と、この半導体領域１４７中に配置されたフ
ローティング状態のスイッチング素子（ｐＭＯＳトラン
ジスタ）と、スイッチング素子とは離間した位置におい
て、ｎ-半導体領域１４７中に配置された、スイッチン
グ素子の主電流となるキャリアと同一の導電型キャリア
をｎ-半導体領域１４７に注入させるためのエミッタ領
域２４５とを少なくとも具備している。即ち、図１６
（ａ）乃至図１６（ｃ）は、上アームドライバの出力段
ＣＭＯＳインバータを構成するｐＭＯＳトランジスタの
断面図である。
【００７９】図３に示した第１の実施の形態に係る誘電
体分離集積回路と同様に、台基板１上にＳＯＩ酸化膜
（埋め込み絶縁膜）１２を介してｎ-半導体領域１４７
を形成したＳＯＩ構造の誘電体分離集積回路であるが、
図１６（ａ）乃至図１６（ｃ）では、台基板１の図示を
省略している。そして、ＳＯＩ酸化膜（埋め込み絶縁
膜）１２、ｎ-半導体領域１４７及び裏面電極２（図３
参照）とで構成される寄生コンデンサＣSUBでシンボリ
ックにＳＯＩ構造を示している。
体分離集積回路と同様に、台基板１上にＳＯＩ酸化膜
（埋め込み絶縁膜）１２を介してｎ-半導体領域１４７
を形成したＳＯＩ構造の誘電体分離集積回路であるが、
図１６（ａ）乃至図１６（ｃ）では、台基板１の図示を
省略している。そして、ＳＯＩ酸化膜（埋め込み絶縁
膜）１２、ｎ-半導体領域１４７及び裏面電極２（図３
参照）とで構成される寄生コンデンサＣSUBでシンボリ
ックにＳＯＩ構造を示している。
【００８０】本発明の第２の実施の形態に係る誘電体分
離集積回路の基本的な回路構成は、図１と同様である
が、図１６（ａ）乃至図１６（ｃ）の部分断面図に示す
ように、ｎ-半導体領域１４７中にｎウェル２４６が形
成され、この内部にｐＭＯＳトランジスタが形成されて
いる。すなわちｎウェル２４６中に、ｐ+ソース領域
（第１の主電極領域）１４１およびｐ+ドレイン領域
（第２の主電極領域）１４２が配置されている。一方ｎ
-半導体領域１４７のｎウェル２４６とは離間した位置
にｐエミッタ領域２４５が、ほぼｎウェル２４６と同程
度の深さに、深く形成されている。さらに、図示を省略
しているが、ｎウェル２４６にはｎ+基板コンタクト領
域が形成され、内部電源回路からの金属配線により、ｎ
+基板コンタクト領域とｐ+ソース領域１４１とが互いに
接続されている。内部電源回路は、図４に示したような
ブートストラップ方式の簡単な回路である。中性点端子
Ｎn2の電位（中点電位）が引き上げられると、内部電源
回路の入力に接続されたコンデンサＣI（図１参照）を
介して、ｎ+基板コンタクト領域とｐ+ソース領域１４１
の電位は、ほぼ高電圧まで引き上げられる。
離集積回路の基本的な回路構成は、図１と同様である
が、図１６（ａ）乃至図１６（ｃ）の部分断面図に示す
ように、ｎ-半導体領域１４７中にｎウェル２４６が形
成され、この内部にｐＭＯＳトランジスタが形成されて
いる。すなわちｎウェル２４６中に、ｐ+ソース領域
（第１の主電極領域）１４１およびｐ+ドレイン領域
（第２の主電極領域）１４２が配置されている。一方ｎ
-半導体領域１４７のｎウェル２４６とは離間した位置
にｐエミッタ領域２４５が、ほぼｎウェル２４６と同程
度の深さに、深く形成されている。さらに、図示を省略
しているが、ｎウェル２４６にはｎ+基板コンタクト領
域が形成され、内部電源回路からの金属配線により、ｎ
+基板コンタクト領域とｐ+ソース領域１４１とが互いに
接続されている。内部電源回路は、図４に示したような
ブートストラップ方式の簡単な回路である。中性点端子
Ｎn2の電位（中点電位）が引き上げられると、内部電源
回路の入力に接続されたコンデンサＣI（図１参照）を
介して、ｎ+基板コンタクト領域とｐ+ソース領域１４１
の電位は、ほぼ高電圧まで引き上げられる。
【００８１】図１６（ｂ）は、図１６（ａ）よりも中点
電位が高い場合で、中点電位が高くなると、フローティ
ング状態のｎ-半導体領域１４７には、ＳＯＩ酸化膜
（埋め込み絶縁膜）１２からの空乏層５が上方に延びて
くる。本発明の第２の実施の形態ではＳＯＩ酸化膜１２
から伸びる空乏層５を、図１６（ｂ）に示すようにｎウ
ェル２４６の底部の位置で止め、ｐ+ソース領域１４１
まで到達させない。
電位が高い場合で、中点電位が高くなると、フローティ
ング状態のｎ-半導体領域１４７には、ＳＯＩ酸化膜
（埋め込み絶縁膜）１２からの空乏層５が上方に延びて
くる。本発明の第２の実施の形態ではＳＯＩ酸化膜１２
から伸びる空乏層５を、図１６（ｂ）に示すようにｎウ
ェル２４６の底部の位置で止め、ｐ+ソース領域１４１
まで到達させない。
【００８２】図１６（ｂ）よりも、更に中点電位を高く
しても、空乏層５の伸びはｎウェル２４６の底部の位置
で止まったままである。図１６（ｃ）は、図１６（ｂ）
よりも、更に中点電位が高い場合であり、図１６（ｂ）
と同様に、空乏層５の伸びがｎウェル２４６の底部の位
置に維持されていることが示されている。しかし、更に
中点電位が高くなることにより、ＳＯＩ酸化膜１２の上
部近傍に正孔（ホール）が蓄積され、ｐ反転層４が形成
されている。そのように空乏層５の伸びがｎウェル２４
６の底部の位置止まってはいるが、空乏層５の下部にｐ
反転層４が形成された状態で、ｐエミッタ領域２４５と
接地電位（ＧＮＤ）との間の電位差が、正確にはｐエミ
ッタ領域２４５とｎ-半導体領域１４７との間の電位差
が、ｐエミッタ領域２４５とｎ-半導体領域１４７との
間のビルトインポテンシャル分を越えるとｐエミッタ領
域２４５からｎ-半導体領域１４７を介して空乏層５
へ、さらには、空乏層５を介してその下部にｐ反転層４
にホールの注入が生じ、内部電源回路の出力の変動を抑
えることができる。
しても、空乏層５の伸びはｎウェル２４６の底部の位置
で止まったままである。図１６（ｃ）は、図１６（ｂ）
よりも、更に中点電位が高い場合であり、図１６（ｂ）
と同様に、空乏層５の伸びがｎウェル２４６の底部の位
置に維持されていることが示されている。しかし、更に
中点電位が高くなることにより、ＳＯＩ酸化膜１２の上
部近傍に正孔（ホール）が蓄積され、ｐ反転層４が形成
されている。そのように空乏層５の伸びがｎウェル２４
６の底部の位置止まってはいるが、空乏層５の下部にｐ
反転層４が形成された状態で、ｐエミッタ領域２４５と
接地電位（ＧＮＤ）との間の電位差が、正確にはｐエミ
ッタ領域２４５とｎ-半導体領域１４７との間の電位差
が、ｐエミッタ領域２４５とｎ-半導体領域１４７との
間のビルトインポテンシャル分を越えるとｐエミッタ領
域２４５からｎ-半導体領域１４７を介して空乏層５
へ、さらには、空乏層５を介してその下部にｐ反転層４
にホールの注入が生じ、内部電源回路の出力の変動を抑
えることができる。
【００８３】このように、発明の第２の実施の形態に係
る誘電体分離集積回路においては、寄生コンデンサＣ
SUBを流れるこの変位電流Ｊdは、主にｐエミッタ領域２
４５からのホールの注入によって供給される。そのた
め、図４に示すような簡単な回路構成でも、従来問題に
なった変位電流Ｊdによる内部電源電圧の低下は起こり
にくくなる。また、図１６（ａ）乃至図１６（ｃ）の部
分断面図に示したｐＭＯＳトランジスタがフローティン
グ状態で動作し、このｐＭＯＳトランジスタが、内部電
源回路以外の特定の内部回路に接続されている場合にお
いても、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊ
dが流れることにより、この特定の内部回路に影響を及
ぼし、回路パラメータが変動することを有効に防止でき
るので、安定な動作が可能な誘電体分離集積回路を提供
することができる。
る誘電体分離集積回路においては、寄生コンデンサＣ
SUBを流れるこの変位電流Ｊdは、主にｐエミッタ領域２
４５からのホールの注入によって供給される。そのた
め、図４に示すような簡単な回路構成でも、従来問題に
なった変位電流Ｊdによる内部電源電圧の低下は起こり
にくくなる。また、図１６（ａ）乃至図１６（ｃ）の部
分断面図に示したｐＭＯＳトランジスタがフローティン
グ状態で動作し、このｐＭＯＳトランジスタが、内部電
源回路以外の特定の内部回路に接続されている場合にお
いても、底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊ
dが流れることにより、この特定の内部回路に影響を及
ぼし、回路パラメータが変動することを有効に防止でき
るので、安定な動作が可能な誘電体分離集積回路を提供
することができる。
【００８４】このようにして、図１６（ａ）乃至図１６
（ｃ）の部分断面図に示したｐＭＯＳトランジスタが、
内部電源回路やその他の内部回路に接続されている場合
において、出力電圧や回路パラメータの変動が有効に防
止でき、安定且つ高速な誘電体分離集積回路の動作がで
きる。同時に、内部電源回路やその他の内部回路の小型
・簡単化が容易で、チップサイズの縮小が可能となる。
また、単純で小型の内部電源回路やその他の内部回路で
が採用できるので、内部電源回路やその他の内部回路の
消費電力も少なくなる。このため、出力素子の駆動回路
の低消費電力化が容易となり、システムとしての電力変
換効率も高くなる。この結果、安定で、且つ高速動作可
能な高耐圧誘電体分離集積回路が実現出来る。
（ｃ）の部分断面図に示したｐＭＯＳトランジスタが、
内部電源回路やその他の内部回路に接続されている場合
において、出力電圧や回路パラメータの変動が有効に防
止でき、安定且つ高速な誘電体分離集積回路の動作がで
きる。同時に、内部電源回路やその他の内部回路の小型
・簡単化が容易で、チップサイズの縮小が可能となる。
また、単純で小型の内部電源回路やその他の内部回路で
が採用できるので、内部電源回路やその他の内部回路の
消費電力も少なくなる。このため、出力素子の駆動回路
の低消費電力化が容易となり、システムとしての電力変
換効率も高くなる。この結果、安定で、且つ高速動作可
能な高耐圧誘電体分離集積回路が実現出来る。
【００８５】（第３の実施の形態）図１７（ａ）は、本
発明の第３の実施の形態に係る誘電体分離集積回路を説
明するための比較用の等価回路図であり、図３に示した
上アームドライバ１０２を構成するＣＭＯＳインバータ
１１１及びこのインバータ１１１の寄生コンデンサを示
す。図１７（ａ）に示すように、ＣＭＯＳインバータ１
１１はｐＭＯＳトランジスタＱp1とｎＭＯＳトランジス
タＱn1とから構成され、その出力が上アーム出力素子Ｑ
u1としてのＩＧＢＴのゲートに入力されている。図１７
（ｂ）はこのＣＭＯＳインバータ１１１のｐＭＯＳトラ
ンジスタＱp1に着目した模式的な断面図である。
発明の第３の実施の形態に係る誘電体分離集積回路を説
明するための比較用の等価回路図であり、図３に示した
上アームドライバ１０２を構成するＣＭＯＳインバータ
１１１及びこのインバータ１１１の寄生コンデンサを示
す。図１７（ａ）に示すように、ＣＭＯＳインバータ１
１１はｐＭＯＳトランジスタＱp1とｎＭＯＳトランジス
タＱn1とから構成され、その出力が上アーム出力素子Ｑ
u1としてのＩＧＢＴのゲートに入力されている。図１７
（ｂ）はこのＣＭＯＳインバータ１１１のｐＭＯＳトラ
ンジスタＱp1に着目した模式的な断面図である。
【００８６】図１７（ｂ）に示すように、ｎ型の台基板
１の上に設けられたＳＯＩ酸化膜（埋め込み絶縁膜）１
２により底面を、素子分離用のトレンチ側壁絶縁膜（酸
化膜）６で側面を分離された島状の半導体領域（ｎ-半
導体領域）１４７中に、フローティング状態のｐＭＯＳ
トランジスタＱp1が配置されている。このｐＭＯＳトラ
ンジスタＱp1は、ｎ-半導体領域１４７中に、ｎ+基板コ
ンタクト領域１４３，ｐ+ソース領域１４１およびｐ+ド
レイン領域１４２が配置され、内部電源回路１０５から
の金属配線により、正電位がｎ+基板コンタクト領域１
４３とｐ+ソース領域１４１に供給されている。ｎ型の
台基板１の裏面に形成された裏面電極２は通常接地電位
にされるので、正電位の内部電源回路１０５から見れ
ば、裏面電極２は負電位である。このようなバイアス状
態においては、ＳＯＩ酸化膜１２の上面には、反転層４
が形成され、さらに反転層４とｐ+ソース領域１４１と
の間には空乏層５が形成されている。ＳＯＩ酸化膜１２
の下面には、電子が蓄積され蓄積層８が形成されてい
る。従って、図１７（ｂ）に示したＳＯＩ構造において
は、ＳＯＩ酸化膜１２をキャパシタ絶縁膜とするコンデ
ンサＣOX、及びｐ+ソース領域１４１とＳＯＩ酸化膜１
２の間に形成された空乏層容量Ｃdnとの直列接続からな
る寄生コンデンサＣSUBが形成されることとなる。この
ような、寄生コンデンサＣSUBを有すると、既に説明し
たように、ため、中点電位の電圧変動率ｄＶ／ｄｔが数
ｋＶ／μｓｅｃ以上にスイッチング速度が速くなってく
ると、寄生コンデンサＣSUBに流れる変位電流Ｊdが大き
くなってくる。
１の上に設けられたＳＯＩ酸化膜（埋め込み絶縁膜）１
２により底面を、素子分離用のトレンチ側壁絶縁膜（酸
化膜）６で側面を分離された島状の半導体領域（ｎ-半
導体領域）１４７中に、フローティング状態のｐＭＯＳ
トランジスタＱp1が配置されている。このｐＭＯＳトラ
ンジスタＱp1は、ｎ-半導体領域１４７中に、ｎ+基板コ
ンタクト領域１４３，ｐ+ソース領域１４１およびｐ+ド
レイン領域１４２が配置され、内部電源回路１０５から
の金属配線により、正電位がｎ+基板コンタクト領域１
４３とｐ+ソース領域１４１に供給されている。ｎ型の
台基板１の裏面に形成された裏面電極２は通常接地電位
にされるので、正電位の内部電源回路１０５から見れ
ば、裏面電極２は負電位である。このようなバイアス状
態においては、ＳＯＩ酸化膜１２の上面には、反転層４
が形成され、さらに反転層４とｐ+ソース領域１４１と
の間には空乏層５が形成されている。ＳＯＩ酸化膜１２
の下面には、電子が蓄積され蓄積層８が形成されてい
る。従って、図１７（ｂ）に示したＳＯＩ構造において
は、ＳＯＩ酸化膜１２をキャパシタ絶縁膜とするコンデ
ンサＣOX、及びｐ+ソース領域１４１とＳＯＩ酸化膜１
２の間に形成された空乏層容量Ｃdnとの直列接続からな
る寄生コンデンサＣSUBが形成されることとなる。この
ような、寄生コンデンサＣSUBを有すると、既に説明し
たように、ため、中点電位の電圧変動率ｄＶ／ｄｔが数
ｋＶ／μｓｅｃ以上にスイッチング速度が速くなってく
ると、寄生コンデンサＣSUBに流れる変位電流Ｊdが大き
くなってくる。
【００８７】図１８（ａ）は、本発明の第３の実施の形
態に係る誘電体分離集積回路の上アームドライバを構成
するＣＭＯＳインバータ１１１の近傍のみを示す回路図
である。図１７（ａ）と同様に、ＣＭＯＳインバータ１
１１はｐＭＯＳトランジスタＱp1とｎＭＯＳトランジス
タＱn1とから構成され、その出力が上アーム出力素子Ｑ
u1としてのＩＧＢＴのゲートに入力されている。しか
し、図１７（ａ）と異なり、ｐＭＯＳトランジスタＱp1
のソースには、空乏層容量Ｃdn、コンデンサＣOX、及び
空乏層容量Ｃdpとの直列接続からなる寄生コンデンサＣ
SUBが接続されている。
態に係る誘電体分離集積回路の上アームドライバを構成
するＣＭＯＳインバータ１１１の近傍のみを示す回路図
である。図１７（ａ）と同様に、ＣＭＯＳインバータ１
１１はｐＭＯＳトランジスタＱp1とｎＭＯＳトランジス
タＱn1とから構成され、その出力が上アーム出力素子Ｑ
u1としてのＩＧＢＴのゲートに入力されている。しか
し、図１７（ａ）と異なり、ｐＭＯＳトランジスタＱp1
のソースには、空乏層容量Ｃdn、コンデンサＣOX、及び
空乏層容量Ｃdpとの直列接続からなる寄生コンデンサＣ
SUBが接続されている。
【００８８】図１８（ｂ）は、これらの空乏層容量
Ｃdn、コンデンサＣOX、及び空乏層容量Ｃdpを説明する
ための、ｐＭＯＳトランジスタＱp1に着目した模式的断
面図である。図１８（ｂ）に示すように、本発明の第３
の実施の形態に係る誘電体分離集積回路は、ｐ型の台基
板１を用いている点で、図１７（ｂ）とは異なる。この
ｐＭＯＳトランジスタＱp1の構造は、基本的に図１７
（ｂ）と同一であり、正電位がｎ+基板コンタクト領域
１４３とｐ+ソース領域１４１に供給されている。ｎ型
の台基板１の裏面に形成された裏面電極２は通常接地電
位にされるので、正電位の内部電源回路１０５から見れ
ば、裏面電極２は負電位である。このようなバイアス状
態においては、ＳＯＩ酸化膜１２の上面には、反転層４
が形成され、さらに反転層４とｐ+ソース領域１４１と
の間には空乏層５が形成されている。しかし、ｐ型の台
基板１を用いているため、図１７（ｂ）とは異なり、Ｓ
ＯＩ酸化膜１２の下面には、空乏層９が形成されてい
る。従って、図１８（ｂ）に示したＳＯＩ構造において
は、ｐ+ソース領域１４１とＳＯＩ酸化膜１２の間に形
成された空乏層容量Ｃdn、ＳＯＩ酸化膜１２をキャパシ
タ絶縁膜とするコンデンサＣOX、及びＳＯＩ酸化膜１２
の下面に形成された空乏層容量Ｃdpとの直列接続からな
る寄生コンデンサＣSUBが形成されることとなる。つま
り、ｎ型の台基板１を用いた場合には、寄生コンデンサ
の容量ＣSUBnは、 １／ＣSUBn＝１／Ｃdn＋１／ＣOX・・・・・・・・・・・・・・・・（１） で示されるのに対し、ｐ型の台基板１を用いた場合に
は、寄生コンデンサの容量ＣSUBpは、 １／ＣSUBp＝１／Ｃdn＋１／ＣOX＋１／Ｃdp・・・・・・（２） で示される。（１）式と（２）式とを比較すれば、ｐ型
の台基板１を用い、台基板１側に空乏層を形成すること
により、ＣSUBpを顕著に減少させることが可能であるこ
とが分かる。そして、ＣSUBpが減少することにより、中
点電位の電圧変動率ｄＶ／ｄｔが数ｋＶ／μｓｅｃ以上
に大きくなっても、寄生コンデンサＣSUBpに流れる変位
電流Ｊdがあまり大きくならないので、内部電源回路の
出力の変動を抑えることができる。
Ｃdn、コンデンサＣOX、及び空乏層容量Ｃdpを説明する
ための、ｐＭＯＳトランジスタＱp1に着目した模式的断
面図である。図１８（ｂ）に示すように、本発明の第３
の実施の形態に係る誘電体分離集積回路は、ｐ型の台基
板１を用いている点で、図１７（ｂ）とは異なる。この
ｐＭＯＳトランジスタＱp1の構造は、基本的に図１７
（ｂ）と同一であり、正電位がｎ+基板コンタクト領域
１４３とｐ+ソース領域１４１に供給されている。ｎ型
の台基板１の裏面に形成された裏面電極２は通常接地電
位にされるので、正電位の内部電源回路１０５から見れ
ば、裏面電極２は負電位である。このようなバイアス状
態においては、ＳＯＩ酸化膜１２の上面には、反転層４
が形成され、さらに反転層４とｐ+ソース領域１４１と
の間には空乏層５が形成されている。しかし、ｐ型の台
基板１を用いているため、図１７（ｂ）とは異なり、Ｓ
ＯＩ酸化膜１２の下面には、空乏層９が形成されてい
る。従って、図１８（ｂ）に示したＳＯＩ構造において
は、ｐ+ソース領域１４１とＳＯＩ酸化膜１２の間に形
成された空乏層容量Ｃdn、ＳＯＩ酸化膜１２をキャパシ
タ絶縁膜とするコンデンサＣOX、及びＳＯＩ酸化膜１２
の下面に形成された空乏層容量Ｃdpとの直列接続からな
る寄生コンデンサＣSUBが形成されることとなる。つま
り、ｎ型の台基板１を用いた場合には、寄生コンデンサ
の容量ＣSUBnは、 １／ＣSUBn＝１／Ｃdn＋１／ＣOX・・・・・・・・・・・・・・・・（１） で示されるのに対し、ｐ型の台基板１を用いた場合に
は、寄生コンデンサの容量ＣSUBpは、 １／ＣSUBp＝１／Ｃdn＋１／ＣOX＋１／Ｃdp・・・・・・（２） で示される。（１）式と（２）式とを比較すれば、ｐ型
の台基板１を用い、台基板１側に空乏層を形成すること
により、ＣSUBpを顕著に減少させることが可能であるこ
とが分かる。そして、ＣSUBpが減少することにより、中
点電位の電圧変動率ｄＶ／ｄｔが数ｋＶ／μｓｅｃ以上
に大きくなっても、寄生コンデンサＣSUBpに流れる変位
電流Ｊdがあまり大きくならないので、内部電源回路の
出力の変動を抑えることができる。
【００８９】さらに、ｐ型の台基板１の比抵抗を数十Ω
・ｃｍ乃至ｋΩ・ｃｍ、あるいはこれ以上の高抵抗にする
ことにより、ＣSUBpに直列に接続される等価抵抗ＲSUB
が大きくなり、変位電流Ｊdを更に小さくできる。ｐ型
の台基板１を高比抵抗にすることにより、空乏層は、ｐ
型の台基板１の下方により厚く拡がる。数ｋΩ・ｃｍ以
上の高比抵抗において、所定の高電圧が印加されれば、
ｐ型の台基板１のほぼ全体が空乏化出来る。従って、空
乏層幅の増大に伴い、ＣSUBpの減少がより顕著になる。
・ｃｍ乃至ｋΩ・ｃｍ、あるいはこれ以上の高抵抗にする
ことにより、ＣSUBpに直列に接続される等価抵抗ＲSUB
が大きくなり、変位電流Ｊdを更に小さくできる。ｐ型
の台基板１を高比抵抗にすることにより、空乏層は、ｐ
型の台基板１の下方により厚く拡がる。数ｋΩ・ｃｍ以
上の高比抵抗において、所定の高電圧が印加されれば、
ｐ型の台基板１のほぼ全体が空乏化出来る。従って、空
乏層幅の増大に伴い、ＣSUBpの減少がより顕著になる。
【００９０】このように、本発明の第３の実施の形態に
係る誘電体分離集積回路においては、ＣSUBpの値の減少
に伴い、寄生コンデンサＣSUBpを流れる変位電流Ｊdが
相対的に小さくなるので、図４に示すような簡単な回路
構成でも、従来問題になった変位電流Ｊdによる内部電
源電圧の低下は起こりにくくなる。また、図１８に示し
たｐＭＯＳトランジスタは、内部電源回路１０５に接続
されている場合であるが、より一般的には、フローティ
ング状態で動作するｐＭＯＳトランジスタが、内部電源
回路以外の特定の内部回路に接続されている場合におい
ても、ＣSUBpの値の減少に伴い、寄生コンデンサＣSUBp
を流れる変位電流Ｊdが相対的に小さくなるので、この
特定の内部回路に影響を及ぼし、回路パラメータが変動
することを有効に防止できるので、安定な動作が可能な
誘電体分離集積回路を提供することができる。
係る誘電体分離集積回路においては、ＣSUBpの値の減少
に伴い、寄生コンデンサＣSUBpを流れる変位電流Ｊdが
相対的に小さくなるので、図４に示すような簡単な回路
構成でも、従来問題になった変位電流Ｊdによる内部電
源電圧の低下は起こりにくくなる。また、図１８に示し
たｐＭＯＳトランジスタは、内部電源回路１０５に接続
されている場合であるが、より一般的には、フローティ
ング状態で動作するｐＭＯＳトランジスタが、内部電源
回路以外の特定の内部回路に接続されている場合におい
ても、ＣSUBpの値の減少に伴い、寄生コンデンサＣSUBp
を流れる変位電流Ｊdが相対的に小さくなるので、この
特定の内部回路に影響を及ぼし、回路パラメータが変動
することを有効に防止できるので、安定な動作が可能な
誘電体分離集積回路を提供することができる。
【００９１】このようにして、図１８に示したｐＭＯＳ
トランジスタが、内部電源回路やその他の内部回路に接
続されている場合において、出力電圧や回路パラメータ
の変動が有効に防止でき、安定且つ高速な誘電体分離集
積回路の動作ができる。同時に、内部電源回路やその他
の内部回路の小型・簡単化が容易で、チップサイズの縮
小が可能となる。また、単純で小型の内部電源回路やそ
の他の内部回路でが採用できるので、内部電源回路やそ
の他の内部回路の消費電力も少なくなる。このため、出
力素子の駆動回路の低消費電力化が容易となり、システ
ムとしての電力変換効率も高くなる。この結果、安定
で、且つ高速動作可能な高耐圧誘電体分離集積回路が実
現出来る。
トランジスタが、内部電源回路やその他の内部回路に接
続されている場合において、出力電圧や回路パラメータ
の変動が有効に防止でき、安定且つ高速な誘電体分離集
積回路の動作ができる。同時に、内部電源回路やその他
の内部回路の小型・簡単化が容易で、チップサイズの縮
小が可能となる。また、単純で小型の内部電源回路やそ
の他の内部回路でが採用できるので、内部電源回路やそ
の他の内部回路の消費電力も少なくなる。このため、出
力素子の駆動回路の低消費電力化が容易となり、システ
ムとしての電力変換効率も高くなる。この結果、安定
で、且つ高速動作可能な高耐圧誘電体分離集積回路が実
現出来る。
【００９２】図１９は、本発明の第３の実施の形態の変
形例に係る誘電体分離集積回路の一部を示す断面図であ
り、図６に示した本発明の第１の実施の形態の変形例に
係る誘電体分離集積回路において、ｐ型の台基板１を用
い、ＳＯＩ酸化膜１２の下面に、空乏層９を構成した例
である。図１８（ｂ）と同様に、ｐ+ソース領域１４１
とＳＯＩ酸化膜１２の間に形成された空乏層容量Ｃdn、
ＳＯＩ酸化膜１２をキャパシタ絶縁膜とするコンデンサ
ＣOX、及びＳＯＩ酸化膜１２の下面に形成された空乏層
容量Ｃdpとの直列接続からなる寄生コンデンサＣSUBが
形成されることとなり、ＣSUBpが減少するので、寄生コ
ンデンサＣSUBpに流れる変位電流Ｊdがあまり大きくな
らない。しかも、変位電流Ｊdは、中性点Ｎn2に接続さ
れたｐエミッタ領域２４２からのホールの注入によって
供給されるため、内部電源回路１０５の電圧の低下を抑
えることができる。
形例に係る誘電体分離集積回路の一部を示す断面図であ
り、図６に示した本発明の第１の実施の形態の変形例に
係る誘電体分離集積回路において、ｐ型の台基板１を用
い、ＳＯＩ酸化膜１２の下面に、空乏層９を構成した例
である。図１８（ｂ）と同様に、ｐ+ソース領域１４１
とＳＯＩ酸化膜１２の間に形成された空乏層容量Ｃdn、
ＳＯＩ酸化膜１２をキャパシタ絶縁膜とするコンデンサ
ＣOX、及びＳＯＩ酸化膜１２の下面に形成された空乏層
容量Ｃdpとの直列接続からなる寄生コンデンサＣSUBが
形成されることとなり、ＣSUBpが減少するので、寄生コ
ンデンサＣSUBpに流れる変位電流Ｊdがあまり大きくな
らない。しかも、変位電流Ｊdは、中性点Ｎn2に接続さ
れたｐエミッタ領域２４２からのホールの注入によって
供給されるため、内部電源回路１０５の電圧の低下を抑
えることができる。
【００９３】図２０は、本発明の第３の実施の形態の他
の変形例に係る誘電体分離集積回路の一部を示す断面図
であり、図１６（ａ）乃至（ｃ）に示した本発明の第２
の実施の形態に係る誘電体分離集積回路において、ｐ型
の台基板１を用い、ＳＯＩ酸化膜１２の下面に、空乏層
９を構成した例である。図２０の断面図に示すように、
ｎ-半導体領域１４７中にｎウェル２４６が形成され、
この内部にｐＭＯＳトランジスタが形成されている。Ｓ
ＯＩ酸化膜１２から伸びる空乏層５は、図２０に示すよ
うにｎウェル２４６の底部の位置で止められ、ｐ+ソー
ス領域１４１まで到達させない構造である。図１８
（ｂ）と同様に、ｐ+ソース領域１４１とＳＯＩ酸化膜
１２の間に形成された空乏層容量Ｃdn、ＳＯＩ酸化膜１
２をキャパシタ絶縁膜とするコンデンサＣOX、及びＳＯ
Ｉ酸化膜１２の下面に形成された空乏層容量Ｃdpとの直
列接続からなる寄生コンデンサＣSUBが形成されること
となり、ＣSUBpが減少するので、寄生コンデンサＣSUBp
に流れる変位電流Ｊdがあまり大きくならない。しか
も、変位電流Ｊdは、中性点Ｎn2に接続されたｐエミッ
タ領域２４５らのホールの注入によって供給されるた
め、内部電源回路１０５の電圧の低下を抑えることがで
きる。
の変形例に係る誘電体分離集積回路の一部を示す断面図
であり、図１６（ａ）乃至（ｃ）に示した本発明の第２
の実施の形態に係る誘電体分離集積回路において、ｐ型
の台基板１を用い、ＳＯＩ酸化膜１２の下面に、空乏層
９を構成した例である。図２０の断面図に示すように、
ｎ-半導体領域１４７中にｎウェル２４６が形成され、
この内部にｐＭＯＳトランジスタが形成されている。Ｓ
ＯＩ酸化膜１２から伸びる空乏層５は、図２０に示すよ
うにｎウェル２４６の底部の位置で止められ、ｐ+ソー
ス領域１４１まで到達させない構造である。図１８
（ｂ）と同様に、ｐ+ソース領域１４１とＳＯＩ酸化膜
１２の間に形成された空乏層容量Ｃdn、ＳＯＩ酸化膜１
２をキャパシタ絶縁膜とするコンデンサＣOX、及びＳＯ
Ｉ酸化膜１２の下面に形成された空乏層容量Ｃdpとの直
列接続からなる寄生コンデンサＣSUBが形成されること
となり、ＣSUBpが減少するので、寄生コンデンサＣSUBp
に流れる変位電流Ｊdがあまり大きくならない。しか
も、変位電流Ｊdは、中性点Ｎn2に接続されたｐエミッ
タ領域２４５らのホールの注入によって供給されるた
め、内部電源回路１０５の電圧の低下を抑えることがで
きる。
【００９４】なお、寄生コンデンサＣSUBの容量値を小
さくするためには、ＳＯＩ酸化膜をキャパシタ絶縁膜と
するコンデンサＣOXの容量値を小さくすることも有効で
ある。図２１は、本発明の第３の実施の形態のさらに他
の変形例に係る誘電体分離集積回路の一部を示す断面図
であり、コンデンサＣOXの容量値を小さくするために、
高導電層１２ｂを挟んで、第１のＳＯＩ酸化膜１２ａ及
び第２のＳＯＩ酸化膜１２ｃを形成した構造を示す。高
導電層１２ｂとしては、ドープドポリシリコン、Ｗ、Ｔ
ｉ、Ｍｏ等の高融点金属、これらのシリサイド（ＷＳｉ
2，ＴｉＳｉ2，ＭｏＳｉ2）等、あるいはこれらのシリ
サイドを用いたポリサイド等が採用できる。図２１に示
すように、２層のＳＯＩ酸化膜１２ａ及び１２ｃを形成
することにより、この２層のＳＯＩ酸化膜１２ａ及び１
２ｃの容量ＣOXは、 １／ＣOX＝１／ＣOX1＋１／ＣOX2・・・・・・・・・・・・・・・・（３） で表される。ここで、ＣOX1はＳＯＩ酸化膜１２ａをキ
ャパシタ絶縁膜とするコンデンサの容量値、ＣOX2はＳ
ＯＩ酸化膜１２ａをキャパシタ絶縁膜とするコンデンサ
の容量値である。２層のＳＯＩ酸化膜１２ａ及び１２ｃ
を形成することにより、容量ＣOXが小さくなり、ＣSUBp
を顕著に減少することが分かる。さらに、台基板１側に
空乏層を形成することにより、ＣSUBpを減少させること
が可能である。従って、寄生コンデンサＣSUBpに流れる
変位電流Ｊdがあまり大きくならないので、内部電源回
路の出力の変動を抑えることができる。しかも、変位電
流Ｊdは、中性点Ｎn2に接続されたｐエミッタ領域２４
２からのホールの注入によって供給されるため、内部電
源回路１０５の電圧の低下を無視できる程度に抑えるこ
とができる。
さくするためには、ＳＯＩ酸化膜をキャパシタ絶縁膜と
するコンデンサＣOXの容量値を小さくすることも有効で
ある。図２１は、本発明の第３の実施の形態のさらに他
の変形例に係る誘電体分離集積回路の一部を示す断面図
であり、コンデンサＣOXの容量値を小さくするために、
高導電層１２ｂを挟んで、第１のＳＯＩ酸化膜１２ａ及
び第２のＳＯＩ酸化膜１２ｃを形成した構造を示す。高
導電層１２ｂとしては、ドープドポリシリコン、Ｗ、Ｔ
ｉ、Ｍｏ等の高融点金属、これらのシリサイド（ＷＳｉ
2，ＴｉＳｉ2，ＭｏＳｉ2）等、あるいはこれらのシリ
サイドを用いたポリサイド等が採用できる。図２１に示
すように、２層のＳＯＩ酸化膜１２ａ及び１２ｃを形成
することにより、この２層のＳＯＩ酸化膜１２ａ及び１
２ｃの容量ＣOXは、 １／ＣOX＝１／ＣOX1＋１／ＣOX2・・・・・・・・・・・・・・・・（３） で表される。ここで、ＣOX1はＳＯＩ酸化膜１２ａをキ
ャパシタ絶縁膜とするコンデンサの容量値、ＣOX2はＳ
ＯＩ酸化膜１２ａをキャパシタ絶縁膜とするコンデンサ
の容量値である。２層のＳＯＩ酸化膜１２ａ及び１２ｃ
を形成することにより、容量ＣOXが小さくなり、ＣSUBp
を顕著に減少することが分かる。さらに、台基板１側に
空乏層を形成することにより、ＣSUBpを減少させること
が可能である。従って、寄生コンデンサＣSUBpに流れる
変位電流Ｊdがあまり大きくならないので、内部電源回
路の出力の変動を抑えることができる。しかも、変位電
流Ｊdは、中性点Ｎn2に接続されたｐエミッタ領域２４
２からのホールの注入によって供給されるため、内部電
源回路１０５の電圧の低下を無視できる程度に抑えるこ
とができる。
【００９５】（第４の実施の形態）本発明の第１乃至第
３の実施の形態に係るパワーＩＣでは、ハーフブリッジ
ドライバと称せられる制御回路からなる誘電体分離ＩＣ
で、外付けの出力素子を駆動する構成を説明したが、出
力素子は制御回路と同一の半導体チップ上に集積化して
も良い。図２２に示す本発明の第４の実施の形態の誘電
体分離集積回路は、出力素子（パワーデバイス）まで含
んで同一の半導体チップ上に集積化したものである。こ
れはＤＣブラシレスモータなどを駆動するための回路
で、Ｕ／Ｖ／Ｗの３つの出力系を持つ。図２２に示すよ
うに、出力Ｕ用の上アーム出力素子ＱuUと下アーム出力
素子ＱdUとの直列接続回路、出力Ｖ用の上アーム出力素
子ＱuVと下アーム出力素子ＱdVとの直列接続回路、及び
出力Ｗ用の上アーム出力素子ＱuWと下アーム出力素子Ｑ
dWとの直列接続回路の３相の出力回路を、これらを駆動
するための制御回路と同一の半導体チップ上に集積化し
ている。上アーム出力素子ＱuU、ＱuV、ＱuW及び下アー
ム出力素子ＱdU、ＱdV、ＱdWとして、それぞれ、図２２
に示したＩＧＢＴ以外にＭＯＳＦＥＴ、ＧＴＯサイリス
タ、ＳＩＴ、ＳＩサイリスタ等の他の出力素子を用いて
もかまわない。上アーム出力素子ＱuU、ＱuV、ＱuWのそ
れぞれの一方の主電極は高圧電源１０１に、下アーム出
力素子ＱdU、ＱdV、ＱdWのそれぞれの一方の主電極は接
地電位（ＧＮＤ）に接続されている。そして上アーム出
力素子ＱuUの他方の主電極と、下アーム出力素子ＱdUの
他方の主電極とが、中性点端子ＮnUに、上アーム出力素
子ＱuVの他方の主電極と、下アーム出力素子ＱdVの他方
の主電極とが、中性点端子ＮnVに、上アーム出力素子Ｑ
uWの他方の主電極と、下アーム出力素子ＱdWの他方の主
電極とが、中性点端子ＮnWに接続され、このそれぞれの
中性点端子ＮnU、ＮnV、ＮnWは図示を省略した３相の負
荷に接続される。
３の実施の形態に係るパワーＩＣでは、ハーフブリッジ
ドライバと称せられる制御回路からなる誘電体分離ＩＣ
で、外付けの出力素子を駆動する構成を説明したが、出
力素子は制御回路と同一の半導体チップ上に集積化して
も良い。図２２に示す本発明の第４の実施の形態の誘電
体分離集積回路は、出力素子（パワーデバイス）まで含
んで同一の半導体チップ上に集積化したものである。こ
れはＤＣブラシレスモータなどを駆動するための回路
で、Ｕ／Ｖ／Ｗの３つの出力系を持つ。図２２に示すよ
うに、出力Ｕ用の上アーム出力素子ＱuUと下アーム出力
素子ＱdUとの直列接続回路、出力Ｖ用の上アーム出力素
子ＱuVと下アーム出力素子ＱdVとの直列接続回路、及び
出力Ｗ用の上アーム出力素子ＱuWと下アーム出力素子Ｑ
dWとの直列接続回路の３相の出力回路を、これらを駆動
するための制御回路と同一の半導体チップ上に集積化し
ている。上アーム出力素子ＱuU、ＱuV、ＱuW及び下アー
ム出力素子ＱdU、ＱdV、ＱdWとして、それぞれ、図２２
に示したＩＧＢＴ以外にＭＯＳＦＥＴ、ＧＴＯサイリス
タ、ＳＩＴ、ＳＩサイリスタ等の他の出力素子を用いて
もかまわない。上アーム出力素子ＱuU、ＱuV、ＱuWのそ
れぞれの一方の主電極は高圧電源１０１に、下アーム出
力素子ＱdU、ＱdV、ＱdWのそれぞれの一方の主電極は接
地電位（ＧＮＤ）に接続されている。そして上アーム出
力素子ＱuUの他方の主電極と、下アーム出力素子ＱdUの
他方の主電極とが、中性点端子ＮnUに、上アーム出力素
子ＱuVの他方の主電極と、下アーム出力素子ＱdVの他方
の主電極とが、中性点端子ＮnVに、上アーム出力素子Ｑ
uWの他方の主電極と、下アーム出力素子ＱdWの他方の主
電極とが、中性点端子ＮnWに接続され、このそれぞれの
中性点端子ＮnU、ＮnV、ＮnWは図示を省略した３相の負
荷に接続される。
【００９６】図２２に示すように、上アーム出力素子Ｑ
uUは、フローティング状態の上アームドライバ３０２Ｕ
により駆動され、上アーム出力素子ＱuVは、フローティ
ング状態の上アームドライバ３０２Ｖにより、上アーム
出力素子ＱuWは、フローティング状態の上アームドライ
バ３０２Ｗにより駆動される。すなわち上アーム出力素
子ＱuU、ＱuV、ＱuWのそれぞれの制御電極には上アーム
ドライバ３０２Ｕ、３０２Ｖ、３０２Ｗの出力端子が接
続される。一方下アーム出力素子ＱdU、ＱdV、ＱdWのそ
れぞれの制御電極には、下アームドライバ３０３Ｕ、３
０３Ｖ、３０３Ｗの出力端子が接続される。上アームド
ライバ３０２Ｕは内部電源回路１０５Ｕと中性点端子Ｎ
nU間に接続され、上アームドライバ３０２Ｖは内部電源
回路１０５Ｕとは独立した他の内部電源回路と中性点端
子ＮnV間に接続され、上アームドライバ３０２Ｗは内部
電源回路１０５Ｕとは独立した更に他の内部電源回路と
中性点端子ＮnW間に接続され、それぞれ所定の電源電圧
を供給される。それぞれの内部電源回路は、前述したブ
ートストラップ方式の簡単な回路である。内部電源回路
１０５Ｕは、ダイオードＤIUを介して低電位側電極１０
６に接続され、ダイオードＤIUとの接続部分にコンデン
サＣIUが入っている。Ｖ相及びＷ相用の他の独立した内
部電源回路にもそれぞれ、ダイオードＤIUとは異なる他
のダイオード、及びコンデンサＣIUとは異なる他のコン
デンサが接続されている。
uUは、フローティング状態の上アームドライバ３０２Ｕ
により駆動され、上アーム出力素子ＱuVは、フローティ
ング状態の上アームドライバ３０２Ｖにより、上アーム
出力素子ＱuWは、フローティング状態の上アームドライ
バ３０２Ｗにより駆動される。すなわち上アーム出力素
子ＱuU、ＱuV、ＱuWのそれぞれの制御電極には上アーム
ドライバ３０２Ｕ、３０２Ｖ、３０２Ｗの出力端子が接
続される。一方下アーム出力素子ＱdU、ＱdV、ＱdWのそ
れぞれの制御電極には、下アームドライバ３０３Ｕ、３
０３Ｖ、３０３Ｗの出力端子が接続される。上アームド
ライバ３０２Ｕは内部電源回路１０５Ｕと中性点端子Ｎ
nU間に接続され、上アームドライバ３０２Ｖは内部電源
回路１０５Ｕとは独立した他の内部電源回路と中性点端
子ＮnV間に接続され、上アームドライバ３０２Ｗは内部
電源回路１０５Ｕとは独立した更に他の内部電源回路と
中性点端子ＮnW間に接続され、それぞれ所定の電源電圧
を供給される。それぞれの内部電源回路は、前述したブ
ートストラップ方式の簡単な回路である。内部電源回路
１０５Ｕは、ダイオードＤIUを介して低電位側電極１０
６に接続され、ダイオードＤIUとの接続部分にコンデン
サＣIUが入っている。Ｖ相及びＷ相用の他の独立した内
部電源回路にもそれぞれ、ダイオードＤIUとは異なる他
のダイオード、及びコンデンサＣIUとは異なる他のコン
デンサが接続されている。
【００９７】一方下アームドライバ３０３Ｕ，３０３
Ｖ，３０３Ｗは、それぞれ低電位側電源１０６と接地電
位（ＧＮＤ）間に接続され、それぞれ所定の電源電圧を
供給される。上アームドライバ３０２Ｕにはトランジス
タＱcUを介して上下３相分配ロジック３０４から上アー
ム用制御信号が、下アームドライバ３０３Ｕには上下３
相分配ロジック３０４から直接下アーム用制御信号が入
力される。同様に、上アームドライバ３０２Ｖ、３０２
Ｗにはトランジスタを介して上下３相分配ロジック３０
４から上アーム用制御信号が、下アームドライバ３０３
Ｖ、３０３Ｗには上下３相分配ロジック３０４から直接
下アーム用制御信号が入力される。
Ｖ，３０３Ｗは、それぞれ低電位側電源１０６と接地電
位（ＧＮＤ）間に接続され、それぞれ所定の電源電圧を
供給される。上アームドライバ３０２Ｕにはトランジス
タＱcUを介して上下３相分配ロジック３０４から上アー
ム用制御信号が、下アームドライバ３０３Ｕには上下３
相分配ロジック３０４から直接下アーム用制御信号が入
力される。同様に、上アームドライバ３０２Ｖ、３０２
Ｗにはトランジスタを介して上下３相分配ロジック３０
４から上アーム用制御信号が、下アームドライバ３０３
Ｖ、３０３Ｗには上下３相分配ロジック３０４から直接
下アーム用制御信号が入力される。
【００９８】図２２に示すように、上アームドライバ３
０２Ｕは上アームＣＭＯＳインバータ３１１と上アーム
・バッファアンプ３２１および上アーム・コントロール
ロジック３３１から構成されている。一方、下アームド
ライバ３０３Ｕは下アームＣＭＯＳインバータ３１２
と、下アーム・バッファアンプ３２２および下アーム・
コントロールロジック３３２とから構成されている。図
示を省略しているが、上アームドライバ３０２Ｖ、３０
２Ｗ及び下アームドライバ３０３Ｖ、３０３Ｗも同様な
構成であることは勿論である。
０２Ｕは上アームＣＭＯＳインバータ３１１と上アーム
・バッファアンプ３２１および上アーム・コントロール
ロジック３３１から構成されている。一方、下アームド
ライバ３０３Ｕは下アームＣＭＯＳインバータ３１２
と、下アーム・バッファアンプ３２２および下アーム・
コントロールロジック３３２とから構成されている。図
示を省略しているが、上アームドライバ３０２Ｖ、３０
２Ｗ及び下アームドライバ３０３Ｖ、３０３Ｗも同様な
構成であることは勿論である。
【００９９】図２２に示す構成において、上アーム出力
素子ＱuU、ＱuV、ＱuW及び下アーム出力素子ＱdU、
ＱdV、ＱdWは、それぞれ上アームドライバ３０２Ｕ，３
０２Ｖ，３０２Ｗおよび下アームドライバ３０３Ｕ，３
０３Ｖ，３０３Ｗにより駆動され、それぞれ交互にオン
／オフを行う。したがって中性点端子ＮnU、ＮnV、ＮnW
の電位は上アーム出力素子ＱuU、ＱuV、ＱuW及び下アー
ム出力素子ＱdU、ＱdV、ＱdWＱu2の交互のオン／オフに
伴なって、接地電位（ＧＮＤ）と高圧電源１０１の電圧
レベルの間で上昇・下降を繰り返す。
素子ＱuU、ＱuV、ＱuW及び下アーム出力素子ＱdU、
ＱdV、ＱdWは、それぞれ上アームドライバ３０２Ｕ，３
０２Ｖ，３０２Ｗおよび下アームドライバ３０３Ｕ，３
０３Ｖ，３０３Ｗにより駆動され、それぞれ交互にオン
／オフを行う。したがって中性点端子ＮnU、ＮnV、ＮnW
の電位は上アーム出力素子ＱuU、ＱuV、ＱuW及び下アー
ム出力素子ＱdU、ＱdV、ＱdWＱu2の交互のオン／オフに
伴なって、接地電位（ＧＮＤ）と高圧電源１０１の電圧
レベルの間で上昇・下降を繰り返す。
【０１００】このため、それぞれの出力系の上アーム内
の回路３０２Ｕ，３０３Ｖ，３０３Ｗは第１の実施の形
態で説明したハーフブリッジドライバの場合とほぼ同様
の、寄生コンデンサＣSUBを流れる変位電流Ｊddによる
内部電源電圧の低下問題が懸念される。本発明の第４の
実施の形態に係るパワーＩＣでは、上アーム内の回路３
０２Ｕ，３０３Ｖ，３０３Ｗを構成するＣＭＯＳインバ
ータには、それぞれバイパスダイオードＤbpが接続さ
れ、このバイパスダイオードＤbpを介して介して中性点
端子ＮnU、ＮnV、ＮnWに接続されている。図２２では、
上アームドライバ３０２Ｕのみが図示されているので、
この上アームドライバ３０２Ｕで説明する。
の回路３０２Ｕ，３０３Ｖ，３０３Ｗは第１の実施の形
態で説明したハーフブリッジドライバの場合とほぼ同様
の、寄生コンデンサＣSUBを流れる変位電流Ｊddによる
内部電源電圧の低下問題が懸念される。本発明の第４の
実施の形態に係るパワーＩＣでは、上アーム内の回路３
０２Ｕ，３０３Ｖ，３０３Ｗを構成するＣＭＯＳインバ
ータには、それぞれバイパスダイオードＤbpが接続さ
れ、このバイパスダイオードＤbpを介して介して中性点
端子ＮnU、ＮnV、ＮnWに接続されている。図２２では、
上アームドライバ３０２Ｕのみが図示されているので、
この上アームドライバ３０２Ｕで説明する。
【０１０１】即ち、図２２に示すように、上アームドラ
イバ３０２Ｕを構成するＣＭＯＳインバータ３１１はｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタとから構成
されている。ｐＭＯＳトランジスタのソース電極（第１
の主電極）は、内部電源回路１０５Ｕに、ドレイン電極
（第２の主電極）は、ｎＭＯＳトランジスタのドレイン
電極に接続されている。そして、ｐＭＯＳトランジスタ
の基板電極は、ソース電極に接続されると共に、バイパ
スダイオードＤbpを介して中性点端子ＮnUに接続されて
いる。
イバ３０２Ｕを構成するＣＭＯＳインバータ３１１はｐ
ＭＯＳトランジスタとｎＭＯＳトランジスタとから構成
されている。ｐＭＯＳトランジスタのソース電極（第１
の主電極）は、内部電源回路１０５Ｕに、ドレイン電極
（第２の主電極）は、ｎＭＯＳトランジスタのドレイン
電極に接続されている。そして、ｐＭＯＳトランジスタ
の基板電極は、ソース電極に接続されると共に、バイパ
スダイオードＤbpを介して中性点端子ＮnUに接続されて
いる。
【０１０２】このバイパスダイオードＤbpは、図３，図
５又は図１６（ａ）−Ｃのようにｐエミッタ領域を設
け、このｐエミッタ領域を中性点端子ＮnUに接続すれば
よい。具体的には、スイッチング素子としてのｐＭＯＳ
トランジスタを、埋め込み絶縁膜等の底面の誘電体およ
び側面の誘電体により隣接する他の半導体領域と分離さ
れた島状の半導体領域中に配置し、さらにこの半導体領
域に、ｐエミッタ領域を形成して、埋め込み絶縁膜等の
底面の誘電体に起因した寄生コンデンサを流れる変位電
流成分を供給すればよい。ｐエミッタ領域を中点電位に
接続することで、変位電流Ｊdによる内部電源回路１０
５Ｕの電圧の低下を防ぐことができる。
５又は図１６（ａ）−Ｃのようにｐエミッタ領域を設
け、このｐエミッタ領域を中性点端子ＮnUに接続すれば
よい。具体的には、スイッチング素子としてのｐＭＯＳ
トランジスタを、埋め込み絶縁膜等の底面の誘電体およ
び側面の誘電体により隣接する他の半導体領域と分離さ
れた島状の半導体領域中に配置し、さらにこの半導体領
域に、ｐエミッタ領域を形成して、埋め込み絶縁膜等の
底面の誘電体に起因した寄生コンデンサを流れる変位電
流成分を供給すればよい。ｐエミッタ領域を中点電位に
接続することで、変位電流Ｊdによる内部電源回路１０
５Ｕの電圧の低下を防ぐことができる。
【０１０３】このように、発明の第４の実施の形態に係
るパワーＩＣにおいては、寄生コンデンサＣSUBを流れ
る変位電流Ｊdは、主にバイパスダイオードＤbpからの
ホールの注入によって供給される。そのため、図４に示
すような簡単な内部電源回路の回路構成でも、従来問題
になった変位電流Ｊdによる内部電源電圧の低下は起こ
りにくくなる。図示を省略したＶ相及びＷ相についても
同様である。従って、各相の内部電源回路の小型化によ
り、チップサイズの小型化ができる。また、このような
単純な回路では消費電力も少なく、出力素子の駆動回路
の低消費電力化が容易となり、システムとしての電力変
換効率も高くなる。この結果、安定で、且つ高速動作可
能な高耐圧誘電体分離集積回路が実現出来る。
るパワーＩＣにおいては、寄生コンデンサＣSUBを流れ
る変位電流Ｊdは、主にバイパスダイオードＤbpからの
ホールの注入によって供給される。そのため、図４に示
すような簡単な内部電源回路の回路構成でも、従来問題
になった変位電流Ｊdによる内部電源電圧の低下は起こ
りにくくなる。図示を省略したＶ相及びＷ相についても
同様である。従って、各相の内部電源回路の小型化によ
り、チップサイズの小型化ができる。また、このような
単純な回路では消費電力も少なく、出力素子の駆動回路
の低消費電力化が容易となり、システムとしての電力変
換効率も高くなる。この結果、安定で、且つ高速動作可
能な高耐圧誘電体分離集積回路が実現出来る。
【０１０４】（その他の実施の形態）上記のように、本
発明は第１乃至第４実施の形態によって記載したが、こ
の開示の一部をなす論述及び図面はこの発明を限定する
ものであると理解すべきではない。この開示から当業者
には様々な代替実施の形態、実施例及び運用技術が明ら
かとなろう。
発明は第１乃至第４実施の形態によって記載したが、こ
の開示の一部をなす論述及び図面はこの発明を限定する
ものであると理解すべきではない。この開示から当業者
には様々な代替実施の形態、実施例及び運用技術が明ら
かとなろう。
【０１０５】例えば、上記の第１乃至第４の実施の形態
の説明においては、正の高圧電源に上アーム出力素子を
接続し、上アーム出力素子の制御電極に接続された上ア
ームドライバがフローティング状態となる場合について
説明したが、これに限られるものではない。同様の技術
的思想は、フローティング状態となる半導体素子が接続
される内部電源回路やその他の内部回路をもち、ＳＯＩ
構造を構成する台基板の電位からの変動による変位電流
が、これらの内部電源回路やその他の内部回路の動作に
影響を及ぼ素ような回路構成を含む誘電体分離集積回路
であれば適用可能であるので、他の電位関係を有する誘
電体分離集積回路であっても勿論よい。即ち、負の高圧
電源に下アーム出力素子を接続し、下アーム出力素子の
制御電極に接続された下アームドライバがフローティン
グ状態となるような誘電体分離集積回路のような、電位
関係が逆転した場合であってもかまわない。この場合
は、上記第１乃至第４の実施の形態の説明における極性
及び導電型を反転すれば同様に適用可能であることは容
易に理解できるであろう。第３の実施の形態の説明にお
ける、空乏層を台基板の下方に拡げるためには、ｐ型の
台基板の代わりにｎ型の台基板を使用することになるこ
とは勿論である。
の説明においては、正の高圧電源に上アーム出力素子を
接続し、上アーム出力素子の制御電極に接続された上ア
ームドライバがフローティング状態となる場合について
説明したが、これに限られるものではない。同様の技術
的思想は、フローティング状態となる半導体素子が接続
される内部電源回路やその他の内部回路をもち、ＳＯＩ
構造を構成する台基板の電位からの変動による変位電流
が、これらの内部電源回路やその他の内部回路の動作に
影響を及ぼ素ような回路構成を含む誘電体分離集積回路
であれば適用可能であるので、他の電位関係を有する誘
電体分離集積回路であっても勿論よい。即ち、負の高圧
電源に下アーム出力素子を接続し、下アーム出力素子の
制御電極に接続された下アームドライバがフローティン
グ状態となるような誘電体分離集積回路のような、電位
関係が逆転した場合であってもかまわない。この場合
は、上記第１乃至第４の実施の形態の説明における極性
及び導電型を反転すれば同様に適用可能であることは容
易に理解できるであろう。第３の実施の形態の説明にお
ける、空乏層を台基板の下方に拡げるためには、ｐ型の
台基板の代わりにｎ型の台基板を使用することになるこ
とは勿論である。
【０１０６】既に述べた第１乃至第４の実施の形態の説
明においては、ｐＭＯＳトランジスタがフローティング
状態となる場合について例示したが、本発明の技術的思
想は、これらの実施の形態で説明したｐＭＯＳトランジ
スタに限られるものではない。即ち、第１乃至第４の実
施の形態においては、正の高圧電源に上アーム出力素子
を接続し、フローティング状態となる上アーム出力素子
の制御電極に、フローティング状態で動作するスイッチ
ング素子が接続される。この場合は、フローティング状
態で動作するスイッチング素子としては、既に説明した
ｐＭＯＳトランジスタ以外に、ｐｎｐバイポーラトラン
ジスタ、ｐチャネルＳＩＴ等のｐチャネル半導体素子が
適用できる。一方、負の高圧電源に下アーム出力素子を
接続し、フローティング状態となる下アーム出力素子の
制御電極に、下アームドライバがフローティング状態と
なるように接続される。この場合は、フローティング状
態で動作するスイッチング素子としては、ｎＭＯＳトラ
ンジスタ、ｎｐｎバイポーラトランジスタ、ｎチャネル
ＳＩＴのｎチャネル半導体素子が適用できる。さらに、
これらのｐチャネル半導体素子やｎチャネル半導体素子
に隣接して、ｎＭＯＳトランジスタ、ｎｐｎバイポーラ
トランジスタ、ｐｎｐバイポーラトランジスタ、ｎチャ
ネルＳＩＴ、ｐチャネルＳＩＴ、あるいはダイオード等
の他の半導体素子が隣接して配置されていてもかまわな
いことは勿論である。
明においては、ｐＭＯＳトランジスタがフローティング
状態となる場合について例示したが、本発明の技術的思
想は、これらの実施の形態で説明したｐＭＯＳトランジ
スタに限られるものではない。即ち、第１乃至第４の実
施の形態においては、正の高圧電源に上アーム出力素子
を接続し、フローティング状態となる上アーム出力素子
の制御電極に、フローティング状態で動作するスイッチ
ング素子が接続される。この場合は、フローティング状
態で動作するスイッチング素子としては、既に説明した
ｐＭＯＳトランジスタ以外に、ｐｎｐバイポーラトラン
ジスタ、ｐチャネルＳＩＴ等のｐチャネル半導体素子が
適用できる。一方、負の高圧電源に下アーム出力素子を
接続し、フローティング状態となる下アーム出力素子の
制御電極に、下アームドライバがフローティング状態と
なるように接続される。この場合は、フローティング状
態で動作するスイッチング素子としては、ｎＭＯＳトラ
ンジスタ、ｎｐｎバイポーラトランジスタ、ｎチャネル
ＳＩＴのｎチャネル半導体素子が適用できる。さらに、
これらのｐチャネル半導体素子やｎチャネル半導体素子
に隣接して、ｎＭＯＳトランジスタ、ｎｐｎバイポーラ
トランジスタ、ｐｎｐバイポーラトランジスタ、ｎチャ
ネルＳＩＴ、ｐチャネルＳＩＴ、あるいはダイオード等
の他の半導体素子が隣接して配置されていてもかまわな
いことは勿論である。
【０１０７】さらに、本発明の技術的思想は、例えば、
ｎ型半導体領域中にｐウェルがあり，その中にｎＭＯＳ
トランジスタが形成されている場合でも適用可能であ
る。多くの場合、ｎ型半導体領域中のｐウェルは低電位
側，もしくは基準電位、即ち中点電位に接続されてい
る。この場合はフローティング状態とはならないので、
本発明を適用するまでもない。しかし、ｐウェルが基準
電位から浮かんだ、フローティング状態で用いられるｎ
ＭＯＳトランジスタの場合は、第１乃至第４の実施の形
態と同様に、ｐエミッタ領域を設け、このｐエミッタ領
域を中点電位に固定すればよい。この場合、ｐエミッタ
領域は素子（ｎＭＯＳトランジスタ）を形成しているｐ
ウェルから一定の距離を保って形成すればよい。この拡
散層間の「一定の距離」は内部電源電圧を支えられるほ
どの逆耐圧を持つように設定することは勿論である。即
ち、フローティング状態となる半導体領域がｐ拡散層や
ｎ拡散層を有し、このｐ拡散層やｎ拡散層が、内部電源
回路やその他の内部回路に接続されるような構造の誘電
体分離集積回路に対して、本発明は適用可能で、この適
用により有効に機能する。これら種々の半導体素子の場
合でも、第１乃至第４の実施の形態と同様に、変位電流
成分を供給するためのエミッタ領域を設け、このエミッ
タ領域を中点電位に固定すればよい。多くの場合このエ
ミッタ領域は、対象とする半導体素子の半導体領域とは
逆バイアス関係になるので、これらの動作に影響を与え
ることはない。あるいは、上記のｎＭＯＳトランジスタ
の場合のように、ｐウェルと本発明のｐエミッタ領域と
を、内部電源電圧相当の逆耐圧が維持できる距離で配置
すれば、これらの半導体素子の動作に影響を与えること
はない。
ｎ型半導体領域中にｐウェルがあり，その中にｎＭＯＳ
トランジスタが形成されている場合でも適用可能であ
る。多くの場合、ｎ型半導体領域中のｐウェルは低電位
側，もしくは基準電位、即ち中点電位に接続されてい
る。この場合はフローティング状態とはならないので、
本発明を適用するまでもない。しかし、ｐウェルが基準
電位から浮かんだ、フローティング状態で用いられるｎ
ＭＯＳトランジスタの場合は、第１乃至第４の実施の形
態と同様に、ｐエミッタ領域を設け、このｐエミッタ領
域を中点電位に固定すればよい。この場合、ｐエミッタ
領域は素子（ｎＭＯＳトランジスタ）を形成しているｐ
ウェルから一定の距離を保って形成すればよい。この拡
散層間の「一定の距離」は内部電源電圧を支えられるほ
どの逆耐圧を持つように設定することは勿論である。即
ち、フローティング状態となる半導体領域がｐ拡散層や
ｎ拡散層を有し、このｐ拡散層やｎ拡散層が、内部電源
回路やその他の内部回路に接続されるような構造の誘電
体分離集積回路に対して、本発明は適用可能で、この適
用により有効に機能する。これら種々の半導体素子の場
合でも、第１乃至第４の実施の形態と同様に、変位電流
成分を供給するためのエミッタ領域を設け、このエミッ
タ領域を中点電位に固定すればよい。多くの場合このエ
ミッタ領域は、対象とする半導体素子の半導体領域とは
逆バイアス関係になるので、これらの動作に影響を与え
ることはない。あるいは、上記のｎＭＯＳトランジスタ
の場合のように、ｐウェルと本発明のｐエミッタ領域と
を、内部電源電圧相当の逆耐圧が維持できる距離で配置
すれば、これらの半導体素子の動作に影響を与えること
はない。
【０１０８】また、図４は、本発明の第１の実施の形態
に係る誘電体分離集積回路に用いる内部電源回路１０５
の一例を示したにすぎず、種々の方式及び回路構成の内
部電源回路が採用可能であることは勿論である。同様
に、本発明の第２乃至第４の実施の形態に係る誘電体分
離集積回路においても、図４に示した内部電源回路１０
５が適用可能であるし、図４に示した内部電源回路１０
５以外の種々の方式及び回路構成の内部電源回路が採用
可能である。
に係る誘電体分離集積回路に用いる内部電源回路１０５
の一例を示したにすぎず、種々の方式及び回路構成の内
部電源回路が採用可能であることは勿論である。同様
に、本発明の第２乃至第４の実施の形態に係る誘電体分
離集積回路においても、図４に示した内部電源回路１０
５が適用可能であるし、図４に示した内部電源回路１０
５以外の種々の方式及び回路構成の内部電源回路が採用
可能である。
【０１０９】このように、本発明はここでは記載してい
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。
ない様々な実施の形態等を包含するということを理解す
べきである。したがって、本発明はこの開示から妥当な
特許請求の範囲に係る発明特定事項によってのみ限定さ
れるものである。
【０１１０】
【発明の効果】本発明によれば、種々のスイッチングす
るブロックが同一チップ上に集積化された誘電体分離集
積回路において、その電圧変動率ｄＶ／ｄｔが大きくな
っても、安定した動作が保証され、その結果、信頼性の
高い誘電体分離集積回路を提供することが出来る。
るブロックが同一チップ上に集積化された誘電体分離集
積回路において、その電圧変動率ｄＶ／ｄｔが大きくな
っても、安定した動作が保証され、その結果、信頼性の
高い誘電体分離集積回路を提供することが出来る。
【０１１１】本発明によれば、内部電源回路は小型な簡
単な構成の回路で十分であり、誘電体分離集積回路のチ
ップサイズの縮小が可能である。
単な構成の回路で十分であり、誘電体分離集積回路のチ
ップサイズの縮小が可能である。
【０１１２】本発明によれば、誘電体分離集積回路に固
有の底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが
流れることを防止、若しくは低減し、或いは変位電流Ｊ
dが流れることにより、特定の内部回路に影響を及ぼす
ことを有効に防止でき、安定な動作が可能な誘電体分離
集積回路を提供することができる。
有の底面の寄生ＭＯＳ（ＭＩＳ）構造に変位電流Ｊdが
流れることを防止、若しくは低減し、或いは変位電流Ｊ
dが流れることにより、特定の内部回路に影響を及ぼす
ことを有効に防止でき、安定な動作が可能な誘電体分離
集積回路を提供することができる。
【０１１３】本発明によれば、フローティング状態で動
作し、この半導体素子が特定の内部回路に接続されてい
る場合において、底面の寄生ＭＯＳ（ＭＩＳ）構造に変
位電流Ｊdが流れることにより、この特定の内部回路に
影響を及ぼし、回路パラメータが変動することを有効に
防止でき、安定な動作が可能な誘電体分離集積回路を提
供することができる。
作し、この半導体素子が特定の内部回路に接続されてい
る場合において、底面の寄生ＭＯＳ（ＭＩＳ）構造に変
位電流Ｊdが流れることにより、この特定の内部回路に
影響を及ぼし、回路パラメータが変動することを有効に
防止でき、安定な動作が可能な誘電体分離集積回路を提
供することができる。
【０１１４】本発明によれば、内部電源回路の消費電力
が少なくできるので、電力変換効率が高く、且つ高速動
作可能な誘電体分離集積回路を提供することができる。
が少なくできるので、電力変換効率が高く、且つ高速動
作可能な誘電体分離集積回路を提供することができる。
【図１】本発明の第１の実施の形態に係る誘電体分離集
積回路の回路図である。
積回路の回路図である。
【図２】図２（ａ）は図１の上アームドライバの出力段
ＣＭＯＳインバータの近傍を示す回路図で、図２（ｂ）
は図２（ａ）に示したＣＭＯＳインバータのパターンの
平面図である。
ＣＭＯＳインバータの近傍を示す回路図で、図２（ｂ）
は図２（ａ）に示したＣＭＯＳインバータのパターンの
平面図である。
【図３】図３の平面図のＢ−Ｂ方向に沿った断面図であ
る。
る。
【図４】本発明の第１の実施の形態に係る誘電体分離集
積回路に用いる内部電源回路の回路図である。
積回路に用いる内部電源回路の回路図である。
【図５】本発明の第１の実施の形態の変形例に係る誘電
体分離集積回路の一部を示す模式的な断面図である。
体分離集積回路の一部を示す模式的な断面図である。
【図６】本発明の第１の実施の形態の他の変形例に係る
誘電体分離集積回路の一部を示す模式的な断面図であ
る。
誘電体分離集積回路の一部を示す模式的な断面図であ
る。
【図７】本発明の第１の実施の形態のさらに他の変形例
に係る誘電体分離集積回路の一部を示す模式的な断面図
である。
に係る誘電体分離集積回路の一部を示す模式的な断面図
である。
【図８】本発明の第１の実施の形態のさらに他の変形例
に係る誘電体分離集積回路の一部を示す模式的な断面図
である。
に係る誘電体分離集積回路の一部を示す模式的な断面図
である。
【図９】図９（ａ）は、図８に示す誘電体分離集積回路
を製造するための工程平面図（その１）で、図９（ｂ）
は、図９（ａ）のＢ−Ｂに沿った階段断面図である。
を製造するための工程平面図（その１）で、図９（ｂ）
は、図９（ａ）のＢ−Ｂに沿った階段断面図である。
【図１０】図１０（ａ）は、図８に示す誘電体分離集積
回路を製造するための工程平面図（その２）で、図１０
（ｂ）は、図１０（ａ）のＢ−Ｂに沿った階段断面図で
ある。
回路を製造するための工程平面図（その２）で、図１０
（ｂ）は、図１０（ａ）のＢ−Ｂに沿った階段断面図で
ある。
【図１１】図１１（ａ）は、図８に示す誘電体分離集積
回路を製造するための工程平面図（その３）で、図１１
（ｂ）は、図１１（ａ）のＢ−Ｂに沿った階段断面図で
ある。
回路を製造するための工程平面図（その３）で、図１１
（ｂ）は、図１１（ａ）のＢ−Ｂに沿った階段断面図で
ある。
【図１２】図１２（ａ）は、図８に示す誘電体分離集積
回路を製造するための工程平面図（その４）で、図１２
（ｂ）は、図１２（ａ）のＢ−Ｂに沿った階段断面図で
ある。
回路を製造するための工程平面図（その４）で、図１２
（ｂ）は、図１２（ａ）のＢ−Ｂに沿った階段断面図で
ある。
【図１３】図１３（ａ）は、図８に示す誘電体分離集積
回路を製造するための工程平面図（その５）で、図１３
（ｂ）は、図１３（ａ）のＢ−Ｂに沿った階段断面図で
ある。
回路を製造するための工程平面図（その５）で、図１３
（ｂ）は、図１３（ａ）のＢ−Ｂに沿った階段断面図で
ある。
【図１４】図１４（ａ）は、図８に示す誘電体分離集積
回路を製造するための工程平面図で（その６）、図１４
（ｂ）は、図１４（ａ）のＢ−Ｂに沿った階段断面図で
ある。
回路を製造するための工程平面図で（その６）、図１４
（ｂ）は、図１４（ａ）のＢ−Ｂに沿った階段断面図で
ある。
【図１５】本発明の第１の実施の形態のさらに他の変形
例に係る誘電体分離集積回路の一部の平面図である。
例に係る誘電体分離集積回路の一部の平面図である。
【図１６】図１６（ａ）乃至図１６（ｃ）は本発明の第
２の実施の形態に係る誘電体分離集積回路の中性点端子
Ｎn2の電位（中点電位）依存性を示す部分断面図であ
る。
２の実施の形態に係る誘電体分離集積回路の中性点端子
Ｎn2の電位（中点電位）依存性を示す部分断面図であ
る。
【図１７】図１７（ａ）は、本発明の第３の実施の形態
に係る誘電体分離集積回路と比較するための参考図であ
り、ｐＭＯＳトランジスタＱp1の寄生容量を示す等価回
路図であり、図１７（ｂ）は、図１７（ａ）に示したｐ
ＭＯＳトランジスタＱp1に着目した図であり、ｎ型の台
基板の上にｐＭＯＳトランジスタを形成することによ
り、ＳＯＩ酸化膜の下面に蓄積層が形成されることを説
明する模式的な断面図である。
に係る誘電体分離集積回路と比較するための参考図であ
り、ｐＭＯＳトランジスタＱp1の寄生容量を示す等価回
路図であり、図１７（ｂ）は、図１７（ａ）に示したｐ
ＭＯＳトランジスタＱp1に着目した図であり、ｎ型の台
基板の上にｐＭＯＳトランジスタを形成することによ
り、ＳＯＩ酸化膜の下面に蓄積層が形成されることを説
明する模式的な断面図である。
【図１８】図１８（ａ）は、本発明の第３の実施の形態
に係る誘電体分離集積回路のｐＭＯＳトランジスタの寄
生容量を示す等価回路図で、図１８（ｂ）は、図１８
（ａ）に示したｐＭＯＳトランジスタに着目した図であ
り、ｐ型の台基板の上にｐＭＯＳトランジスタを形成す
ることにより、ｐ型の台基板に空乏層が拡がることを説
明する模式的な断面図である。
に係る誘電体分離集積回路のｐＭＯＳトランジスタの寄
生容量を示す等価回路図で、図１８（ｂ）は、図１８
（ａ）に示したｐＭＯＳトランジスタに着目した図であ
り、ｐ型の台基板の上にｐＭＯＳトランジスタを形成す
ることにより、ｐ型の台基板に空乏層が拡がることを説
明する模式的な断面図である。
【図１９】本発明の第３の実施の形態の変形例に係る誘
電体分離集積回路の一部を示す模式的な断面図である。
電体分離集積回路の一部を示す模式的な断面図である。
【図２０】本発明の第３の実施の形態の他の変形例に係
る誘電体分離集積回路の一部を示す模式的な断面図であ
る。
る誘電体分離集積回路の一部を示す模式的な断面図であ
る。
【図２１】本発明の第３の実施の形態のさらに他の変形
例に係る誘電体分離集積回路の一部を示す模式的な断面
図である。
例に係る誘電体分離集積回路の一部を示す模式的な断面
図である。
【図２２】本発明の第４の実施の形態に係るパワーＩＣ
の回路図である。
の回路図である。
【図２３】従来のＳＯＩ構造を有した誘電体分離ＩＣを
示す断面図である。
示す断面図である。
【図２４】従来の誘電体分離集積回路の回路図である。
【図２５】他の従来の誘電体分離集積回路の回路図であ
る。
る。
【図２６】図２４および図２５に示した誘電体分離集積
回路の上アーム側出力／下アーム側出力／中点出力の時
間変化を示す図である。
回路の上アーム側出力／下アーム側出力／中点出力の時
間変化を示す図である。
【図２７】図２７（ａ）は従来の誘電体分離集積回路の
上アームドライバの出力段ＣＭＯＳインバータの近傍を
示す回路図で、図２７（ｂ）はその平面図である。
上アームドライバの出力段ＣＭＯＳインバータの近傍を
示す回路図で、図２７（ｂ）はその平面図である。
【図２８】図２７（ｂ）のＡ−Ａ方向に沿った断面図で
ある。
ある。
１ 台基板 ２ 裏面電極 ３ フィールド絶縁膜 ４ ｐ反転層 ５，９ 空乏層 ６ トレンチ側壁絶縁膜 ７ トレンチ埋め込みポリシリコン ８ 蓄積層 １２，１２ａ，１２ｃ ＳＯＩ酸化膜（埋め込み絶縁
膜） １２ｂ 高導電層 １０１ 高圧電源 １０２，３０２Ｕ，３０２Ｖ，３０２Ｗ 上アームドラ
イバ １０３，３０３Ｕ，３０３Ｖ，３０３Ｗ 下アームドラ
イバ １０４ 上下相分配ロジック １０５ 内部電源回路 １１１，３１１ 上アームＣＭＯＳインバータ １１２，３１１ 下アームＣＭＯＳインバータ １２１，３２１ 上アーム・バッファ・アンプ １２２，３２２ 下アーム・バッファ・アンプ １３１，３３１ 上アーム・コントロールロジック １３２，３３２ 下アーム・コントロールロジック １４１ ｐ+ソース領域 １４２ ｐ+ドレイン領域 １４３ ｎ+基板コンタクト領域 １４４，１５４ ゲート電極 １４５，１４６，１５５，１６１，１６２，２５５，２
５６，２６２，２６３金属配線 １３７，１３８，１３９，１４０，１４７，１４８，１
４９，１５７，１５８，１５９ Ｓｉ島領域 １５１，５１１ ｎ+ソース領域 １５２，５１２ ｎ+ドレイン領域 １５３，５１３ ｐ+基板コンタクト領域 ２４２，２４３，２４３ａ，２４３ｂ，２４４，２４
５，２４６，２４８ａ，２４８ｂ，３４９・ ｐエミッ
タ領域 ２４６ ｎウェル ２４７ 導電性物質 ３０４ ３相分配ロジック ３３１ ゲート酸化膜 ３３２ フォトレジスト膜 ３３３ 層間絶縁膜 ３４７ 酸化膜 ３４８ 拡散用トレンチ ３５１ 素子分離用トレンチ（溝） ５０１ ｐウェル ６０１ ｎ+エミッタ領域 ６０２ ｐベース領域 ６０３ ｎ+コレクタ領域 Ｑu1，Ｑu2，ＱuU，ＱuV，ＱuW 上アーム出力素子 Ｑd1，Ｑd2，ＱdU，ＱdV，ＱdW 下アーム出力素子 Ｄu1，Ｄu2，ＤuU，ＤuV，ＤuW 上アーム・リカバリー
ダイオード Ｄd1，Ｄd2，ＤdU，ＤdV，ＤdW 下アーム・リカバリー
ダイオード Ｄbp バイパスダイオード ＣSUB 寄生コンデンサ Ｎn1，Ｎn2，ＮnU，ＮnV，ＮnW 中点ノード（中性点端
子）
膜） １２ｂ 高導電層 １０１ 高圧電源 １０２，３０２Ｕ，３０２Ｖ，３０２Ｗ 上アームドラ
イバ １０３，３０３Ｕ，３０３Ｖ，３０３Ｗ 下アームドラ
イバ １０４ 上下相分配ロジック １０５ 内部電源回路 １１１，３１１ 上アームＣＭＯＳインバータ １１２，３１１ 下アームＣＭＯＳインバータ １２１，３２１ 上アーム・バッファ・アンプ １２２，３２２ 下アーム・バッファ・アンプ １３１，３３１ 上アーム・コントロールロジック １３２，３３２ 下アーム・コントロールロジック １４１ ｐ+ソース領域 １４２ ｐ+ドレイン領域 １４３ ｎ+基板コンタクト領域 １４４，１５４ ゲート電極 １４５，１４６，１５５，１６１，１６２，２５５，２
５６，２６２，２６３金属配線 １３７，１３８，１３９，１４０，１４７，１４８，１
４９，１５７，１５８，１５９ Ｓｉ島領域 １５１，５１１ ｎ+ソース領域 １５２，５１２ ｎ+ドレイン領域 １５３，５１３ ｐ+基板コンタクト領域 ２４２，２４３，２４３ａ，２４３ｂ，２４４，２４
５，２４６，２４８ａ，２４８ｂ，３４９・ ｐエミッ
タ領域 ２４６ ｎウェル ２４７ 導電性物質 ３０４ ３相分配ロジック ３３１ ゲート酸化膜 ３３２ フォトレジスト膜 ３３３ 層間絶縁膜 ３４７ 酸化膜 ３４８ 拡散用トレンチ ３５１ 素子分離用トレンチ（溝） ５０１ ｐウェル ６０１ ｎ+エミッタ領域 ６０２ ｐベース領域 ６０３ ｎ+コレクタ領域 Ｑu1，Ｑu2，ＱuU，ＱuV，ＱuW 上アーム出力素子 Ｑd1，Ｑd2，ＱdU，ＱdV，ＱdW 下アーム出力素子 Ｄu1，Ｄu2，ＤuU，ＤuV，ＤuW 上アーム・リカバリー
ダイオード Ｄd1，Ｄd2，ＤdU，ＤdV，ＤdW 下アーム・リカバリー
ダイオード Ｄbp バイパスダイオード ＣSUB 寄生コンデンサ Ｎn1，Ｎn2，ＮnU，ＮnV，ＮnW 中点ノード（中性点端
子）
───────────────────────────────────────────────────── フロントページの続き (72)発明者 増田 久美子 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内 (72)発明者 佐藤 信幸 神奈川県川崎市幸区小向東芝町１ 株式会 社東芝多摩川工場内
Claims (12)
- 【請求項１】 第１の主電極が高圧電源に接続された上
アーム出力素子と、該上アーム出力素子の第２の主電極
と自己の第１の主電極とを接続し、自己の第２の主電極
が接地電位（ＧＮＤ）に接続された下アーム出力素子と
の直列回路からなる主力回路を駆動する集積回路であっ
て、 底面および側面を誘電体で分離された島状の半導体領域
と、 該半導体領域中に配置され、且つ、上アーム出力素子及
び下アーム出力素子の内フローティング状態となる出力
素子の制御電極に接続され、フローティング状態で動作
するスイッチング素子と、 該スイッチング素子とは離間した位置において、前記半
導体領域中に配置された、前記スイッチング素子の主電
流となるキャリアと同一の導電型キャリアを前記半導体
領域に注入させるためのエミッタ領域、 とを少なくとも具備することを特徴とする誘電体分離集
積回路。 - 【請求項２】 第１の主電極が高圧電源に接続された上
アーム出力素子と、該上アーム出力素子の第２の主電極
と自己の第１の主電極とを接続し、自己の第２の主電極
が接地電位（ＧＮＤ）に接続された下アーム出力素子と
の直列回路からなる主力回路を駆動する集積回路であっ
て、 台基板と、 該台基板の上部の埋め込み絶縁膜と、 該埋め込み絶縁膜の上部の第１導電型半導体領域と、 該第１導電型半導体領域を、該第１導電型半導体領域に
隣接した他の半導体領域と互いに分離する誘電体分離領
域と、 該第１導電型半導体領域中に配置された第２導電型の第
１の主電極領域および第２の主電極領域を有するスイッ
チング素子と、 該第１導電型半導体領域中に、前記第１及び第２の主電
極領域とは離間して配置された第２導電型のエミッタ領
域とを少なくとも具備することを特徴とする誘電体分離
集積回路。 - 【請求項３】 第１導電型ウェル領域を、前記第１導電
型半導体領域中に更に具備し、前記第１及び第２の主電
極領域は、該第１導電型ウェル領域に配置されているこ
とを特徴とする請求項２記載の誘電体分離集積回路。 - 【請求項４】 第１の主電極が高圧電源に接続された上
アーム出力素子と、該上アーム出力素子の第２の主電極
と自己の第１の主電極とを接続し、自己の第２の主電極
が接地電位（ＧＮＤ）に接続された下アーム出力素子と
を駆動するための集積回路であって、 該集積回路は、前記上アーム出力素子の制御電極に接続
された上アームドライバと、前記下アーム出力素子の制
御電極に接続された下アームドライバと、前記上アーム
ドライバに電源電圧を供給するための内部電源回路とを
少なくとも具備し、 前記内部電源回路に接続された前記上アームドライバを
構成するスイッチング素子が、底面の誘電体および側面
の誘電体により隣接する他の半導体領域と分離された島
状の半導体領域中に配置され、 該半導体領域は、前記底面の誘電体に起因した寄生コン
デンサを流れる変位電流成分を供給するためのエミッタ
領域を少なくとも具備することを特徴とする誘電体分離
集積回路。 - 【請求項５】 第１の主電極が高圧電源に接続された上
アーム出力素子と、該上アーム出力素子の第２の主電極
と自己の第１の主電極とを接続し、自己の第２の主電極
が接地電位（ＧＮＤ）に接続された下アーム出力素子
と、前記上アーム出力素子の制御電極に接続された上ア
ームドライバと、前記下アーム出力素子の制御電極に接
続された下アームドライバと、前記上アームドライバに
電源電圧を供給するための内部電源回路とを、同一半導
体チップ上に集積化したパワーＩＣであって、 前記内部電源回路に接続された前記上アームドライバを
構成するスイッチング素子が、底面の誘電体および側面
の誘電体により隣接する他の半導体領域と分離された島
状の半導体領域中に配置され、 該半導体領域は、前記底面の誘電体に起因した寄生コン
デンサを流れる変位電流成分を供給するためのエミッタ
領域を少なくとも具備することを特徴とする誘電体分離
集積回路。 - 【請求項６】 前記エミッタ領域は前記スイッチング素
子の第１及び第２の主電極領域よりも深く形成されてい
ることを特徴とする請求項１乃至５のいずれかに記載の
誘電体分離集積回路。 - 【請求項７】 前記エミッタ領域は前記島状の半導体領
域の表面から前記底面方向に延び、前記底面の誘電体に
接していることを特徴とする請求項１、４又は５記載の
誘電体分離集積回路。 - 【請求項８】 前記エミッタ領域は第１導電型半導体領
域の表面から前記台基板方向に延び、前記埋め込み絶縁
膜に接していることを特徴とする請求項２又は３記載の
誘電体分離集積回路。 - 【請求項９】 前記底面の誘電体は、前記エミッタ領域
と同一導電型の半導体からなる台基板の上に形成されて
いることを特徴とする請求項１、４又は５記載の誘電体
分離集積回路。 - 【請求項１０】 前記台基板は、前記第２導電型の半導
体基板であることを特徴とする請求項２又は３記載の誘
電体分離集積回路。 - 【請求項１１】 前記エミッタ領域は、所定の基準電位
に接続されていることを特徴とする請求項１乃至１０の
いずれか記載の誘電体分離集積回路。 - 【請求項１２】 前記基準電位は上アーム主力素子と下
アーム出力素子との中点電位であることを特徴とする請
求項１１記載の誘電体分離集積回路。
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Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1233447A2 (en) * | 2001-02-15 | 2002-08-21 | Hitachi, Ltd. | Semiconductor device |
| JP2006081255A (ja) * | 2004-09-08 | 2006-03-23 | Fuji Electric Device Technology Co Ltd | インバータ装置、集積回路チップ及び車両駆動装置 |
| JP2011004603A (ja) * | 2010-10-04 | 2011-01-06 | Fuji Electric Systems Co Ltd | インバータ装置 |
| JP2011049582A (ja) * | 2003-04-16 | 2011-03-10 | Fuji Electric Systems Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 |
Families Citing this family (25)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE19713980C2 (de) * | 1997-04-04 | 1999-03-18 | Siemens Ag | Leistungsdiode, Herstellungsverfahren für diese und Verwendung derselben (FCI-Diode) |
| JP3415581B2 (ja) * | 2000-11-29 | 2003-06-09 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置 |
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| JP3485091B2 (ja) * | 2001-01-19 | 2004-01-13 | セイコーエプソン株式会社 | 半導体装置およびその製造方法 |
| US6531895B1 (en) * | 2002-02-08 | 2003-03-11 | Delphi Technologies, Inc. | Isolated gate drive circuit having a switched input capacitor |
| US6583663B1 (en) | 2002-04-22 | 2003-06-24 | Power Integrations, Inc. | Power integrated circuit with distributed gate driver |
| EP1369929B1 (en) * | 2002-05-27 | 2016-08-03 | STMicroelectronics Srl | A process for manufacturing encapsulated optical sensors, and an encapsulated optical sensor manufactured using this process |
| JP4999464B2 (ja) * | 2003-12-19 | 2012-08-15 | サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド | 広いメサを備えた超接合ディバイスの製造方法 |
| US7049677B2 (en) * | 2004-01-28 | 2006-05-23 | Power-One, Inc. | Low cost dielectric isolation method for integration of vertical power MOSFET and lateral driver devices |
| US7315075B2 (en) * | 2005-01-26 | 2008-01-01 | International Business Machines Corporation | Capacitor below the buried oxide of SOI CMOS technologies for protection against soft errors |
| US7714355B1 (en) * | 2005-12-20 | 2010-05-11 | National Semiconductor Corp | Method of controlling the breakdown voltage of BSCRs and BJT clamps |
| EP1863081A3 (en) * | 2006-03-10 | 2008-03-05 | Hitachi, Ltd. | Dielectric material separated-type, high breakdown voltage semiconductor circuit device, and production method thereof |
| JP2008159736A (ja) * | 2006-12-22 | 2008-07-10 | Elpida Memory Inc | 半導体装置及びその電源供給方法 |
| JP4616856B2 (ja) * | 2007-03-27 | 2011-01-19 | 株式会社日立製作所 | 半導体装置、及び半導体装置の製造方法 |
| CN101364210B (zh) * | 2007-08-06 | 2012-05-30 | 鸿富锦精密工业（深圳）有限公司 | 一种可扩展使用组成部件的便携式电脑 |
| US8665007B2 (en) | 2011-06-10 | 2014-03-04 | Cypress Semiconductor Corporation | Dynamic power clamp for RFID power control |
| US8729960B2 (en) | 2011-06-10 | 2014-05-20 | Cypress Semiconductor Corporation | Dynamic adjusting RFID demodulation circuit |
| US8729874B2 (en) | 2011-06-10 | 2014-05-20 | Cypress Semiconductor Corporation | Generation of voltage supply for low power digital circuit operation |
| US8669801B2 (en) | 2011-06-10 | 2014-03-11 | Cypress Semiconductor Corporation | Analog delay cells for the power supply of an RFID tag |
| US8584959B2 (en) | 2011-06-10 | 2013-11-19 | Cypress Semiconductor Corp. | Power-on sequencing for an RFID tag |
| US8823267B2 (en) | 2011-06-10 | 2014-09-02 | Cypress Semiconductor Corporation | Bandgap ready circuit |
| US8841890B2 (en) | 2011-06-10 | 2014-09-23 | Cypress Semiconductor Corporation | Shunt regulator circuit having a split output |
| US8445356B1 (en) | 2012-01-05 | 2013-05-21 | International Business Machines Corporation | Integrated circuit having back gating, improved isolation and reduced well resistance and method to fabricate same |
| JP6950380B2 (ja) * | 2017-09-05 | 2021-10-13 | 富士電機株式会社 | 半導体集積回路 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1168540A (ja) * | 1997-04-03 | 1999-03-09 | Fuji Electric Co Ltd | 高耐圧パワーｉｃの出力段回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6020222A (en) * | 1997-12-16 | 2000-02-01 | Advanced Micro Devices, Inc. | Silicon oxide insulator (SOI) semiconductor having selectively linked body |
-
1999
- 1999-04-22 JP JP11541899A patent/JP3517154B2/ja not_active Expired - Fee Related
- 1999-04-29 US US09/301,596 patent/US6225664B1/en not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH1168540A (ja) * | 1997-04-03 | 1999-03-09 | Fuji Electric Co Ltd | 高耐圧パワーｉｃの出力段回路 |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1233447A2 (en) * | 2001-02-15 | 2002-08-21 | Hitachi, Ltd. | Semiconductor device |
| EP1233447A3 (en) * | 2001-02-15 | 2005-01-19 | Hitachi, Ltd. | Semiconductor device |
| US7161264B2 (en) | 2001-02-15 | 2007-01-09 | Hitachi, Ltd. | Semiconductor circuit having drivers of different withstand voltage within the same chip |
| JP2011049582A (ja) * | 2003-04-16 | 2011-03-10 | Fuji Electric Systems Co Ltd | 逆阻止型絶縁ゲート形バイポーラトランジスタの製造方法 |
| JP2006081255A (ja) * | 2004-09-08 | 2006-03-23 | Fuji Electric Device Technology Co Ltd | インバータ装置、集積回路チップ及び車両駆動装置 |
| JP4647266B2 (ja) * | 2004-09-08 | 2011-03-09 | 富士電機システムズ株式会社 | インバータ装置、集積回路チップ及び車両駆動装置 |
| US7960937B2 (en) | 2004-09-08 | 2011-06-14 | Fuji Electric Systems Co., Ltd. | Inverter unit, integrated circuit chip, and vehicle drive apparatus |
| US8405343B2 (en) | 2004-09-08 | 2013-03-26 | Fuji Electric Systems Co., Ltd. | Inverter unit, integrated circuit chip, and vehicle drive apparatus |
| US8664909B2 (en) | 2004-09-08 | 2014-03-04 | Fuji Electric Co., Ltd. | Inverter unit, integrated circuit chip, and vehicle drive apparatus |
| JP2011004603A (ja) * | 2010-10-04 | 2011-01-06 | Fuji Electric Systems Co Ltd | インバータ装置 |
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