JP3485091B2 - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
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- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
- H01L29/78612—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect
- H01L29/78615—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device for preventing the kink- or the snapback effect, e.g. discharging the minority carriers of the channel region for preventing bipolar effect with a body contact
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- H—ELECTRICITY
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
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- H01L27/1203—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body the substrate comprising an insulating body on a semiconductor body, e.g. SOI
-
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- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/73—Bipolar junction transistors
- H01L29/7317—Bipolar thin film transistors
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Description
【０００１】
【発明の属する技術分野】本発明は、電界効果型トラン
ジスタおよびバイポーラトランジスタを有する半導体装
置およびその製造方法に関する。
ジスタおよびバイポーラトランジスタを有する半導体装
置およびその製造方法に関する。
【０００２】
【背景技術】ＳＯＩ構造のＭＯＳ電界効果トランジスタ
は、通常のＭＯＳ電界効果トランジスタに比べ、低消費
電力で、かつ高速で駆動させることができる。
は、通常のＭＯＳ電界効果トランジスタに比べ、低消費
電力で、かつ高速で駆動させることができる。
【０００３】図１６は、ＳＯＩ構造のＭＯＳ電界効果ト
ランジスタの一例の模式図である。シリコン基板２００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが形
成されている。埋め込み酸化膜１１００上であって、か
つソース領域１２００とドレイン領域１３００との間に
は、ボディ領域１４００が形成されている。ボディ領域
１４００上には、ゲート絶縁膜を介してゲート電極１５
００が形成されている。
ランジスタの一例の模式図である。シリコン基板２００
０上には、シリコン酸化膜からなる埋め込み酸化膜１１
００が形成されている。埋め込み酸化膜１１００上に
は、ソース領域１２００とドレイン領域１３００とが形
成されている。埋め込み酸化膜１１００上であって、か
つソース領域１２００とドレイン領域１３００との間に
は、ボディ領域１４００が形成されている。ボディ領域
１４００上には、ゲート絶縁膜を介してゲート電極１５
００が形成されている。
【０００４】ところで、このＭＯＳ電界効果トランジス
タのボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン化現象により発生した
キャリアは、ボディ領域１４００に蓄積されることにな
る。ボディ領域１４００においてキャリアが蓄積される
と、ボディ領域１４００の電位が変化する。いわゆる基
板浮遊効果とよばれる現象が生じる。基板浮遊効果が生
じることにより、ＭＯＳ電界効果型トランジスタにおい
て、キンク現象や、ヒストリ効果が生じる。
タのボディ領域１４００は、フローティングの状態にあ
る。このため、インパクトイオン化現象により発生した
キャリアは、ボディ領域１４００に蓄積されることにな
る。ボディ領域１４００においてキャリアが蓄積される
と、ボディ領域１４００の電位が変化する。いわゆる基
板浮遊効果とよばれる現象が生じる。基板浮遊効果が生
じることにより、ＭＯＳ電界効果型トランジスタにおい
て、キンク現象や、ヒストリ効果が生じる。
【０００５】
【発明が解決しようとする課題】本発明の目的は、基板
浮遊効果が抑えられた半導体装置およびその製造方法を
提供することにある。
浮遊効果が抑えられた半導体装置およびその製造方法を
提供することにある。
【０００６】
【課題を解決するための手段】（半導体装置）
（ａ）本発明の第１の半導体装置は、絶縁層と、前記絶
縁層上に形成された半導体層と、前記半導体層内に形成
された素子分離領域と、前記素子分離領域によって画定
された素子形成領域と、を含み前記素子形成領域の少な
くとも一つには、バイポーラトランジスタと電界効果型
トランジスタとをともに含み、前記バイポーラトランジ
スタは、第１導電型のエミッタ領域と、第２導電型のベ
ース領域と、第１導電型のコレクタ領域とを含み、前記
電界効果型トランジスタは、ゲート電極層と、第２導電
型のソース領域と、第２導電型のドレイン領域とを含
み、さらに、少なくとも前記ソース領域と前記ドレイン
領域との間において形成された、第１導電型ボディ領域
とを有し、前記第１導電型ボディ領域と、前記コレクタ
領域とは、電気的に接続され、前記ソース領域と、前記
コレクタ領域とは、電気的に接続され、前記ドレイン領
域と、前記ベース領域とは、電気的に接続されている。
縁層上に形成された半導体層と、前記半導体層内に形成
された素子分離領域と、前記素子分離領域によって画定
された素子形成領域と、を含み前記素子形成領域の少な
くとも一つには、バイポーラトランジスタと電界効果型
トランジスタとをともに含み、前記バイポーラトランジ
スタは、第１導電型のエミッタ領域と、第２導電型のベ
ース領域と、第１導電型のコレクタ領域とを含み、前記
電界効果型トランジスタは、ゲート電極層と、第２導電
型のソース領域と、第２導電型のドレイン領域とを含
み、さらに、少なくとも前記ソース領域と前記ドレイン
領域との間において形成された、第１導電型ボディ領域
とを有し、前記第１導電型ボディ領域と、前記コレクタ
領域とは、電気的に接続され、前記ソース領域と、前記
コレクタ領域とは、電気的に接続され、前記ドレイン領
域と、前記ベース領域とは、電気的に接続されている。
【０００７】本発明によれば、基板浮遊効果が発生する
のを抑えることができる。すなわち、しきい値電圧が変
化したり、キンクやヒストリ効果が発生するのを抑える
ことができる。
のを抑えることができる。すなわち、しきい値電圧が変
化したり、キンクやヒストリ効果が発生するのを抑える
ことができる。
【０００８】本発明の第１の半導体装置は、次の態様
（１）および（２）のうち、いずれかの態様をとること
ができる。
（１）および（２）のうち、いずれかの態様をとること
ができる。
【０００９】（１）さらに、一方の端部が前記ゲート電
極層の側部に連続し、他方の端部が前記素子分離領域に
達する第１の電極層を有し、前記ゲート電極層は、前記
素子形成領域を跨ぐようにして形成され、前記電界効果
型トランジスタ形成領域における前記ゲート電極層と、
前記第１の電極層と、前記素子分離領域とで囲まれた第
１の領域において、前記ドレイン領域が形成され、前記
ゲート電極層と、前記素子分離領域とで囲まれた第２の
領域において、前記ソース領域および前記コレクタ領域
が形成され、前記バイポーラトランジスタ形成領域にお
ける前記ゲート電極層と、前記第１の電極層と、前記素
子分離領域とで囲まれた第３の領域において、前記エミ
ッタ領域が形成され、前記第１導電型ボディ領域は、ゲ
ート電極層の下方において形成されている態様である。
極層の側部に連続し、他方の端部が前記素子分離領域に
達する第１の電極層を有し、前記ゲート電極層は、前記
素子形成領域を跨ぐようにして形成され、前記電界効果
型トランジスタ形成領域における前記ゲート電極層と、
前記第１の電極層と、前記素子分離領域とで囲まれた第
１の領域において、前記ドレイン領域が形成され、前記
ゲート電極層と、前記素子分離領域とで囲まれた第２の
領域において、前記ソース領域および前記コレクタ領域
が形成され、前記バイポーラトランジスタ形成領域にお
ける前記ゲート電極層と、前記第１の電極層と、前記素
子分離領域とで囲まれた第３の領域において、前記エミ
ッタ領域が形成され、前記第１導電型ボディ領域は、ゲ
ート電極層の下方において形成されている態様である。
【００１０】（２）さらに、第１の層と第２の層とを有
し、前記第１の層は、一方の端部が前記ゲート電極層ま
たは前記第２の層に連続し、他方の端部が前記素子分離
領域に達し、前記第２の層は、一方の端部が前記ゲート
電極層または前記第１の層に連続し、他方の端部が前記
素子分離領域に達し、前記ゲート電極層と前記第１の層
と前記素子分離領域とで囲まれる第１の領域において、
前記ドレイン領域が形成され、前記ゲート電極層と前記
第２の層と前記素子分離領域とで囲まれる第２の領域の
一部の半導体層において、ソース領域が形成され、前記
第２の領域の一部の半導体層において、前記コレクタ領
域が形成され、前記第１の層と前記第２の層と前記素子
分離領域とで囲まれる第３の領域において、前記エミッ
タ領域が形成され、前記第１の層の一部の下、および、
前記第２の層の一部の下の半導体層において、前記ベー
ス領域が形成され、前記第１導電型ボディ領域は、少な
くとも、前記ゲート電極層の下および前記第２の層の一
部の下の半導体層において形成され、前記第１の層の一
部の下の半導体層において、前記ベース領域と前記ドレ
イン領域とを電気的に接続するための接続部が設けられ
ている態様である。
し、前記第１の層は、一方の端部が前記ゲート電極層ま
たは前記第２の層に連続し、他方の端部が前記素子分離
領域に達し、前記第２の層は、一方の端部が前記ゲート
電極層または前記第１の層に連続し、他方の端部が前記
素子分離領域に達し、前記ゲート電極層と前記第１の層
と前記素子分離領域とで囲まれる第１の領域において、
前記ドレイン領域が形成され、前記ゲート電極層と前記
第２の層と前記素子分離領域とで囲まれる第２の領域の
一部の半導体層において、ソース領域が形成され、前記
第２の領域の一部の半導体層において、前記コレクタ領
域が形成され、前記第１の層と前記第２の層と前記素子
分離領域とで囲まれる第３の領域において、前記エミッ
タ領域が形成され、前記第１の層の一部の下、および、
前記第２の層の一部の下の半導体層において、前記ベー
ス領域が形成され、前記第１導電型ボディ領域は、少な
くとも、前記ゲート電極層の下および前記第２の層の一
部の下の半導体層において形成され、前記第１の層の一
部の下の半導体層において、前記ベース領域と前記ドレ
イン領域とを電気的に接続するための接続部が設けられ
ている態様である。
【００１１】また、本発明の第１の半導体装置は、次の
態様（３）〜（７）のうち、少なくともいずれかの態様
をとることができる。
態様（３）〜（７）のうち、少なくともいずれかの態様
をとることができる。
【００１２】（３）前記接続部は、第１の第２導電型ボ
ディ領域である態様である。
ディ領域である態様である。
【００１３】（４）前記ソース領域と、前記コレクタ領
域とを電気的に接続するためのコンタクト層が形成さ
れ、前記コンタクト層は、前記ソース領域と、前記コレ
クタ領域とを跨ぐようにして形成されている態様であ
る。
域とを電気的に接続するためのコンタクト層が形成さ
れ、前記コンタクト層は、前記ソース領域と、前記コレ
クタ領域とを跨ぐようにして形成されている態様であ
る。
【００１４】（５）前記コレクタ領域と前記エミッタ領
域との間の半導体層であって、前記素子分離領域の近傍
の半導体層に、第２の第２導電型ボディ領域が形成され
ている態様である。
域との間の半導体層であって、前記素子分離領域の近傍
の半導体層に、第２の第２導電型ボディ領域が形成され
ている態様である。
【００１５】（６）前記第１導電型は、ｎ型であり、前
記第２導電型は、ｐ型である態様である。または、前記
第１導電型は、ｐ型であり、前記第２導電型は、ｎ型で
ある態様である。
記第２導電型は、ｐ型である態様である。または、前記
第１導電型は、ｐ型であり、前記第２導電型は、ｎ型で
ある態様である。
【００１６】（７）前記半導体層は、シリコン層である
態様である。
態様である。
【００１７】（ｂ）本発明の第２の半導体装置は、絶縁
層と、前記絶縁層上に形成された半導体層と、前記半導
体層内に形成された素子分離領域と、前記素子分離領域
によって画定された素子形成領域と、を含み前記素子形
成領域の少なくとも一つには、バイポーラトランジスタ
と電界効果型トランジスタとをともに含み、前記半導体
層の上に、ゲート電極層が形成され、前記ゲート電極層
は、前記素子形成領域を跨ぐようにして形成され、前記
半導体層の上に、第１の電極層が形成され、前記第１の
電極層は、一方の端部が前記ゲート電極層の側部に連続
し、他方の端部が前記素子分離領域に達し、前記電界効
果型トランジスタの形成領域における前記ゲート電極層
と、前記第１の電極層と、前記素子分離領域とで囲まれ
る第１の領域において、第１の第２導電型不純物拡散層
が形成され、前記ゲート電極層と、前記素子分離領域と
で囲まれる第２の領域のうち、前記電界効果型トランジ
スタの形成領域において、第２の第２導電型不純物拡散
層が形成され、前記バイポーラトランジスタの形成領域
における前記第２の領域において、第１の第１導電型不
純物拡散層が形成され、前記バイポーラトランジスタの
形成領域における前記ゲート電極層と、前記第１の電極
層と、前記素子分離領域とで囲まれる第３の領域におい
て、第２の第１導電型不純物拡散層が形成され、前記ゲ
ート電極層の下方において、第１導電型ボディ領域が形
成され、前記バイポーラトランジスタの形成領域におけ
る前記ゲート電極層および前記第１の電極層の下方であ
って、前記第２の第１導電型不純物拡散層の周囲に沿っ
て、第３の第２導電型不純物拡散層が設けられ、前記第
１導電型ボディ領域と、前記第１の第１導電型不純物拡
散層とは、電気的に接続され、前記第２の第２導電型不
純物拡散層と、前記第１の第１導電型不純物拡散層と
は、電気的に接続され、前記第１の第２導電型不純物拡
散層と、前記第３の第２導電型不純物拡散層とは、電気
的に接続されている。
層と、前記絶縁層上に形成された半導体層と、前記半導
体層内に形成された素子分離領域と、前記素子分離領域
によって画定された素子形成領域と、を含み前記素子形
成領域の少なくとも一つには、バイポーラトランジスタ
と電界効果型トランジスタとをともに含み、前記半導体
層の上に、ゲート電極層が形成され、前記ゲート電極層
は、前記素子形成領域を跨ぐようにして形成され、前記
半導体層の上に、第１の電極層が形成され、前記第１の
電極層は、一方の端部が前記ゲート電極層の側部に連続
し、他方の端部が前記素子分離領域に達し、前記電界効
果型トランジスタの形成領域における前記ゲート電極層
と、前記第１の電極層と、前記素子分離領域とで囲まれ
る第１の領域において、第１の第２導電型不純物拡散層
が形成され、前記ゲート電極層と、前記素子分離領域と
で囲まれる第２の領域のうち、前記電界効果型トランジ
スタの形成領域において、第２の第２導電型不純物拡散
層が形成され、前記バイポーラトランジスタの形成領域
における前記第２の領域において、第１の第１導電型不
純物拡散層が形成され、前記バイポーラトランジスタの
形成領域における前記ゲート電極層と、前記第１の電極
層と、前記素子分離領域とで囲まれる第３の領域におい
て、第２の第１導電型不純物拡散層が形成され、前記ゲ
ート電極層の下方において、第１導電型ボディ領域が形
成され、前記バイポーラトランジスタの形成領域におけ
る前記ゲート電極層および前記第１の電極層の下方であ
って、前記第２の第１導電型不純物拡散層の周囲に沿っ
て、第３の第２導電型不純物拡散層が設けられ、前記第
１導電型ボディ領域と、前記第１の第１導電型不純物拡
散層とは、電気的に接続され、前記第２の第２導電型不
純物拡散層と、前記第１の第１導電型不純物拡散層と
は、電気的に接続され、前記第１の第２導電型不純物拡
散層と、前記第３の第２導電型不純物拡散層とは、電気
的に接続されている。
【００１８】本発明によれば、基板浮遊効果が発生する
のを抑えることができる。すなわち、しきい値電圧が変
化したり、キンクやヒストリ効果が発生するのを抑える
ことができる。
のを抑えることができる。すなわち、しきい値電圧が変
化したり、キンクやヒストリ効果が発生するのを抑える
ことができる。
【００１９】（半導体装置の製造方法）
（ａ）本発明の第２の半導体装置の製造方法は、絶縁層
と、前記絶縁層上に形成された半導体層と、を含む半導
体装置の製造方法であって、前記半導体層において素子
分離領域を形成し、素子形成領域を画定する工程
（Ａ）、同一の素子形成領域内に、電界効果型トランジ
スタとバイポーラトランジスタとを形成する工程（Ｂ）
を含み、前記工程（Ｂ）は、（Ｂ−１）少なくとも、ゲ
ート電極層の形成予定領域における半導体層において、
第１導電型ボディ領域を形成する工程、（Ｂ−２）少な
くとも、第１の層の形成予定領域における半導体層の一
部において、第１の第２導電型ボディ領域を形成する工
程、（Ｂ−３）前記半導体層の上に、前記ゲート電極層
および第１の電極層を形成する工程であって、前記第１
の電極層は、一方の端部が前記ゲート電極層の側部に連
続し、他方の端部が前記素子分離領域に達し、（Ｂ−
４）前記バイポーラトランジスタの形成領域におけるゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれる第３の領域の半導体層において、第２導電
型の不純物拡散層を形成する工程、（Ｂ−５）熱処理を
することにより、前記第２導電型の不純物拡散層を熱拡
散して、前記ゲート電極層の下、および前記第１の電極
層の下の半導体層において、前記バイポーラトランジス
タのベース領域を形成する工程、（Ｂ−６）前記電界効
果型トランジスタにおける前記ゲート電極層と、前記第
１の電極層と前記素子分離領域とで囲まれた第１の領域
に、前記電界効果型トランジスタの、第２導電型のドレ
イン領域を形成する工程であって、前記ドレイン領域
は、前記第１の第２導電型ボディ領域を介して、前記ベ
ース領域と電気的に接続され、（Ｂ−７）前記ゲート電
極層と前記素子分離領域とで囲まれた第２の領域の一部
に、前記電界効果型トランジスタの、第２導電型のソー
ス領域を形成する工程、（Ｂ−８）前記第２の領域の一
部に、前記バイポーラトランジスタの、第１導電型のコ
レクタ領域を形成する工程であって、前記コレクタ領域
は、前記第１導電型ボディ領域と電気的に接続され、
（Ｂ−９）前記第３の領域において、前記バイポーラト
ランジスタの、第１導電型のエミッタ領域を形成する工
程、および（Ｂ−１０）前記ソース領域と前記コレクタ
領域とを電気的に接続する工程を含む。
と、前記絶縁層上に形成された半導体層と、を含む半導
体装置の製造方法であって、前記半導体層において素子
分離領域を形成し、素子形成領域を画定する工程
（Ａ）、同一の素子形成領域内に、電界効果型トランジ
スタとバイポーラトランジスタとを形成する工程（Ｂ）
を含み、前記工程（Ｂ）は、（Ｂ−１）少なくとも、ゲ
ート電極層の形成予定領域における半導体層において、
第１導電型ボディ領域を形成する工程、（Ｂ−２）少な
くとも、第１の層の形成予定領域における半導体層の一
部において、第１の第２導電型ボディ領域を形成する工
程、（Ｂ−３）前記半導体層の上に、前記ゲート電極層
および第１の電極層を形成する工程であって、前記第１
の電極層は、一方の端部が前記ゲート電極層の側部に連
続し、他方の端部が前記素子分離領域に達し、（Ｂ−
４）前記バイポーラトランジスタの形成領域におけるゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれる第３の領域の半導体層において、第２導電
型の不純物拡散層を形成する工程、（Ｂ−５）熱処理を
することにより、前記第２導電型の不純物拡散層を熱拡
散して、前記ゲート電極層の下、および前記第１の電極
層の下の半導体層において、前記バイポーラトランジス
タのベース領域を形成する工程、（Ｂ−６）前記電界効
果型トランジスタにおける前記ゲート電極層と、前記第
１の電極層と前記素子分離領域とで囲まれた第１の領域
に、前記電界効果型トランジスタの、第２導電型のドレ
イン領域を形成する工程であって、前記ドレイン領域
は、前記第１の第２導電型ボディ領域を介して、前記ベ
ース領域と電気的に接続され、（Ｂ−７）前記ゲート電
極層と前記素子分離領域とで囲まれた第２の領域の一部
に、前記電界効果型トランジスタの、第２導電型のソー
ス領域を形成する工程、（Ｂ−８）前記第２の領域の一
部に、前記バイポーラトランジスタの、第１導電型のコ
レクタ領域を形成する工程であって、前記コレクタ領域
は、前記第１導電型ボディ領域と電気的に接続され、
（Ｂ−９）前記第３の領域において、前記バイポーラト
ランジスタの、第１導電型のエミッタ領域を形成する工
程、および（Ｂ−１０）前記ソース領域と前記コレクタ
領域とを電気的に接続する工程を含む。
【００２０】（ｂ）本発明の第２の半導体装置の製造方
法は、絶縁層と、前記絶縁層上に形成された半導体層
と、を含む半導体装置の製造方法であって、前記半導体
層において素子分離領域を形成し、素子形成領域を画定
する工程（Ｃ）、同一の素子形成領域内に、電界効果型
トランジスタとバイポーラトランジスタとを形成する工
程（Ｄ）を含み、前記工程（Ｄ）は、（Ｄ−１）少なく
とも、ゲート電極層の形成予定領域および第２の層の形
成予定領域における半導体層において、第１導電型ボデ
ィ領域を形成する工程、（Ｄ−２）少なくとも、第１の
層の形成予定領域における半導体層の一部において、第
１の第２導電型ボディ領域を形成する工程、（Ｄ−３）
前記半導体層の上に、ゲート電極層を形成する工程、
（Ｄ−４）前記半導体層の上に、第１の層を形成する工
程であって、前記第１の層は、一方の端部が前記ゲート
電極層または前記第２の層に連続し、他方の端部が素子
分離領域に達し、（Ｄ−５）前記半導体層の上に、第２
の層を形成する工程であって、前記第２の層は、一方の
端部が前記ゲート電極層または前記第２の層に連続し、
他方の端部が素子分離領域に達し、（Ｄ−６）前記第１
の層と、前記第２の層と、前記素子分離領域とで囲まれ
る第３の領域の半導体層において、第２導電型の不純物
拡散層を形成する工程、（Ｄ−７）熱処理をすることに
より、前記第２導電型の不純物拡散層を熱拡散して、前
記第１の層の下、および前記第２の層の下の半導体層に
おいて、前記バイポーラトランジスタの、第２導電型の
ベース領域を形成する工程、（Ｄ−８）前記ゲート電極
層と前記第１の層と前記素子分離領域とで囲まれた第１
の領域に、前記電界効果型トランジスタの、第２導電型
のドレイン領域を形成する工程であって、前記ドレイン
領域は、前記第１の第２導電型ボディ領域を介して、前
記ベース領域と電気的に接続し、（Ｄ−９）前記ゲート
電極層と前記第２の層と前記素子分離領域とで囲まれた
第２の領域の一部において、前記電界効果型トランジス
タの、第２導電型のソース領域を形成する工程、（Ｄ−
１０）前記ゲート電極層と前記第２の層と前記素子分離
領域とで囲まれた第２の領域の一部において、前記バイ
ポーラトランジスタの、第１導電型のコレクタ領域を形
成する工程であって、前記第１導電型のコレクタ領域
は、前記第１導電型ボディ領域と電気的に接続し、（Ｄ
−１１）前記第１の層と前記第２の層と前記素子分離領
域とで囲まれた第３の領域において、前記バイポーラト
ランジスタの、第１導電型のエミッタ領域を形成する工
程、および（Ｄ−１２）前記ソース領域と前記コレクタ
領域とを電気的に接続する工程を含む。
法は、絶縁層と、前記絶縁層上に形成された半導体層
と、を含む半導体装置の製造方法であって、前記半導体
層において素子分離領域を形成し、素子形成領域を画定
する工程（Ｃ）、同一の素子形成領域内に、電界効果型
トランジスタとバイポーラトランジスタとを形成する工
程（Ｄ）を含み、前記工程（Ｄ）は、（Ｄ−１）少なく
とも、ゲート電極層の形成予定領域および第２の層の形
成予定領域における半導体層において、第１導電型ボデ
ィ領域を形成する工程、（Ｄ−２）少なくとも、第１の
層の形成予定領域における半導体層の一部において、第
１の第２導電型ボディ領域を形成する工程、（Ｄ−３）
前記半導体層の上に、ゲート電極層を形成する工程、
（Ｄ−４）前記半導体層の上に、第１の層を形成する工
程であって、前記第１の層は、一方の端部が前記ゲート
電極層または前記第２の層に連続し、他方の端部が素子
分離領域に達し、（Ｄ−５）前記半導体層の上に、第２
の層を形成する工程であって、前記第２の層は、一方の
端部が前記ゲート電極層または前記第２の層に連続し、
他方の端部が素子分離領域に達し、（Ｄ−６）前記第１
の層と、前記第２の層と、前記素子分離領域とで囲まれ
る第３の領域の半導体層において、第２導電型の不純物
拡散層を形成する工程、（Ｄ−７）熱処理をすることに
より、前記第２導電型の不純物拡散層を熱拡散して、前
記第１の層の下、および前記第２の層の下の半導体層に
おいて、前記バイポーラトランジスタの、第２導電型の
ベース領域を形成する工程、（Ｄ−８）前記ゲート電極
層と前記第１の層と前記素子分離領域とで囲まれた第１
の領域に、前記電界効果型トランジスタの、第２導電型
のドレイン領域を形成する工程であって、前記ドレイン
領域は、前記第１の第２導電型ボディ領域を介して、前
記ベース領域と電気的に接続し、（Ｄ−９）前記ゲート
電極層と前記第２の層と前記素子分離領域とで囲まれた
第２の領域の一部において、前記電界効果型トランジス
タの、第２導電型のソース領域を形成する工程、（Ｄ−
１０）前記ゲート電極層と前記第２の層と前記素子分離
領域とで囲まれた第２の領域の一部において、前記バイ
ポーラトランジスタの、第１導電型のコレクタ領域を形
成する工程であって、前記第１導電型のコレクタ領域
は、前記第１導電型ボディ領域と電気的に接続し、（Ｄ
−１１）前記第１の層と前記第２の層と前記素子分離領
域とで囲まれた第３の領域において、前記バイポーラト
ランジスタの、第１導電型のエミッタ領域を形成する工
程、および（Ｄ−１２）前記ソース領域と前記コレクタ
領域とを電気的に接続する工程を含む。
【００２１】本発明の第２の半導体装置の製造方法は、
さらに、前記素子形成領域における前記第２の層の下の
半導体層であって、前記素子分離領域の近傍の半導体層
に、第２の第２導電型ボディ領域を形成する工程を含む
ことができる。
さらに、前記素子形成領域における前記第２の層の下の
半導体層であって、前記素子分離領域の近傍の半導体層
に、第２の第２導電型ボディ領域を形成する工程を含む
ことができる。
【００２２】本発明の第１および第２の半導体装置の製
造方法は、次の態様をとることができる。
造方法は、次の態様をとることができる。
【００２３】（１）前記第１導電型は、ｎ型であり、前
記第２導電型は、ｐ型である態様、または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
記第２導電型は、ｐ型である態様、または、前記第１導
電型は、ｐ型であり、前記第２導電型は、ｎ型である態
様。
【００２４】（２）前記半導体層は、シリコン層である
態様。
態様。
【００２５】
【発明の実施の形態】以下、本発明の好適な実施の形態
について、図面を参照しながら説明する。
について、図面を参照しながら説明する。
【００２６】［半導体装置］
（デバイスの構造）以下、実施の形態に係る半導体装置
を説明する。図１は、本実施の形態の半導体装置を模式
的に示す平面図である。図２は、ゲート電極が形成され
ている層およびその層より下における半導体装置の平面
を模式的に示す平面図である。図３は、半導体層が形成
されている層における半導体装置の平面を模式的に示す
平面図である。具体的には、不純物拡散層およびボディ
領域の構成を示す。図３において、右下がりの細い斜線
領域はｎ型の領域を示し、左下がりの細い斜線領域はｐ
型の領域を示す。図４は、図１におけるＡ−Ａ線に沿っ
た断面を模式的に示す断面図である。図４は、具体的に
は電界効果型トランジスタの断面を模式的に示す断面図
である。図５は、図１におけるＢ−Ｂ線に沿った断面を
模式的に示す断面図である。図６は、図１におけるＣ−
Ｃ線に沿った断面を模式的に示す断面図である。図６
は、具体的にはバイポーラトランジスタの断面を模式的
に示す断面図である。図７は、本実施の形態の等価回路
を示す。図１〜図３において、太い斜線領域は、素子分
離領域を示す。
を説明する。図１は、本実施の形態の半導体装置を模式
的に示す平面図である。図２は、ゲート電極が形成され
ている層およびその層より下における半導体装置の平面
を模式的に示す平面図である。図３は、半導体層が形成
されている層における半導体装置の平面を模式的に示す
平面図である。具体的には、不純物拡散層およびボディ
領域の構成を示す。図３において、右下がりの細い斜線
領域はｎ型の領域を示し、左下がりの細い斜線領域はｐ
型の領域を示す。図４は、図１におけるＡ−Ａ線に沿っ
た断面を模式的に示す断面図である。図４は、具体的に
は電界効果型トランジスタの断面を模式的に示す断面図
である。図５は、図１におけるＢ−Ｂ線に沿った断面を
模式的に示す断面図である。図６は、図１におけるＣ−
Ｃ線に沿った断面を模式的に示す断面図である。図６
は、具体的にはバイポーラトランジスタの断面を模式的
に示す断面図である。図７は、本実施の形態の等価回路
を示す。図１〜図３において、太い斜線領域は、素子分
離領域を示す。
【００２７】半導体装置１０００は、図１および図４〜
図６に示すように、ＳＯＩ基板１０を有する。ＳＯＩ基
板１０は、絶縁層１０ｂの上に、半導体層１０ａが形成
されてなる。半導体層１０ａにおいては、電界効果型ト
ランジスタ（ＭＯＳトランジスタ）１００とバイポーラ
トランジスタ２００とが形成されている。
図６に示すように、ＳＯＩ基板１０を有する。ＳＯＩ基
板１０は、絶縁層１０ｂの上に、半導体層１０ａが形成
されてなる。半導体層１０ａにおいては、電界効果型ト
ランジスタ（ＭＯＳトランジスタ）１００とバイポーラ
トランジスタ２００とが形成されている。
【００２８】半導体層１０ａの所定の領域において、素
子分離領域１４が形成されている。素子分離領域１４に
よって、素子形成領域１６が画定されている。電界効果
型トランジスタ１００およびバイポーラトランジスタ２
００は、同一の素子形成領域１６内において形成されて
いる。電界効果型トランジスタ１００はｐ型であり、バ
イポーラトランジスタ２００はｎｐｎ型である。
子分離領域１４が形成されている。素子分離領域１４に
よって、素子形成領域１６が画定されている。電界効果
型トランジスタ１００およびバイポーラトランジスタ２
００は、同一の素子形成領域１６内において形成されて
いる。電界効果型トランジスタ１００はｐ型であり、バ
イポーラトランジスタ２００はｎｐｎ型である。
【００２９】電界効果型トランジスタ１００は、図４に
示すように、ゲート電極層１１０と、ｐ型ソース領域１
２０と、ｐ型ドレイン領域１３０とを有する。バイポー
ラトランジスタ２００は、図６に示すように、ｎ型エミ
ッタ領域２１０と、ｐ型ベース領域２２０と、ｎ型ボデ
ィ領域５２ａと、ｎ型コレクタ領域２３０とを有する。
以下、具体的に、電界効果型トランジスタ１００および
バイポーラトランジスタ２００の構成を説明する。
示すように、ゲート電極層１１０と、ｐ型ソース領域１
２０と、ｐ型ドレイン領域１３０とを有する。バイポー
ラトランジスタ２００は、図６に示すように、ｎ型エミ
ッタ領域２１０と、ｐ型ベース領域２２０と、ｎ型ボデ
ィ領域５２ａと、ｎ型コレクタ領域２３０とを有する。
以下、具体的に、電界効果型トランジスタ１００および
バイポーラトランジスタ２００の構成を説明する。
【００３０】まず、図２を参照して、ゲート電極層１１
０が形成された層を説明する。ゲート電極層１１０は、
ゲート絶縁層（図２において図示せず）１４０を介し
て、素子形成領域１６の所定領域の上に形成されてい
る。具体的には、ゲート電極層１１０は、素子形成領域
１６を跨ぐように形成されている。具体的には、ゲート
電極層１１０は、素子分離領域１４から素子形成領域１
６を経由し、再び素子分離領域１４にまで延在してい
る。ゲート電極層１１０の側部には、第１の電極層６０
が形成されている。第１の電極層６０は、ゲート電極層
１１０と接続されている。第１の電極層６０は、素子形
成領域１６の所定領域の上に形成され、素子分離領域１
４まで延在している。第１の電極層６０とゲート電極層
１１０とは、一体的に形成されている。
０が形成された層を説明する。ゲート電極層１１０は、
ゲート絶縁層（図２において図示せず）１４０を介し
て、素子形成領域１６の所定領域の上に形成されてい
る。具体的には、ゲート電極層１１０は、素子形成領域
１６を跨ぐように形成されている。具体的には、ゲート
電極層１１０は、素子分離領域１４から素子形成領域１
６を経由し、再び素子分離領域１４にまで延在してい
る。ゲート電極層１１０の側部には、第１の電極層６０
が形成されている。第１の電極層６０は、ゲート電極層
１１０と接続されている。第１の電極層６０は、素子形
成領域１６の所定領域の上に形成され、素子分離領域１
４まで延在している。第１の電極層６０とゲート電極層
１１０とは、一体的に形成されている。
【００３１】次に、図２および図３を参照して、半導体
層１０ａが形成されている層を説明する。ゲート電極層
１１０と第１の電極層６０と素子分離領域１４とで囲ま
れる領域のうち、電界効果型トランジスタ１００が形成
された側の領域を第１の領域Ａ１０とし、バイポーラト
ランジスタ２００が形成された側の領域を第３の領域Ａ
３０とする。第１の領域Ａ１０の半導体層１０ａにおい
て、ｐ型ソース領域１３０が形成されている。ｐ型ソー
ス領域１３０は、ｐ型不純物拡散層からなる。
層１０ａが形成されている層を説明する。ゲート電極層
１１０と第１の電極層６０と素子分離領域１４とで囲ま
れる領域のうち、電界効果型トランジスタ１００が形成
された側の領域を第１の領域Ａ１０とし、バイポーラト
ランジスタ２００が形成された側の領域を第３の領域Ａ
３０とする。第１の領域Ａ１０の半導体層１０ａにおい
て、ｐ型ソース領域１３０が形成されている。ｐ型ソー
ス領域１３０は、ｐ型不純物拡散層からなる。
【００３２】ゲート電極層１１０と素子分離領域１４と
で囲まれる領域を、第２の領域Ａ２０とする。第２の領
域Ａ２０の一部の半導体層１０ａにおいて、ｐ型ソース
領域１２０が形成されている。ｐ型ソース領域１２０
は、ｐ型不純物拡散層から構成されている。また、第２
の領域Ａ２０の一部の半導体層において、ｎ型コレクタ
領域２３０が形成されている。ｎ型コレクタ領域２３０
は、ｎ型不純物拡散層から構成されている。
で囲まれる領域を、第２の領域Ａ２０とする。第２の領
域Ａ２０の一部の半導体層１０ａにおいて、ｐ型ソース
領域１２０が形成されている。ｐ型ソース領域１２０
は、ｐ型不純物拡散層から構成されている。また、第２
の領域Ａ２０の一部の半導体層において、ｎ型コレクタ
領域２３０が形成されている。ｎ型コレクタ領域２３０
は、ｎ型不純物拡散層から構成されている。
【００３３】第３の領域Ａ３０において、ｎ型エミッタ
領域２１０が形成されている。ｎ型エミッタ領域２１０
は、ｎ型不純物拡散層から構成されている。
領域２１０が形成されている。ｎ型エミッタ領域２１０
は、ｎ型不純物拡散層から構成されている。
【００３４】素子形成領域１６において、第３の領域Ａ
３０に隣接している、ゲート電極層１１０および第１の
電極層６０の下方には、ｐ型ベース領域２２０が形成さ
れている。ｐ型ベース領域２２０は、ｐ型不純物拡散層
から構成されている。ｐベース領域２２０は、ｎ型エミ
ッタ領域２１０の周囲に沿って形成されている。
３０に隣接している、ゲート電極層１１０および第１の
電極層６０の下方には、ｐ型ベース領域２２０が形成さ
れている。ｐ型ベース領域２２０は、ｐ型不純物拡散層
から構成されている。ｐベース領域２２０は、ｎ型エミ
ッタ領域２１０の周囲に沿って形成されている。
【００３５】素子形成領域１６において、ゲート電極層
１１０の下における半導体層１０ａにおいて、ｎ型ボデ
ィ領域５２ａが形成されている。ｎ型ボディ領域５２ａ
は、ｎ型コレクタ領域２３０と電気的に接続されてい
る。
１１０の下における半導体層１０ａにおいて、ｎ型ボデ
ィ領域５２ａが形成されている。ｎ型ボディ領域５２ａ
は、ｎ型コレクタ領域２３０と電気的に接続されてい
る。
【００３６】第１の電極層６０の下の半導体層１０ａに
おいて、第１のｐ型ボディ領域５０ａが形成されてい
る。第１のｐ型ボディ領域５０ａは、ｐ型ドレイン領域
１３０とｐ型ベース領域２２０との間において形成され
ている。第１のｐ型ボディ領域５２ａにより、ｐ型ドレ
イン領域１３０とｐ型ベース領域２２０とが電気的に接
続される。
おいて、第１のｐ型ボディ領域５０ａが形成されてい
る。第１のｐ型ボディ領域５０ａは、ｐ型ドレイン領域
１３０とｐ型ベース領域２２０との間において形成され
ている。第１のｐ型ボディ領域５２ａにより、ｐ型ドレ
イン領域１３０とｐ型ベース領域２２０とが電気的に接
続される。
【００３７】素子形成領域１６において、バイポーラト
ランジスタ２００の形成領域におけるゲート電極層１１
０の下の半導体層１０ａであって、素子分離領域１４の
近傍における半導体層１０ａにおいて、第２のｐ型ボデ
ィ領域５０ｂが形成されている。
ランジスタ２００の形成領域におけるゲート電極層１１
０の下の半導体層１０ａであって、素子分離領域１４の
近傍における半導体層１０ａにおいて、第２のｐ型ボデ
ィ領域５０ｂが形成されている。
【００３８】次に、半導体層１０ａ上について、図１お
よび図４〜図６を参照して説明する。半導体層１０ａの
上には、層間絶縁層８０が形成されている。層間絶縁層
８０の所定の領域には、第１〜第４のスルーホール８
２，８４，８６，８８が形成されている。第１のスルー
ホール８２は、第１の領域Ａ１０において形成されてい
る。第２のスルーホール８４は、第２の領域Ａ２０にお
いて形成されている。第２のスルーホール８４は、ｐ型
ソース領域１２０とｎ型コレクタ領域２３０とを跨ぐよ
うにして形成されている。第３のスルーホール８６は、
第３の領域Ａ３０において形成されている。第４のスル
ーホール８８は、ゲート電極層１１０を取り出すために
形成されている。
よび図４〜図６を参照して説明する。半導体層１０ａの
上には、層間絶縁層８０が形成されている。層間絶縁層
８０の所定の領域には、第１〜第４のスルーホール８
２，８４，８６，８８が形成されている。第１のスルー
ホール８２は、第１の領域Ａ１０において形成されてい
る。第２のスルーホール８４は、第２の領域Ａ２０にお
いて形成されている。第２のスルーホール８４は、ｐ型
ソース領域１２０とｎ型コレクタ領域２３０とを跨ぐよ
うにして形成されている。第３のスルーホール８６は、
第３の領域Ａ３０において形成されている。第４のスル
ーホール８８は、ゲート電極層１１０を取り出すために
形成されている。
【００３９】第１〜第４のスルーホール８２，８４，８
６，８８内には、それぞれ第１〜４のコンタクト層８２
ａ，８４ａ，８６ａ，８８ａが形成されている。第２の
コンタクト層８２ａは、ｐ型ソース領域１２０とｎ型コ
レクタ領域２３０とを電気的に接続させる機能を有す
る。
６，８８内には、それぞれ第１〜４のコンタクト層８２
ａ，８４ａ，８６ａ，８８ａが形成されている。第２の
コンタクト層８２ａは、ｐ型ソース領域１２０とｎ型コ
レクタ領域２３０とを電気的に接続させる機能を有す
る。
【００４０】層間絶縁層８０の上において、第２のコン
タクト層８４ａと電気的に接続された第１の配線層９０
が形成されている。また、層間絶縁層８０の上におい
て、第３のコンタクト層８６ａと電気的に接続された第
２の配線層９２が形成されている。また、層間絶縁層８
０の上において、第４のコンタクト層８６ａと電気的に
接続された第３の配線層９４が形成されている。
タクト層８４ａと電気的に接続された第１の配線層９０
が形成されている。また、層間絶縁層８０の上におい
て、第３のコンタクト層８６ａと電気的に接続された第
２の配線層９２が形成されている。また、層間絶縁層８
０の上において、第４のコンタクト層８６ａと電気的に
接続された第３の配線層９４が形成されている。
【００４１】［半導体装置の製造方法］
（プロセス）以下、実施の形態に係る半導体装置の製造
方法を説明する。図８〜図１３は、実施の形態に係る半
導体装置の製造工程を模式的に示す平面図である。図９
〜図１３において、左下がりの細い斜線領域はｐ型領域
を示し、右下がりの細い斜線領域はｎ型領域を示す。
方法を説明する。図８〜図１３は、実施の形態に係る半
導体装置の製造工程を模式的に示す平面図である。図９
〜図１３において、左下がりの細い斜線領域はｐ型領域
を示し、右下がりの細い斜線領域はｎ型領域を示す。
【００４２】まず、図８に示すように、ＳＯＩ基板１０
における半導体層１０ａにおいて、素子分離領域１４を
形成する。素子分離領域１４が形成されることにより、
素子形成領域１６が規定される。素子分離領域１４の形
成方法としては、ＬＯＣＯＳ法、トレンチ分離方法を挙
げることができる。
における半導体層１０ａにおいて、素子分離領域１４を
形成する。素子分離領域１４が形成されることにより、
素子形成領域１６が規定される。素子分離領域１４の形
成方法としては、ＬＯＣＯＳ法、トレンチ分離方法を挙
げることができる。
【００４３】次に、図９に示すように、素子形成領域１
６における半導体層１０ａ内に、ｎ型ボディ領域５２ａ
および第１のｐ型ボディ領域５０ａを形成する。ｎ型ボ
ディ領域５２ａは、少なくとも、ゲート電極層の形成予
定領域１１０ａにおいて形成される。第１のｐ型ボディ
領域５０ａは、第１の電極層の形成予定領域６０Ａにお
いて形成される。素子分離領域１４がＬＯＣＯＳ法によ
り形成される場合には、バイポーラトランジスタにおけ
るゲート電極層の形成予定領域１１０Ａにおける半導体
層１０ａであって、素子分離領域１４の近傍の半導体層
１０ａにおいて、第１のｐ型ボディ領域５０ｂが形成さ
れることが好ましい。
６における半導体層１０ａ内に、ｎ型ボディ領域５２ａ
および第１のｐ型ボディ領域５０ａを形成する。ｎ型ボ
ディ領域５２ａは、少なくとも、ゲート電極層の形成予
定領域１１０ａにおいて形成される。第１のｐ型ボディ
領域５０ａは、第１の電極層の形成予定領域６０Ａにお
いて形成される。素子分離領域１４がＬＯＣＯＳ法によ
り形成される場合には、バイポーラトランジスタにおけ
るゲート電極層の形成予定領域１１０Ａにおける半導体
層１０ａであって、素子分離領域１４の近傍の半導体層
１０ａにおいて、第１のｐ型ボディ領域５０ｂが形成さ
れることが好ましい。
【００４４】第１および第２のｐ型ボディ領域５０ａ，
５０ｂおよびｎ型ボディ領域５２は、たとえば次のよう
にして形成することができる。リソグラフィ技術を利用
して、所定領域にｐ型の不純物をイオン注入することに
より第１および第２のｐ型ボディ領域５０ａ，５０ｂを
形成した後、リソグラフィ技術を利用して所定領域にｎ
型の不純物をイオン注入することによりｎ型ボディ領域
５２ａを形成することができる。また、この方法に他
に、ｐ型の不純物を素子形成領域１６全体にイオン注入
した後、リソグラフィ技術を利用して、所定領域にｎ型
の不純物をイオン注入してもよい。
５０ｂおよびｎ型ボディ領域５２は、たとえば次のよう
にして形成することができる。リソグラフィ技術を利用
して、所定領域にｐ型の不純物をイオン注入することに
より第１および第２のｐ型ボディ領域５０ａ，５０ｂを
形成した後、リソグラフィ技術を利用して所定領域にｎ
型の不純物をイオン注入することによりｎ型ボディ領域
５２ａを形成することができる。また、この方法に他
に、ｐ型の不純物を素子形成領域１６全体にイオン注入
した後、リソグラフィ技術を利用して、所定領域にｎ型
の不純物をイオン注入してもよい。
【００４５】次に、ＣＶＤ法などにより、全面にポリシ
リコン層（図示せず）を堆積する。この後、リソグラフ
ィおよびエッチング技術により、ポリシリコン層をパタ
ーニングし、図１０に示すように、ゲート電極層１１０
および第１の電極層６０を形成する。
リコン層（図示せず）を堆積する。この後、リソグラフ
ィおよびエッチング技術により、ポリシリコン層をパタ
ーニングし、図１０に示すように、ゲート電極層１１０
および第１の電極層６０を形成する。
【００４６】次に、図１１に示すように、リソグラフィ
技術を利用して、第３の領域Ａ３０内に、選択的にｐ型
の不純物をイオン注入し、ｐ型不純物拡散層２２２を形
成する。
技術を利用して、第３の領域Ａ３０内に、選択的にｐ型
の不純物をイオン注入し、ｐ型不純物拡散層２２２を形
成する。
【００４７】次に、図１２に示すように、ＳＯＩ基板１
０を熱処理することにより、ｐ型不純物拡散層２２２を
熱拡散する。こうして、第１の電極層６０の一部の下お
よびバイポーラトランジスタの形成予定領域におけるゲ
ート電極層１１０の下において、ｐ型ベース領域２２０
が形成される。具体的には、熱処理温度が１１００℃の
場合には熱処理時間はたとえば１０分であり、熱処理温
度が１０５０℃の場合には熱処理時間はたとえば３０分
である。
０を熱処理することにより、ｐ型不純物拡散層２２２を
熱拡散する。こうして、第１の電極層６０の一部の下お
よびバイポーラトランジスタの形成予定領域におけるゲ
ート電極層１１０の下において、ｐ型ベース領域２２０
が形成される。具体的には、熱処理温度が１１００℃の
場合には熱処理時間はたとえば１０分であり、熱処理温
度が１０５０℃の場合には熱処理時間はたとえば３０分
である。
【００４８】次に、図１３に示すように、リソグラフィ
技術を利用して、素子形成領域１６の所定領域内に、選
択的にｐ型の不純物をイオン注入する。こうして、第１
の領域Ａ１０において、ｐ型ドレイン領域１３０が形成
され、第２の領域Ａ２０においてｐ型ソース領域１２０
が形成される。
技術を利用して、素子形成領域１６の所定領域内に、選
択的にｐ型の不純物をイオン注入する。こうして、第１
の領域Ａ１０において、ｐ型ドレイン領域１３０が形成
され、第２の領域Ａ２０においてｐ型ソース領域１２０
が形成される。
【００４９】次に、リソグラフィ技術を利用して、素子
形成領域１６の所定領域内に、選択的にｐ型の不純物を
イオン注入する。こうして、第２の領域Ａ２０において
ｎ型コレクタ領域２３０が形成され、第３の領域Ａ３０
においてｎ型エミッタ領域２１０が形成される。
形成領域１６の所定領域内に、選択的にｐ型の不純物を
イオン注入する。こうして、第２の領域Ａ２０において
ｎ型コレクタ領域２３０が形成され、第３の領域Ａ３０
においてｎ型エミッタ領域２１０が形成される。
【００５０】次に、図１および図４〜図６に示すよう
に、ＳＯＩ基板１０の上に、公知の方法により、酸化シ
リコンからなる層間絶縁層８０を形成する。次に、層間
絶縁層８０内の所定領域において、第１〜第４のスルー
ホール８２，８４，８６，８８を形成する。次に、第１
〜第４のスルーホール８２，８４，８６，８８内に、導
電層が充填され、第１〜第４のコンタクト層８２ａ，８
４ａ，８６ａ，８８ａが形成される。次に、層間絶縁層
８０の上に、所定のパターンを有する第１〜第３の配線
層９０，９２，９４を形成する。こうして、本実施の形
態に係る半導体装置１０００が形成される。
に、ＳＯＩ基板１０の上に、公知の方法により、酸化シ
リコンからなる層間絶縁層８０を形成する。次に、層間
絶縁層８０内の所定領域において、第１〜第４のスルー
ホール８２，８４，８６，８８を形成する。次に、第１
〜第４のスルーホール８２，８４，８６，８８内に、導
電層が充填され、第１〜第４のコンタクト層８２ａ，８
４ａ，８６ａ，８８ａが形成される。次に、層間絶縁層
８０の上に、所定のパターンを有する第１〜第３の配線
層９０，９２，９４を形成する。こうして、本実施の形
態に係る半導体装置１０００が形成される。
【００５１】（作用効果）以下、実施の形態に係る半導
体装置の製造方法における作用効果を説明する。
体装置の製造方法における作用効果を説明する。
【００５２】（１）本実施の形態においては、第３の領
域Ａ３０においてｐ型不純物拡散層２２２を形成し、そ
のｐ型不純物拡散層２２２を熱処理することにより、ｐ
型不純物を熱拡散してｐ型ベース領域２２０を形成して
いる。ｐ型ベース領域２２０は、第１のｐ型ボディ領域
５０ａを介して、ｐ型ドレイン領域１３０と電気的に接
続される。したがって、本実施の形態の製造方法によれ
ば、ｐ型ベース領域２２０を引き出すためのコンタクト
層を形成することなく、ｐ型ベース領域２２０と、ｐ型
ドレイン領域１３０とを電気的に接続することができ
る。
域Ａ３０においてｐ型不純物拡散層２２２を形成し、そ
のｐ型不純物拡散層２２２を熱処理することにより、ｐ
型不純物を熱拡散してｐ型ベース領域２２０を形成して
いる。ｐ型ベース領域２２０は、第１のｐ型ボディ領域
５０ａを介して、ｐ型ドレイン領域１３０と電気的に接
続される。したがって、本実施の形態の製造方法によれ
ば、ｐ型ベース領域２２０を引き出すためのコンタクト
層を形成することなく、ｐ型ベース領域２２０と、ｐ型
ドレイン領域１３０とを電気的に接続することができ
る。
【００５３】また、本実施の形態においては、ゲート電
極層１１０および第１の電極層６０をマスクとして、第
３の領域Ａ３０内にｎ型の不純物をイオン注入して、ｎ
型エミッタ領域２１０を形成することができる。したが
って、本実施の形態によれば、ｐ型ベース領域２２０に
対して、ｎ型エミッタ領域２１０を自己整合的に形成す
ることができる。
極層１１０および第１の電極層６０をマスクとして、第
３の領域Ａ３０内にｎ型の不純物をイオン注入して、ｎ
型エミッタ領域２１０を形成することができる。したが
って、本実施の形態によれば、ｐ型ベース領域２２０に
対して、ｎ型エミッタ領域２１０を自己整合的に形成す
ることができる。
【００５４】（２）素子分離領域１４がＬＯＣＯＳ法に
より形成された場合には、バイポーラトランジスタの形
成領域におけるゲート電極層１１０の下の半導体層１０
ａであって、素子分離領域１４の近傍の半導体層１０ａ
において、第２のｐ型ボディ領域５０ｂを形成すること
が好ましい。この理由を次に述べる。
より形成された場合には、バイポーラトランジスタの形
成領域におけるゲート電極層１１０の下の半導体層１０
ａであって、素子分離領域１４の近傍の半導体層１０ａ
において、第２のｐ型ボディ領域５０ｂを形成すること
が好ましい。この理由を次に述べる。
【００５５】バイポーラトランジスタの形成領域におけ
るゲート電極層１１０の下の半導体層１０ａであって、
素子分離領域１４の近傍の半導体層１０ａにおいて、ｎ
型のボディ領域を形成した場合には、次のような不具合
が生じる場合がある。ｐ型ベース領域２２０は、第３の
領域Ａ３０におけるｐ型不純物拡散層２２２を熱拡散さ
せることにより形成される。しかし、図１５に示すよう
に、素子分離領域１４と絶縁層１０ｂとで構成する隅部
まで、ｐ型の不純物が熱拡散し難いため、その隅部にお
いてｎ型のボディ領域３００が残存してしまう場合があ
る。ｎ型のボディ領域３００が残存すると、そのｎ型の
ボディ領域３００を介して、ｎ型エミッタ領域２１０と
ｎ型コレクタ領域２３０とが短絡することとなる。
るゲート電極層１１０の下の半導体層１０ａであって、
素子分離領域１４の近傍の半導体層１０ａにおいて、ｎ
型のボディ領域を形成した場合には、次のような不具合
が生じる場合がある。ｐ型ベース領域２２０は、第３の
領域Ａ３０におけるｐ型不純物拡散層２２２を熱拡散さ
せることにより形成される。しかし、図１５に示すよう
に、素子分離領域１４と絶縁層１０ｂとで構成する隅部
まで、ｐ型の不純物が熱拡散し難いため、その隅部にお
いてｎ型のボディ領域３００が残存してしまう場合があ
る。ｎ型のボディ領域３００が残存すると、そのｎ型の
ボディ領域３００を介して、ｎ型エミッタ領域２１０と
ｎ型コレクタ領域２３０とが短絡することとなる。
【００５６】そこで、バイポーラトランジスタの形成領
域におけるゲート電極層１１０の下の半導体層１０ａで
あって、素子分離領域１４の近傍の半導体層１０ａにお
いて、第２のｐ型ボディ領域５０ｂを形成することによ
り、確実に、ｎ型エミッタ領域２１０とｎ型コレクタ領
域２３０とが短絡するのを防止することができる。
域におけるゲート電極層１１０の下の半導体層１０ａで
あって、素子分離領域１４の近傍の半導体層１０ａにお
いて、第２のｐ型ボディ領域５０ｂを形成することによ
り、確実に、ｎ型エミッタ領域２１０とｎ型コレクタ領
域２３０とが短絡するのを防止することができる。
【００５７】［変形例］上記の実施の形態は、本発明の
範囲内で種々の変更が可能である。
範囲内で種々の変更が可能である。
【００５８】（１）上記の実施の形態においては、電界
効果型トランジスタはｐ型であり、バイポーラトランジ
スタはｎｐｎ型である。しかし、電界効果型トランジス
タをｎ型とし、バイポーラトランジスタをｐｎｐ型とし
てもよい。
効果型トランジスタはｐ型であり、バイポーラトランジ
スタはｎｐｎ型である。しかし、電界効果型トランジス
タをｎ型とし、バイポーラトランジスタをｐｎｐ型とし
てもよい。
【００５９】（２）上記の実施の形態においては、ゲー
ト電極層１１０は、素子形成領域１６を跨ぐようにして
設けられている。そして、ゲート電極層１１０の側部か
ら素子分離領域１６に達する第１の電極層６０が形成さ
れている。しかし、これに限定されず、図１７に示すよ
うに、ゲート電極層１１０と第１の層７０と第２の層７
２とで、第１の領域Ａ１０、第２の領域Ａ２０および第
３の領域Ａ３０を構成してもよい。第１の層７０および
第２の層７２の材質は、特に限定されず、たとえば絶縁
性の材質（酸化シリコン、窒化シリコン）を挙げること
ができる。
ト電極層１１０は、素子形成領域１６を跨ぐようにして
設けられている。そして、ゲート電極層１１０の側部か
ら素子分離領域１６に達する第１の電極層６０が形成さ
れている。しかし、これに限定されず、図１７に示すよ
うに、ゲート電極層１１０と第１の層７０と第２の層７
２とで、第１の領域Ａ１０、第２の領域Ａ２０および第
３の領域Ａ３０を構成してもよい。第１の層７０および
第２の層７２の材質は、特に限定されず、たとえば絶縁
性の材質（酸化シリコン、窒化シリコン）を挙げること
ができる。
【００６０】この変形例において、ゲート電極層１１
０、第１の層７０および第２の層７２の接続関係は、た
とえば次の関係がある。ａ）第１の層７０の端部がゲー
ト電極層１１０に連続し、第２の層７２の端部もゲート
電極層１１０に連続している態様。ｂ）第１の層７０の
端部がゲート電極層１１０に連続し、第２の層７２の端
部が第１の層７０の端部に連続している態様。ｃ）第２
の層７２の端部がゲート電極層１１０に連続し、第１の
層７０の端部が第２の層７２に連続している態様。
０、第１の層７０および第２の層７２の接続関係は、た
とえば次の関係がある。ａ）第１の層７０の端部がゲー
ト電極層１１０に連続し、第２の層７２の端部もゲート
電極層１１０に連続している態様。ｂ）第１の層７０の
端部がゲート電極層１１０に連続し、第２の層７２の端
部が第１の層７０の端部に連続している態様。ｃ）第２
の層７２の端部がゲート電極層１１０に連続し、第１の
層７０の端部が第２の層７２に連続している態様。
【００６１】本発明は、上記の実施の形態に限定され
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
ず、本発明の要旨を超えない範囲で種々の変更が可能で
ある。
【図１】本実施の形態の半導体装置を模式的に示す平面
図である。
図である。
【図２】ゲート電極が形成されている層における半導体
装置の平面を模式的に示す平面図である。
装置の平面を模式的に示す平面図である。
【図３】半導体層が形成されている層における半導体装
置の平面を模式的に示す平面図である。
置の平面を模式的に示す平面図である。
【図４】図１におけるＡ−Ａ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図５】図１におけるＢ−Ｂ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図６】図１におけるＣ−Ｃ線に沿った断面を模式的に
示す断面図である。
示す断面図である。
【図７】本実施の形態の等価回路を示す。
【図８】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図９】実施の形態に係る半導体装置の製造工程を模式
的に示す断面図である。
的に示す断面図である。
【図１０】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１１】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１２】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１３】実施の形態に係る半導体装置の製造工程を模
式的に示す断面図である。
式的に示す断面図である。
【図１４】ＢＩＣＭＯＳのインバータ回路の等価回路を
示す。
示す。
【図１５】作用効果を説明するための断面模式図であ
る。
る。
【図１６】従来例に係るＳＯＩ基板の上に形成されたＭ
ＯＳトランジスタを模式的に示す断面図である。
ＯＳトランジスタを模式的に示す断面図である。
【図１７】ゲート電極層が形成されている層における半
導体装置の変形例を模式的に示す平面図である。
導体装置の変形例を模式的に示す平面図である。
１０ ＳＯＩ基板
１０ａ 半導体層
１４ 素子分離領域
１６ 素子形成領域
５０ａ 第１のｐ型ボディ領域
５０ｂ 第２のｐ型ボディ領域
５２ａ ｎ型ボディ領域
６０ 第１の電極層
６０ａ 第１の電極層の形成予定領域
８０ 層間絶縁層
８２ 第１のスルーホール
８２ａ 第１のコンタクト層
８４ 第２のスルーホール
８４ａ 第２のコンタクト層
８６ 第３のスルーホール
８６ａ 第３のコンタクト層
８８ 第４のスルーホール
８８ａ 第４のコンタクト層
９０ 第１の配線層
９２ 第２の配線層
９４ 第３の配線層
１００ ｐ型の電界効果型トランジスタ
１１０ ゲート電極層
１１０ａ ゲート電極層の形成予定領域
１２０ ｐ型ソース領域
１３０ ｐ型ドレイン領域
１４０ ゲート絶縁層
２００ ｎｐｎ型のバイポーラトランジスタ
２１０ ｎ型エミッタ領域
２２０ ｐ型ベース領域
２２２ ｐ型不純物拡散層
２３０ ｎ型コレクタ領域
Ａ１０ 第１の領域
Ａ２０ 第２の領域
Ａ３０ 第３の領域
１０００ 半導体装置
フロントページの続き
(51)Int.Cl.7 識別記号 ＦＩ
Ｈ０１Ｌ 29/73 Ｈ０１Ｌ 29/78 ６１３Ｚ
29/786
(58)調査した分野(Int.Cl.7，ＤＢ名)
H01L 27/06
H01L 21/8249
Claims (13)
- 【請求項１】 絶縁層と、 前記絶縁層上に形成された半導体層と、 前記半導体層内に形成された素子分離領域と、 前記素子分離領域によって画定された素子形成領域と、
を含み 前記素子形成領域の少なくとも一つには、バイポーラト
ランジスタと電界効果型トランジスタとをともに含み、 前記バイポーラトランジスタは、第１導電型のエミッタ
領域と、第２導電型のベース領域と、第１導電型のコレ
クタ領域とを含み、 前記電界効果型トランジスタは、ゲート電極層と、第２
導電型のソース領域と、第２導電型のドレイン領域とを
含み、 さらに、少なくとも前記ソース領域と前記ドレイン領域
との間において形成された、第１導電型ボディ領域とを
有し、 前記第１導電型ボディ領域と、前記コレクタ領域とは、
電気的に接続され、 前記ソース領域と、前記コレクタ領域とは、電気的に接
続され、 前記ドレイン領域と、前記ベース領域とは、電気的に接
続され、 さらに、一方の端部が前記ゲート電極層の側部に連続
し、他方の端部が前記素子分離領域に達する第１の電極
層を有し、 前記ゲート電極層は、前記素子形成領域を跨ぐようにし
て形成され、 前記電界効果型トランジスタの形成領域における前記ゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれた第１の領域において、前記ドレイン領域が
形成され、 前記ゲート電極層と、前記素子分離領域とで囲まれた第
２の領域において、前記ソース領域および前記コレクタ
領域が形成され、 前記バイポーラトランジスタの形成領域における前記ゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれた第３の領域において、前記エミッタ領域が
形成され、 前記第１導電型ボディ領域は、ゲート電極層の下方にお
いて形成されている、半導体装置。 - 【請求項２】 請求項１において、前記ドレイン領域と前記ベース領域とは、第１の第２導
電型ボディ領域によって電気的に接続されている 、半導
体装置。 - 【請求項３】 請求項１および２のいずれかにおいて、 前記ソース領域と、前記コレクタ領域とを電気的に接続
するためのコンタクト層が形成され、 前記コンタクト層は、前記ソース領域と、前記コレクタ
領域とを跨ぐようにして形成されている、半導体装置。 - 【請求項４】 請求項１〜３のいずれかにおいて、 前記コレクタ領域と前記エミッタ領域との間の半導体層
であって、前記素子分離領域の近傍の半導体層に、第２
の第２導電型ボディ領域が形成されている、半導体装
置。 - 【請求項５】 請求項１〜４のいずれかにおいて、 前記第１導電型は、ｎ型であり、 前記第２導電型は、ｐ型である、半導体装置。
- 【請求項６】 請求項１〜４のいずれかにおいて、 前記第１導電型は、ｐ型であり、 前記第２導電型は、ｎ型である、半導体装置。
- 【請求項７】 請求項１〜６のいずれかにおいて、 前記半導体層は、シリコン層である、半導体装置。
- 【請求項８】 絶縁層と、 前記絶縁層上に形成された半導体層と、 前記半導体層内に形成された素子分離領域と、 前記素子分離領域によって画定された素子形成領域と、
を含み 前記素子形成領域の少なくとも一つには、バイポーラト
ランジスタと電界効果型トランジスタとをともに含み、 前記半導体層の上に、ゲート電極層が形成され、 前記ゲート電極層は、前記素子形成領域を跨ぐようにし
て形成され、 前記半導体層の上に、第１の電極層が形成され、 前記第１の電極層は、一方の端部が前記ゲート電極層の
側部に連続し、他方の端部が前記素子分離領域に達し、 前記電界効果型トランジスタの形成領域における前記ゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれる第１の領域において、第１の第２導電型不
純物拡散層が形成され、 前記ゲート電極層と、前記素子分離領域とで囲まれる第
２の領域のうち、前記電界効果型トランジスタの形成領
域において、第２の第２導電型不純物拡散層が形成さ
れ、 前記バイポーラトランジスタの形成領域における前記第
２の領域において、第１の第１導電型不純物拡散層が形
成され、 前記バイポーラトランジスタの形成領域における前記ゲ
ート電極層と、前記第１の電極層と、前記素子分離領域
とで囲まれる第３の領域において、第２の第１導電型不
純物拡散層が形成され、 前記ゲート電極層の下方において、第１導電型ボディ領
域が形成され、 前記バイポーラトランジスタの形成領域における前記ゲ
ート電極層および前記第１の電極層の下方であって、前
記第２の第１導電型不純物拡散層の周囲に沿って、第３
の第２導電型不純物拡散層が設けられ、 前記第１導電型ボディ領域と、前記第１の第１導電型不
純物拡散層とは、電気的に接続され、 前記第２の第２導電型不純物拡散層と、前記第１の第１
導電型不純物拡散層とは、電気的に接続され、 前記第１の第２導電型不純物拡散層と、前記第３の第２
導電型不純物拡散層とは、電気的に接続されている、半
導体装置。 - 【請求項９】 請求項８において、 前記第１の第２導電型不純物拡散層と前記第３の第２導
電型不純物拡散層とは、第１の第２導電型ボディ領域に
よって電気的に接続されている、半導体装置。 - 【請求項１０】 請求項８および９のいずれかにおい
て、 前記第２の第２導電型不純物拡散層と、前記第１の第１
導電型不純物拡散層とを電気的に接続するためのコンタ
クト層が形成され、 前記コンタクト層は、前記第２の第２導電型不純物拡散
層と、前記第１の第１導電型不純物拡散層とを跨ぐよう
にして形成されている、半導体装置。 - 【請求項１１】 請求項８〜１０のいずれかにおいて、 前記第１の第１導電型不純物拡散層と前記第２の第１導
電型不純物拡散層との間の半導体層であって、前記素子
分離領域の近傍の半導体層に、第２の第２導電型ボディ
領域が形成されている、半導体装置。 - 【請求項１２】 絶縁層と、該絶縁層上に形成された半
導体層と、を含む半導体装置の製造方法であって、 前記半導体層において素子分離領域を形成し、素子形成
領域を画定する工程（Ａ）、 同一の素子形成領域内に、電界効果型トランジスタとバ
イポーラトランジスタとを形成する工程（Ｂ）を含み、 前記工程（Ｂ）は、 （Ｂ−１）少なくとも、ゲート電極層の形成予定領域に
おける半導体層において、第１導電型ボディ領域を形成
する工程、 （Ｂ−２）少なくとも、第１の層の形成予定領域におけ
る半導体層の一部において、第１の第２導電型ボディ領
域を形成する工程、 （Ｂ−３）前記半導体層の上に、前記ゲート電極層およ
び第１の電極層を形成する工程であって、 前記第１の電極層は、一方の端部が前記ゲート電極層の
側部に連続し、他方の端部が前記素子分離領域に達し、 （Ｂ−４）前記バイポーラトランジスタの形成領域にお
けるゲート電極層と、前記第１の電極層と、前記素子分
離領域とで囲まれる第３の領域の半導体層において、第
２導電型の不純物拡散層を形成する工程、 （Ｂ−５）熱処理をすることにより、前記第２導電型の
不純物拡散層を熱拡散して、前記ゲート電極層の下、お
よび前記第１の電極層の下の半導体層において、前記バ
イポーラトランジスタの第３の第２導電型不純物拡散層
を形成する工程、 （Ｂ−６）前記電界効果型トランジスタにおける前記ゲ
ート電極層と、前記第１の電極層と前記素子分離領域と
で囲まれた第１の領域に、前記電界効果型トランジスタ
の、第２導電型の第１の第２導電型不純物拡散層を形成
する工程であって、 前記第１の第２導電型不純物拡散層は、前記第１の第２
導電型ボディ領域を介して、前記第３の第２導電型不純
物拡散層と電気的に接続され、 （Ｂ−７）前記ゲート電極層と前記素子分離領域とで囲
まれた第２の領域の一部に、前記電界効果型トランジス
タの、第２導電型の第２の第２導電型不純物拡散層を形
成する工程、（Ｂ−８）前記第２の領域の一部に、前記
バイポーラトランジスタの、第１導電型の第１の第１導
電型不純物拡散層を形成する工程であって、 前記第１の第１導電型不純物拡散層は、前記第１導電型
ボディ領域と電気的に接続され、 （Ｂ−９）前記第３の領域において、前記バイポーラト
ランジスタの、第１導電型の第２の第１導電型不純物拡
散層を形成する工程、および （Ｂ−１０）前記第２の第２導電型不純物拡散層と前記
第１の第１導電型不純物拡散層とを電気的に接続する工
程を含む、半導体装置の製造方法。 - 【請求項１３】 請求項１２において、 前記第１の第１導電型不純物拡散層と前記第２の第１導
電型不純物拡散層との間の半導体層であって、前記素子
分離領域の近傍の半導体層に、第２の第２導電型ボディ
領域を形成する工程を含む、半導体装置の製造方法。
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