JPS6152577B2 - - Google Patents

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JPS6152577B2
JPS6152577B2 JP55015366A JP1536680A JPS6152577B2 JP S6152577 B2 JPS6152577 B2 JP S6152577B2 JP 55015366 A JP55015366 A JP 55015366A JP 1536680 A JP1536680 A JP 1536680A JP S6152577 B2 JPS6152577 B2 JP S6152577B2
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insulated gate
region
substrate
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Yamaguchi Tadanori
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Tektronix Inc
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Description

【発明の詳細な説明】 本発明は絶縁ゲート型半導体装置、特に大規模
集積回路に好適な相補型絶縁ゲート半導体装置に
関する。
最近の集積回路（IC）技術はもつぱら集積度
を増加する高密度化に注力されている。また高集
積度という点で、最近の技術開発の多くは絶縁ゲ
ート半導体（以下MOSという）を含んでいる。
高密度集積回路（LSI及びVLSI）の使用量が急増
するに伴つて、相補型絶縁ゲート半導体
（CMOS）回路が、その低定常電力及び高耐ノイ
ズ特性の為に益々注目されるに至つている。
CMOSはｐチヤンネルとｎチヤンネル・エンハ
ンスメントモードのトランジスタを共通基板上に
形成したものであつて、CMOS論理の基本回路は
第２図に示す相補型インバータである。従来の高
密度技術としては、単に標準CMOS装置の寸法を
縮小することであつた。半導体素子の寸法を縮小
すると、その速度が増加し消電電力の低減が可能
となる。他の既知の技法として、最近のハイ・パ
フオーマンスｎ―MOS技術（HMOSともいう）
を用いて相補構造のうちの半分であるｎチヤンネ
ルを作ることが提案されている。例えば、二重拡
散のプレーナMOS（DMOS）ｎチヤンネル素子
と標準の金属ゲート型ｐチヤンネル素子とを含む
CMOSICが1976年８月発行のIEEEジヤーナル
オブソリツド―ステイト サ―キツツ（Journal
of Solid―State Circuits）SL―11巻、第４号453
乃至458頁にわたりマスハラ等により開示されて
いる。更に、HMOS処理技術が完全なCMOS素子
の製造に使用されている例もある。ハヤシ等によ
る米国特許第3821776号公報には、相補型の
DMOS構造が開示され、オーヤンによる米国特許
第4131907号公報にはＶ溝型のCMOS素子が開示
されている。また、ｐチヤンネルのDMOSトラン
ジスタとｎチヤンネルの二重拡散VMOSトランジ
スタより成るCMOS素子が、1978年７月発行の
IEEEエレクトロン デバイセス（Electron
Devices）ED―25巻第７号848乃至850頁にかけて
のジヤバラ等による論文の主題である。
従来のCMOS構造は種々の欠点を有する。例え
ば、極めて精密なパターンを正確且つ再現性をも
つて形成しなければならないので、従来のプレー
ナ構造の寸法を縮小するのみで動作特性の優れた
素子を製造することは困難である。更に、プレー
ナ技術は等価のプレーナMOS素子以外の素子よ
りも多くの基板面積を必要とする。Ｖ溝構造を作
るには特殊且つ高価な異方性エツチング工程を必
要とする。然も、垂直チヤンネルVMOS素子は小
形とはなるが、LSIに使用するには回路上の制約
がある。オーヤン及びジヤバラ等のCMOS構造の
如きラテラル・チヤンネルVMOS素子は比較的長
いドリフト領域を有するのでソース・ドレイン間
の抵抗値が増加するという欠点がある。
従つて、本発明の主要な目的は、新規にして動
作特性が極めて優れたCMOSを提供することであ
る。本発明の関連する目的は、従来のCMOS構造
に付随した欠点を排除した改良相補型絶縁ゲート
半導体装置を提供することである。
前述の及びその他の目的は本発明による新規な
CMOS構造により効果的に達成できる。即ち本発
明のCMOSは、本願出願人に譲渡され、サトー等
により1977年12月21日付で出願した米国特許出願
番号第862715号（対応日本特許：特願昭53―
158092号）に開示された構造と類似の二重拡散型
のプレーナｐチヤンネル素子と非プレーナｎチヤ
ンネル素子とを含んでいる。
図示の実施例によると、本発明の半導体装置
は、p-のエピタキシヤル物質の隔離したウエル
を有すするｎ型半導体基板より成るのが好まし
い。１個のウエルはCMOS構造のｐチヤンネル側
を有する基板表面のプレーナ・フイールドにな
る。ｐチヤンネル・エンハンスメント・モード素
子はp+のソース領域と、それを囲むｎ型チヤン
ネル領域とを含み、ウエルの１側に沿つて二重の
打込み／拡散技法により形成されている。p+ド
レイン領域はチヤンネルから離れて反対側に設け
られ、p-ウエル内にドリフト領域を形成する。
他の隣接ウエルは突起台地及び傾斜部を有する非
プレーナ表面フイールド下部に設けられる。
CMOS構造のｎチヤンネル側は、このウエルの周
辺部に形成され、n+のソース領域を台地内に有
する。上向きの端部がこの傾斜部と交わる薄い打
込みｐ型層にて形成された狭いチヤンネル領域が
ソース領域近傍に設けられる。n+のドレイン領
域は傾斜基部近傍の基板の低い部分に設けられ、
ｎのドリフト領域がそれからチヤンネル領域へ伸
びる。各トランジスタのチヤンネルとドリフト領
域に重なつて、例えば薄い酸化物の如き絶縁層に
より基板から隔離しているシリコン・ゲート電極
が形成される。両素子のゲートは相互接続しイン
バータ動作時にはデジタル信号入力端として使用
される。金属パターンの結線により両ドレインを
接続して出力端となす。
以下、添付図面を参照して本発明を詳細に説明
する。第１図は本発明による相補型絶縁ゲート半
導体装置の好適一実施例の断面図であり、１個の
CMOSを参照符号１０で示す。このトランジスタ
１０は相補型インバータであり、１対のエンハン
スメント・モードのMOSトランジスタ、即ち二
重拡散セルフアラインドDMOSのプレーナ型ｐチ
ヤンネル絶縁ゲート型半導体素子Q1と、前述し
たサトー等による米国特許出願に開示された如き
非プレーナ型ｎチヤンネル絶縁ゲート型半導体素
子Q2を含んでいる。両トランジスタQ1，Q2は１
対のp-ウエル１４，１６を含むｎ型シリコン基
板１２の上面に形成される。基板１２の抵抗は約
２乃至３Ω―cmであるのが好ましい。ウエル１
４，１６は均一にして正確に制御された不純物レ
ベルを有するべくエピタキシヤル層が好ましく、
約15乃至20Ω―cmの抵抗を有するのが好適であ
る。
p-チヤンネル・トランジスタQ1はウエル１４
の開口を有する基板表面の略平坦部に形成され
る。ウエルの反対端に沿つて基板１２内に、浅く
且つ高不純物濃度のp+領域１８，２０が設けら
れ、夫々この素子のソース及びドレイン領域とし
て動作する。極めて狭い（約0.8乃至1.5μ）ｎ型
領域２２はソース領域を囲み、トランジスタQ1
のチヤンネル領域として動作する。ウエル１４内
にドリフト領域２４を形成するドレイン領域２０
から離れているチヤンネル形成領域２２は、従来
の二重拡散セルフアラインメント技法で製造され
る。チヤンネル及びドリフト領域に重なつて充分
な不純物濃度の多結晶シリコンが好ましい導電層
２６を形成して、このトランジスタのゲートとな
す。薄い二酸化シリコン誘電体層２８はこの多結
晶ゲートをその下の基板１２の表面から絶縁す
る。
ｎチヤンネル・トランジスタQ2は、Q1の近傍
のp-ウエル１６の周辺部内の非プレーナ表面に
形成される。この非プレーナ部内の基板１２の台
形状突起部内にソース領域３０を形成する。n+
ドレイン領域３２は台地の一端に沿つて傾斜部３
４の基部近傍の低地に設けたウエル１６内に伸び
る。ソース領域３０の下部には、極めて薄い（約
0.3乃至0.9μ）ｐ型層３６が台形突起頂部を介し
て打込まれている。この打込み層の断面は基板表
面と略相補性をなし、端部は上方を向き傾斜部３
４と交差してこの素子のチヤンネルを形成する。
チヤンネル形成層３６の端部とドレイン領域３２
間の斜面に沿つて打込まれたｎドリフト領域３８
が形成される。高不純物濃度の多結晶シリコンが
好ましい導電層４０がチヤンネル及びドリフト領
域上に形成され、トランジスタQ2のゲートとし
て作用する。二酸化シリコン等の薄い絶縁層４２
を設けてゲートを基板１２の表面から絶縁する。
CMOS装置１０は、更にQ1のソース領域１８
及び図示の如く好ましくはチヤンネル層の２２の
近傍でウエル領域１４，１６外で基板１２に伸び
るn+領域４６と接触する金属パターン層４４を
有する。この領域４６は基板１２（よつてQ1の
チヤンネル）と金属層４４のオーム接触部とな
し、素子を動作させる為に適当な方法で正電源Ｖ
DDに接続される。第２の金属パターン層４８はト
ランジスタQ2のソース領域３０及びチヤンネル
層３６並びにp+領域５０に接続され、ウエル１
６へのオーム接触を行なう。金属層４８は電源Ｖ
SS或は接地に接続される。トランジスタQ1及び
Q2のドレイン領域は第３の金属パターン層５２
で相互接続され、そこにはデジタル出力データが
現われる。反転した出力信号は両トランジスタの
ゲート２６及び４０を相互接続する導電パターン
（図示せず）から取出される。第２図は第１図の
構成を電気回路に書き変えたものである。
トランジスタQ1，Q2のゲート電極２６，４０
は各各のトランジスタのソース領域と一部重なる
ことが第１図から判る。これはマイクロウエーブ
周波数帯における相互コンダクタンスを最大にす
る為である。然し、ドレイン領域が重なることは
避けるのが好ましい。半導体装置１０は更にウエ
ル１６の境界に沿つて基板表面に接してp+の
「チヤンネル・ストツパ」領域５４を有し、両ト
ランジスタの分離を改善する。同じ理由により、
p+領域２０及び５０もまた夫々p-ウエル１４及
び１６から基板１２の隣接ｎ部へ突き出してい
る。
次に第３乃至９図を参照して第１図のCMOS
ICのシリコン・ゲートの製造方法について説明
する。勿論、これらの図は単に構造を示す為であ
り、寸法については実際のものと相違する。まず
抵抗値が約２乃至３Ω―cmのｎ型の〔100〕面単
結晶シリコンのウエハーから開始する。図中の基
板、即ち基部１２は選択された断面部分の極く一
部分である。適当に洗浄した後、p-導電型のエ
ピタキシヤル層１３を基板の上面１２ａ上に成長
させる。この層１３の厚さは約５μで抵抗値は約
15乃至20Ω―cmであるのが好ましい。エピタキシ
ヤル層の形成後、フオトレジスト層を層１３上に
塗布し、p-ウエル１４，１６用の所望位置にマ
スク１５を配する。マスクで覆つたウエハーは次
いでイオン注入（打込み）工程により燐イオンを
エピタキシヤル層１３の未保護領域１３ａに注入
する。燐イオンのドーズ量は約１乃至10×1013／
cm2（代表値は約８×1013／cm2）で100KeV（キロ
電子ボルト）であることが好ましい。この段階に
おける構造を第３図に示す。
燐イオンの注入後、フオトレジスト・マスク１
５を除き、表面からエツチングにより酸化物を除
去する。シリコン表面を再び酸化して約17乃至
500Åの厚さの酸化層１７を形成する。窒化シリ
コン（Si3N4）の酸素不透過層１９を酸化層上に約
1300Åの厚さに形成し、次いで化学的蒸着技法
（CVD）によりSi3N4層上に約5000Åの二酸化シ
リコンを形成する。この酸化シリコン及び窒化シ
リコン層をパターン状にエツチングしエピタキシ
ヤル層１３の領域を覆うマスク２１を形成し、後
述する如くここに台形突起が形成される。約２μ
の極めて厚い酸化層２３を層１３の未保護領域
に、このウエハーを約1000℃の酸化環境下に約24
時間放置することにより形成する。シリコン表面
の１部は酸化工程に使用され、マスク２１で保護
された領域外のウエハー表面は沈む。窒化及び酸
化層（例えば層１７，１９）によりマスクされた
シリコン表面を局部的に酸化すると、第４図に示
す如く酸素不透過Si3N4層１９の端部の下に酸化
物の「ビーク（鳥の口ばし）」が生じる。このビ
ークは、マスク２１の下部の酸化層２３及び薄い
酸化層１７間に滑らかな傾斜の過渡部分、即ち傾
斜部が生じる。この形成については、フイリツプ
ス リサーチ レポート（Philips Research
Report）第26巻、第３号の157乃至165頁にアペ
ル等により説明されている。この局部的酸化工程
中に、燐イオンを予め領域１３ａに打込み、p-
エピタキシヤル層へ拡散させる。これにより層１
３の下部領域に逆の不純物をドーピングしｎ導電
型となし、よつて第４図に示す如く分離したp-
ウエル１４，１６を形成する。
局部酸化工程に続いて、窒化層１９を除き、
p-型不純物の極めて薄い層３６をウエハー及び
酸化層２３に打込む。第５図に示す如く、この打
込まれた層の面は酸化被膜の外表面と略一致する
形状である。従来方法によつてイオンのエネルギ
ーを制御することにより、p-型のイオンをこの
層３６が局部酸化工程で形成された突起２５を貫
通し丁度その傾斜部２７，２７′と交差する如き
深さとなす。このp-型の層は約８×1012／cm2ドー
ズの200KeVの硼素イオンを打込むことにより形
成するのが好ましい。次に砒素を可とするn-型
不純物を台地２５内に打込みn+ソース領域３０
を層３６上に形成する。加速電圧を制御すること
により、砒素イオンは台地２５上の薄い酸化層１
７を貫通するが、局部酸化層２３より厚くはない
値に選定する。約１×1016／cm2ドーズの200KeV
の砒素が好適である。
次に第６図を参照する。CVDにより二酸化シ
リコン層２９をウエハーの全表面に約5000Åの厚
さに形成する。次に開口３１を、酸化層２９及び
２３をフオトエツチングすることにより形成し
て、図示する如くp-ウエル１４の端部１４ａと
重なるウエハー表面領域を露出させる。この露出
領域は約３×1011／cm2ドーズの100KeVの燐イオ
ン注入を受ける。この燐イオンを拡散した後、ウ
エル１４内に侵入するｎ領域２２を形成する。ウ
エハー表面の露出領域には約１×1016／cm2ドー
ズ、30KeVの硼素を打込み、領域２２内にp+の
ソース領域を形成する。燐の拡散度と硼素打込み
の差がソース領域１８を囲むチヤンネル形成ｎ型
領域の最終幅を決定することが判る。この幅は、
この実施例では0.8乃至1.5μ程度である。
エツチングにより酸化層２３，２９を除き、そ
の後ウエハーの全表面を約１μの厚さのCVD二
酸化シリコン層３３で覆う。この酸化層３３に開
口をフオトエツチングにより形成して付加的に不
純物を注入するべく選択された位置のウエハー表
面を露出する。この位置及び開口を第７図中参照
符号３５，３７，３９，４１及び４３で示す。次
に、層３３内に開口で露出した表面領域上に約
500Åの薄い酸化被膜３４を熱的に成長させる。
開口４１内の酸化被膜３４を覆うことなく、ウエ
ハー上にフオトレジスト層４５を形成する。
100KeV及び約15×1011／cm2ドーズの燐イオンを
注入して被膜３４の下部のウエハー表面に薄いｎ
領域３８を形成する。
フオトレジスト層４５を除去した後、酸化物で
覆われた表面上に多結晶シリコンを約5000Åの厚
さに形成し、フオトエツチングにより多結晶シリ
コン・ストリツプ２６及び４０（第８図参照）を
形成して最終的にはトランジスタQ1及びQ2のゲ
ート電極となす。同図から判るように、ゲート用
ストリツプ２６は酸化物層３３の開口３７内の酸
化被膜２８上に、チヤンネル領域２２の端面とソ
ース領域１８及びウエル１４の近接部に重なつて
形成される。多結晶シリコン・ストリツプ４０は
傾斜部２７上に、注入層３６の端面及びソース領
域３０とｎ領域３８の近接部に重なつて形成され
る。ウエハー及び開口３５内の酸化物層４９上に
は、多結晶シリコン・ストリツプ４０及び酸化被
膜３４の残りの部分を覆うことなく、他のフオト
レジスト・マスク層４７を形成する。次に砒素イ
オンを約200KeV及び１×1016／cm2ドーズで、こ
のマスクしなかつた領域に注入する。この砒素イ
オンは薄い酸化被膜を貫通し、夫々酸化被膜３４
及び４９の下部にn+領域３２及び４６を形成す
る。更に、多結晶シリコン・ストリツプ４０内に
注入された砒素イオンは、導電度を高める。
最後に第９図を参照する。マスク層４７を除去
して前記のフオトレジスト層で覆われなかつた領
域のウエハー上に新らしいフオトレジスト・マス
ク層５１を形成する。硼素イオンを60KeV及び約
１×1016／cm2ドーズで注入することにより、多結
晶シリコン・ストリツプ２６を導電性にすると共
に、未保護領域内のウエハー表面を覆う酸化被覆
の下にp+領域２０，５０及び５４を形成する。
マスク層５１を除去した後、CVD技法によりウ
エハーの全表面上に約6000Åの厚さの二酸化シリ
コンを被着する。このSiO2層の形成に次いで、
1000℃の乾燥窒素雰囲気中でウエハーを約30分間
アニールして、イオン打込みによりシリコン・ウ
エハー結晶構造に生じた損破をいやすと共に打込
んだ砒素及び硼素イオンを拡散及び分布させる。
次に、フオトエツチングにより、電気的接触を形
成すべきウエハー上の所定位置に複数の窓をあけ
る。全面に約1.5μの厚さのアルミニウム層を被
着し、第１図の層４４，４８及び５２を含む所望
のパターンの金属層をエツチングにより形成す
る。
上述した本発明によるCMOS装置は、約0.3乃
至1.5μの極めて短かいチヤンネルのMOS素子の
相補構造の組合せを含んでいる。よつて、ｎチヤ
ンネルMOS電界効果トランジスタに匹敵する極
めて高速動作が可能である。ゲート・ストレツシ
ユホールド電圧は約0.8乃至1.0Vであり、各素子
の相互コンダクタンスは約200乃至500μが実現
でき、理論上約2GHzの最高速度が得られる。
尚、上述の説明は単に本発明の一好適実施例に
つき行つたものであるが、当業者には、本発明の
要旨を逸脱することなく種々の変更・変形が可能
であること自明である。よつて、本発明の技術的
範囲には当然これら変更・変形も包含するもので
あると理解すべきである。
【図面の簡単な説明】
第１図は本発明の好適実施例によるCMOS装置
の部分断面図、第２図は第１図のCMOS装置の等
価電気回路図、第３乃至第９図は第１図のCMOS
装置の製造工程を示す図である。 図中１２は半導体基板、２５は台形突起、３４
は傾斜部、Q2，Q1は夫々第１及び第２絶縁ゲー
ト型半導体素子、１８，３０はソース、２６，４
０はゲート、２０，３２はドレインを示す。

Claims (1)

  1. 【特許請求の範囲】 １ 半導体基板の略平坦な一面に形成した略台形
    状突起の頂部、傾斜部及び基部にソース、ゲート
    及びドレインを形成した第１絶縁ゲート型半導体
    素子と、上記半導体基板表面の上記平坦部にして
    上記突起の近傍に略平面状にソース、ゲート及び
    ドレインを形成した上記第１絶縁ゲート型半導体
    と相補型の第２絶縁ゲート型半導体素子とを具え
    る相補型絶縁ゲート半導体装置。 ２ 上記第２絶縁ゲート型半導体素子は二重拡散
    セルフアラインメント型であり、上記第１及び第
    ２絶縁ゲート型半導体素子のゲートは不純物をド
    ーピングした高導電度の多結晶シリコンにより形
    成することを特徴とする特許請求の範囲第１項記
    載の相補型絶縁ゲート半導体装置。
JP1536680A 1979-02-09 1980-02-08 Complementary insulated gate semiconductor device Granted JPS55107269A (en)

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JPS55107269A JPS55107269A (en) 1980-08-16
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US4229756A (en) 1980-10-21

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