KR900003831B1 - 반도체장치와 그 제조방법 - Google Patents

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가부시키가이샤 도시바
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Abstract

내용 없음.

Description

반도체장치와 그 제조방법
제 1 도는 C-MOS와 D-MOS로 구성되는 종래 반도체 장치의 단면도.
제 2a 도 내지 제 2c 도는 제 1 도에 도시된 C-MOS와 D-MOS로 구성되는 종래 반도체장치의 제조공정을 나타내는 단면도.
제 3 도는 제 2a 도 내지 제 2c 도내에 도시된 종래 반도체장치의 제조방법에 따른 D-MOS의 채널 영역길이를 나타내는 단면도.
제 4a 도 내지 제 4o 도는 본 발명에 따른 반도체장치의 제조공정을 나타내는 단면도.
제 5 도는 본 발명에 따른 반도체장치의 제조방법에 의해 제조된 P형백게이트영역을 나타내는 단면도.
제 6 도와 제 7 도, 제 8 도 및 제 9 도는 본 발명에 따른 반도체장치 제조방법의 다른 실시예에 의해 형성된 반도체장치의 단면도이다.
* 도면의 주요부분에 대한 부호의 설명
l,57 : 실리콘기판(P형) 2,31 : 에피텍셜실리콘층(N형)
3 : 분리확산층(P+형) 4,37 : 피일도산화막
5,38 : 게이트산화막 6 : 다결정실리콘층
7,52 : CVD-SiO2막 8,55 : 알루미늄배선
10,101 : C-MOS 11 : P형웰영역(C-MOS)
12,13,41,42 : 게이트전극(C-MOS) 14,47 : 소오스영역(N+형)
15,48 : 드레인영역(N+형) 16,53 : 소오스영역(P+형)
17,54 : 드레인영역(P+형) 20,201 : D-MOS
21 : P형웰영역(D-MOS) 22,45 : P형백게이트영역
23,43 : 게이트전극(D-MOS) 24,49 : 소오스영역(N+형)
25,50 : 드레인영역(N+형) 32 : 열산화막
33 : 완충산화막 34,36 : P형웰확산층
35 : N형웰확산층 40a,40b,44,46,51 : 레지스트패턴
45 : P형채널영역 56 : 인규산유리막
58,59 : 소자영역 60,61 : N+형 매립영역
본 발명은 단일기판상에 상보형 MOS 트랜지스터와 2중확산 MOS 트랜지스터가 형성되어 있는 반도체장치와 그 제조방법에 관한 것이다.
일반적으로 단일기판상에 상보형(Complementary) MOS 트랜지스터(이하 C-MOS로함)와 2중확산(double-diffused) MOS 트랜지스터(이하 D-MOS로함)를 갖는 반도체장치는 C-MOS 부분에 저소비전력의 논리회로를 구성할 수 있게 되고, 또한 D-MOS 부분으로부터 고출력을 얻을 수 있기 때문에 고속논리회로를 갖는 전력용 IC로서 기대되고 있다.
제 1 도는 상기한 바와같이 C-MOS와 D-MOS를 갖추고 있는 종래 반도체장치의 1실시예를 나타내는 단면도로서, 이 제 1 도에서 P형 실리콘기판(1)상에는 N형 에피텍셜실리콘층(2)이 형성되고, 그 실리콘기판(1)의 표면으로 부터 에피텍셜실리콘층(2)에는 P+형 분리확산층(3 ; P+-type isolation diffusion layer)이 형성되므로 C-MOS와 D-MOS에 대한 소자영역이 분리되게 되며, C-MOS(10)와 D-MOS(20)가 그 소자영역에 각각 형성되게 된다. 또, 이들 C-MOS(10)와 D-MOS(20)의 게이트전극은 인(P)이 고농도로 도우프되어 낮은 저항을 갖게되는 다결정실리콘층으로 형성되어져 있다. 여기서 도면의 참조부호 4는 피일드산화막(Field oxide film)을 나타낸다.
이와같은 종래의 반도체장치는 제 2a 도 내지 제 2c 도로 나타낸 제조방법에 의해 제조되게 된다.
먼저, 바이폴라반도체장치의 제조에 통상적으로 수행되는 공정에 의해 N형 에피텍셜실리콘층(2)과 P+분리확산 층(3)이 각각의 소자영역에 분리되어 형성되어, 이어 C-MOS(10)와 D-MOS(20)이 각각의 소자영역에 형성된다. 즉 통상의 C-MOS 공정에서 수행되는 공정을 이용함에 의해 N채널 MOS 트랜지스터(이하 N-MOS라 함)를 위한 P형 웰(wel1) 영역(11)이 C-MOS(10)의 소자영역내에 형성되는 동시에 내압보정을 위한 P형웰영역(21)이 D-MOS(20)용 소자영역내에 형성되고, 이어 D-MOS(20)의 P형백게이트영역(22 : back gate resion)을 먼저 형성해준 다음에 피일드산화막(4)이 형성되며, 소자영역의 피일드산화막(4)을 에피텍셜실리콘층(2)의 표면이 노출되게끔 제거해준 다음 그 노출된 에피텍셜실리콘층(2)의 표면을 열적으로 산화함에 따라 게이트산화막(5)이 형성되게 되고, 그후 게이트전극재료인 다결정실리콘층(6)이 전체표면에 증착되고, PoCl3를 확산원으로 사용하여 상기 다결정실리콘층(6)에 인(P)을 고농도로 확산시켜주므로써 다결정실리콘층(6)이 충분하게 낮은 저항으로 되어 게이트전극으로서 제공되게 된다(제 2a 도). 계속해서, 상기 다결정실리콘층(6)을 패터닝하여 C-MOS(10)의 게이트전극(12,13)과 D-MOS(20)의 게이트전극(23)을 형성하게 된다(제 2b 도).
그 다음에는 비소이온이 주입되어져 N-MOS의 N+형 소오스영역(14)과 드레인영역(15)이 형성됨과 동시에 D-MOS(20)의 N+형 소오스영역(24)과 N+형 드레인영역(25)이 형성되고, 이어 보론이온이 주입되어져 P-MOS의 P+형 소오스영역(16)과 드레인영역(17)이 형성되게 된다. 그후 CVD-SiO2막(7)이 층간절연막으로서 증착되고, 접촉구를 개구(open) 해주게 되며, C-MOS(10)와 D-MOS(20)의 소오스전극과 드레인전극과 같은 알루미늄배선(8)을 형성하기 위해 알루미늄을 증착시킨후 패터닝해주게 된다(제 2c 도).
여기서, 상기한 바와같은 종래의 반도체장치에서는 게이트전극(12,13,23)이 낮은 저항을 갖도록 인으로 도우프되기 때문에 모두 N형으로 된다. 그러므로 C-MOS를 구성하는 P-MOS의 챈널영역에는 다음과같은 이유로 인해 보론이 카운터도우프(counter dope)되어 소위 매립챈널형의 트랜지스터를 얻고 있다.
즉, P-MOS의 챈널영역과 게이트전극이 둘다 N형이므로 이들 사이의 일함수차(work function difference)가 너무 작아 챈널영역이 반전되기에 곤란하게 되는바, 이는 통상의 게이트산화막으로 구성되는 P-MOS에서 임계전압(threshold voltage)을 IV이하로 해주기가 곤란하게 되므로 낮은 임계전압을 갖도록 해주기 위해 카운터 도우프가 실행되게 된다.
한편 종래에는 반도체장치를 제조할때 D-MOS(20)의 P형백게이트영역이 게이트전극(23)이 형성되기전에 형성되어지게 되므로 P형백게이트영역(22)과 게이트전극(23) 사이에 마스크위치정합(mask alinment)에대한 여유(margin)가 마련되어져야 하는바, 즉, 제 3 도에 나타낸 바와같이 D-MOS(20)의 백게이트영역에 대한 길이(c)는 그영역이 자기정합에 의해 형성될 때의 길이(b)보다도 상기 마스크위치정합의 길이(a)만큼 더 길어지게 되고, 이때문에 소자의 칫수가 증가되어 고패킹밀도가 방해받게 될 뿐만 아니라, D-MOS(20)의 챈널영역이 연장되는 정도에 따라 ON저항이 증가된다고 하는 문제가 있다. 예를들어 마스크위치정합의 정밀도를 1μm로 하는 경우, 차후에 형성되는 N+형 소오스영역(24)을 고려하여 2μm이상의 위치정합여유를 갖게 할 필요가 있고, 백게이트영역(22)의 확산길이(b)는 통상4um이므로 이경우의 ON저항은 그 영역(22)이 자기정합방법에 의해 형성되는 경우에 비해 75%까지 증대되게 된다.
그런데, 상기와 같은 불리한 점에도 불구하고 D-MOS(20)의 백게이트영역(22)을 형성시켜줌에 있어 자기정합법을 사용하지 않는 이유는 다음과 같다.
자기정합에 의해 백게이트영역(22)을 형성하기 위해 게이트전극(23)을 블록킹마스크(blocking mask)로서 사용하여 보론을 이온주입한 다음 이를 고온에서 장시간 어닐링(annealing)함에 의해 확산, 활성화시켜주게 되면 게이트전극(12,13,23)이 먼저 고농도의 인으로 도우프되어져 있기 때문에, 고온에서 장시간동안 어닐링을 행하게 되면 케이트전극(12,13,23)에서의 인이 에피텍셜실리콘층(2)에 다다르게 되고, 그 때문에 D-MOS(20)와 C-MOS(10)에서 게이트의 임계전압(Vth)에 대한 제어성이 현저히 저하되게 되어 MOS트랜지스터의 형성이 사실상 불가능하게 되기 때문이다.
또, D-MOS(20)의 백게이트영역(22) 형성에 자기정합방법을 채용하지 않는 다른 이유는, C-MOS(10)를 구성하는 P-MOS상기한 결과로서 매립챈널형으로 해야만되기 때문인데, 구체적으로는 소위 챈널임플라(channel impla)와 같이 게이트전극(12,13)용 다결정실리콘층(6)이 형성되기 전에 P-MOS P+형 소오스영역(16)과 드레인영역(17)을 형성시켜 주기 위해 보론이 카운터-도우프되게 된다. 여기서 "챈널 임플라"는 게이트산화막(5)를 형성하게 될 때 그 게이트산화막(5)내에서 불순물이 분리되기 때문에 챈널영역에 불순물을 이온주입해주어 임계전압을 제어하게 됨을 의미한다. 따라서 백게이트영역(22)을 형성하기 위해 자기정합방법이 채용되는 경우 고온에서의 어닐링은 카운터도우핑후에 수행되어야만 한다.
그리고, D-MOS(20)의 내압을 증가시키기 위해 에피텍셜실리콘층(2)의 불순물농도는 D-MOS(20)가 형성되어 있지않은 통상의 C-MOS(10)의 불순물농도보다 적게되어 있기 때문에 카운터도우프 된 보론이 상기 어닐링에 의해 깊게 에피텍셜실리콘층(2)내에 확산되게 된다. 이결과, 챈널영역에서 PN 접합이 통상의 매립챈널형 보다도 상당히 깊게 형성되게 되므로 P-MOS의 형성이 불가능하게 되거나 매우 곤란하게된다.
또, 상기 사정에 기인하여 C-MOS를 구성하는 P-MOS가 매립챈널형으로 되어있기 때문에, 종래의 반도체장치는 C-MOS(10)에서 만족할만한 상보적 동작특성을 얻기에 곤란하게 된다는 문제가 있었다.
본 발명은 상기한 종래의 반도체장치가 갖는 문제점을 해결하기 위해 발명된 것으로, C-MOS와 D-MOS가 단일기판상에 집적되게 될때 D-MOS의 백게이트영역이 자기정합법에 의해 형성되는 경우에도 각각의 소자에서 요구되는 특성을 충분하게 유지시켜줄 수 있는 반도체장치의 구조와 더불어 경제적이면서 효율적인 제조방법을 제공함에 그 목적이 있다.
본 발명에서 C-MOS와 D-MOS의 게이트전극은 모두 동일한 도전형의 불순물로서 도우프되지 않고 낮은 저항을 갖도록 해주기 위해 각각의 소오스와 드레인영역의 형성에 사용되는 불순물로서 도우프되게 된다. 따라서, C-MOS와 D-MOS가 모두 표면챈널구조를 갖게 된다. 즉, 본 발명에 따른 반도체장치는 제 1 도전형의 반도체기판상에 그 반도체기판과 상호 전기적으로 절연되도록 형성된 2종류의 제 2 도전형 소자영역과, 이 2종류의 제 2 도전형 소자영역의 한쪽에 형성되는 제 1 및 제 2 웰확산층, 이 제 1 및 제 2 도전형의 웰확산층에 C-MOS를 구성하도록 각각 형성되는 N챈널 및 P챈널 MOS 트랜지스터 및 상기 2종류의 제 2 도전형 소자영역의 다른쪽에 형성되는 D-MOS가 갖추어진 반도체장치의 구조를 갖게되고, 이때 상기 3종류의 MOS 트랜지스터의 게이트전극 도전형이 표면챈널구조를 얻기위해 각 트랜지스터의 소오스와 드레인영역의 도전형과 같게 되며, D-MOS를 구성하는 게이트전극과 더불어 자기정합되게끔 형성되는 D-MOS의 백게이트영역이 구비되게 된다.
또, 본 발명에서는 C-MOS 부분에 트윈웰방식(twin well system)을 이용하는 것이 바람직하게 되는 바, 즉 제 1 및 제 2 도전형의 웰확산층이 상기 제 1 도전형 소자영역의 한쪽에 형성되고, N챈널과 P챈널 MOS트랜지스터가 각각 P형 (제 1 도전형) 웰영역과 N형(제 2 도전형)웰영역에 형성된다.
또, 반도체기판에 매립되는 에피텍셜실리콘층에 형성되는 제 2 도전형의 소자영역을 소위 매설형에피텍셜성장구조(refill epitaxial growth struture)로 채용하여도 좋다. 즉, 이 경우에는 제 1 도전형 반도체기판의 소자영역형성부분이 등방성엣칭에 의해 깊게 엣칭되어 2개의 요부(凹)가 형성되게 되고, 제 2 도전형 고농도확산층이 각각 2개의 요부표면에 형성되며, 그 요부상에서 선택적으로 에피텍셜성장된 제 2 도전형 고농도확산층보다 낮은 불순물농도를 갖는 반도체층을 상기 제 2 도전형 소자영역으로 이용하게 된다.
본 발명에 따른 제조방법에서는 C-MOS와 D-MOS의 게이트전극용으로 비도우프(undope) 다결정실리콘층이 증착된 후, 패터닝되어 C-MOS를 구성하는 P-MOS와 N-MOS의 게이트전극과 D-MOS의 게이트전극을 형성해주게 된다. 이어 제 1 도전형의 불순물은 D-MOS의 게이트전극의 종단부를 블록킹마스크(blocking mask)로 사용하여 D-MOS의 소자영역에 이온주입되고, 고온에서 어닐링해주게 됨에 의해 슬럼핑(slumping)되게 되며, 제 1 도전형의 백게이트영역이 자기정합에 의해 형성된다. 이와 동시에 각 게이트전극을 구성하는 다결정실리콘층이 어닐링 되게 된다. 그러나, 이 단계에서도 각 게이트전극이 여전히 도우프되지 않은 상태로 있게 되므로 각 게이트전극에는 각 소오스영역과 드레인영역이 형성될 때 그 동일한 불순물이 도우프되므로 낮은 저항을 갖게 된다. 따라서 C-MOS를 구성하는 P-MOS의 게이트전극은 P형으로 되고(챈널영역은 N형), N-MOS의 게이트전극이 N형으로 된다(챈널영역은 P형).
상기한 바와 같이 본 발명에 따른 반도체장치에서는 C-MOS와 D-MOS가 단일기판상에 형성되고, 또 C-MOS를 구성하는 P-MOS와 N-MOS의 다결정실리콘게이트전극의 도전형이 그의 각 챈널영역의 도전형과 반대로 되게 된다.
이때문에 C-MOS를 구성하는 2종류의 MOS 트랜지스터가 표면챈널형으로 되게 되므로 평형성이 좋은 만족할만한 상보적 동작특성을 얻을 수 있게 된다. 또, C-MOS 부분에는 카운터도우프를 실행할 필요가 없게 되므로 자기정합에 의해 D-MOS의 백게이트를 형성하는 공정을 후술하는 바와같이 C-MOS의 특성을 저하시킴없이 채용할 수 있게 된다.
그리고, 본 발명에 따른 제조방법에서는 종래방법과는 달리 D-MOS의 백게이트영역이 자기정합에 의해 형성되기 때문에 마스크위치정합의 여유가 필요치 않게되고, 그에 의해 소자의 미세화 및 고패킹밀도의 향상에 기여할 수 있게 된다. 이러한 자기정합공정에서는 마스크로서 D-MOS의 게이트전극을 사용하여 이온주입되는 불순물이 슬럼핑되게 되고, 백게이트영역을 형성하기 위해 장시간동안 고온으로 어닐링되게 된다. 그러나, D-MOS와 C-MOS의 게이트전극은 이단계에서도 여전히 비도우프상태로 유지되기 때문에 게이트전극이 게이트산화막을 통해 확산되어 MOS 트랜지스터의 임계전압을 제어할 수 없게 되는 종래방법에서 문제시되고 있는 상태를 회피할 수 있게 된다.
또, 본 발명에 따르면, C-MOS를 구성하는 2종류의 MOS 트랜지스터가 표면챈널형이므로 카운터도우핑이 필요없게 되고, 그에 따라 장시간동안 고온으로 어닐링이 실행되는 경우에는 카운터도우프되는 불순물이 너무깊게 확산되어 매립챈널형의 MOS 트랜지스터의 동작불능상태가 발생되는 종래방법과 같은 문제점이 발생되지 않게 된다.
한편, 상기한 바와같이 고농도의 불순물이 게이트전극으로 제공되는 다결정실리콘층에는 도우프되지 않게 되므로 본 발명에서는 아주 낮은 저항을 갖는 게이트전극을 형성해주는 수단이 중요한 과제로 되는 바, 이를위해 본 발명에서는 각각의 게이트전극을 마스크로 하여 불순물이 도우프됨에 따라 자기정합으로 C-MOS와 D-MOS의 소오스와 드레인 영역을 형성하게 될 때, 게이트전극에도 동일한 불순물을 도우프해주게 되므로 그러한 과제를 달성할 수 있게된다.
왜냐하면, 본 발명에서는 D-MOS 챈널영역을 형성하게 될 때 실행되는 고온의 어닐링에 의해 다결정실리콘층이 어닐링되게 되고, 결정입자가 성장됨에 따라 입자경계의 전위장벽이 감소되므로 소오스와 드레인확산시에 불순물을 도우핑하게 됨에 따라 게이트전극이 아주 낮은 저항을 갖을 수 있게되기 때문이다.
본 발명에 따른 낮은 저항을 갖는 게이트전극을 형성하는 상기와 같은 방법은 게이트전극이 종래방법에서처럼 어닐링되지 않는 경우에는 실행할 수 없게 된다. 즉, 게이트전극이 통상의 소오스/드레인 확산에 적용되는 도우즈량에 의해 충분한 도전성을 갖을 수 없게 되어 충분한 도전성을 얻기 위해서는 소오스/드레인 확산농도를 현저하게 증가시켜주어야만 되므로 확산길이가 길어지게 되고, 특히 통상적으로 P형분술물로서 이용되고 있는 보론은 큰 확산계수를 갖고 있으므로 P-MOS의 미세화가 방해받게 될 뿐만 아니라 쇼트챈널효과(short channel effect)가 현저하게 나타나게 된다. 이에 대해 본 발명에 따른 제조방법에서는 D-MOS 부분의 백게이트영역을 형성하기 위해 필요한 고온으로 장시간의 어닐링 즉 종래의 방법에서 자기정합공정을 채용함에 따라 장해로 되는 단계를 역으로 효과적으로 사용함으로서 낮은 저항을 갖게하는 방법을 가능하게 할수 있게 된다.
이하 본 발명에 따른 반도체장치와 그에 대한 제조방법을 예시도면에 의거하여 상세히 설명한다.
제 4a 도 내지 제 4o 도는 본 발명에 따른 반도체장치의 제조공정을 나타내는 단면도이다.
먼저, 통상의 바이폴라공정에서 실행되는 방법에 따라 P형 실리콘기판상에는 N형 에피텍셜실리콘층(31)이 성장되고, P형 분리확산층(3)이 C-MOS(101)와 D-MOS(201)용 소자영역을 분리해주기 위해 에피텍셜실리콘층(31)내에 형성되며, 이어 에피텍셜실리콘층(3l)의 표면을 1000℃로 H2O 분위기에서 습식산화(Wet-Oxidzed)하여 웰확산층이 형성되게 될 때 마스크로서 제공되는 5000Å 두께의 열산화막(32)을 형성해주게 되고, 이어 그 열산화막(32)을 사진식각을 실행하여 C-MOS (101)용 소자영역의 P-MOS 형성부와 C-MOS 형성부를 개구해주게 됨과 더불어 D-MOS (201)용 소자영역의 내압보상영역형성부를 개구해주게 된다.
그후, 에피텍셜실리콘층(31)의 노출된 표면을 1000℃로 H2O 분위기에서 습식산화하여 이온주입에 대한 완충막(buffer film)으로서 1000Å 두께의 완충산화막(33)을 형성하게 된다(제 4a 도).
제 4a 도에서는 P형기판과 분리확산층에 대한 도시는 생략되고 C-MOS (101)과 D-MOS(201)용 소자영역만이 도시되어 있다.
그리고, 제 4b 도에 도시된 바와같이 D-MOS 형성부를 레지스트패턴(40a : resist pattern)으로 덮어주게 되고 이 레지스트패턴(40a)과 열산화막(32)을 블록킹마스크로 하여 N-MOS 형성부와 D-MOS(201)의 내압보상영역형성부에 대해 선택적으로 보론을 이온주입하게 되며, 이어 제 4c 도에 나타낸 바와같이 N-MOS 형성부와 내압보상영역 D-MOS(201)의 형성영역을 레지스트패턴(40b)으로 덮어주게 되고, 이 레지스트패턴(40b)과 열산화막(32)을 블록킹마스크로서 사용하여 D-MOS 형성부에 인을 선택적으로 이온주입해 주게 된다.
계속해서, 레지스트패턴(40b)을 제거한후, 5시간동안 1200℃로 N2분위기에서 어닐링을 실행하여 이온주입된 브론과 인이 슬럼핑되도록 해주게 된다. 이와같이 이온주입된 본론과 인을 슬럼핑해줌에 의해 N-MOS용 P형웰확산층(34)과 P-MOS용 N형웰확산층(35) 이 C-MOS(101)의 소자영역에 형성되고, 내압보상용 P형웰확산층(36)이 D-MOS(201)의 소자영역에 형성되게 되며 그 다음에 열산화막(32)과 완충산화막(33)이 제거되게 된다(제 4d 도).
그리고, 제 4e 도에 도시된 바와같이 에피텍셜실리콘층(31)을 1000℃로 H2O분위기에서 습식산화하여 8000Å두께의 피일드산화막(37)을 형성하게 되고, 이어 이 피일드산화막(37)에 대해 사진식각을 실시하여 P-MOS형성부와 N-MOS형성부 및 D-MOS(201) 형성부를 개구해준 다음 그 개구부에 위치된 에피텍셜실리콘층의 노출된 표면을 1000℃로 H2O 분위기에서 습식산화하여 게이트산화막(38)을 형성하게 된다(제 4f 도).
그 다음 제 4g 도에 나타낸 바와같이 SiH4를 640℃에서 CVD법에 의해 열적으로 분해하여 전체표면에 4000Å두께의 비도우프다결정실리콘층(39)을 증착시켜준 다음 그 다결정실리콘층(39)을 패터닝하여 C-MOS(101)의 게이트전극(4l,42)과D-MOS(201)의 게이트전극(43)을 형성하게된다(제 4h 도).
그리고, D-MOS(201)의 백게이트영역을 형성하기 위해 레지스트패턴(44)을 블록킹마스크로서 사용하여 보론을 선택적으로 이온주입해주게 되는데(제 4i 도), 여기서 제 4i 도에 도시된 바와같이 레지스트패턴(44)의 개구부는 D-MOS(201)의 게이트전극(43)에서 소오스측단부(43a)가 노출됨에 의해 형성된다. 따라서, 이 게이트전극(43)의 노출된 소오스단부(43a)는 보론의 이온주입을 위한 블록킹마스크로서 제공되게 되므로 게이트전극(43)의 다른 부분에는 레지스트패턴(44)이 덮혀있기 때문에 보론이 도우프되지 않게 된다.
이어, 이 레지스트패턴(44)를 제거한후 2시간동안 1200℃ N2분위기에서 어닐링을 실시해주게 되고, 이 어닐링에 의해 이온주입된 보론이 열적으로 확산되어 P형백게이트영역(45)을 형성하게 된다. 이때, 어닐링에 의한 슬럼핑에 의해 보론이 등방성으로 확산되기 때문에 P형백게이트영역(45)이 게이트전극(43)의 아래에 연장되게 된다(제 4j 도).
상기한 바와같이 백게이트영역(45)이 자기정합에 의해 형성되기 때문에 게이트전극(43)의 아래에서 백게이트영역(45)의 연장길이(c)는 제 5 도에 나타낸 바와같이 실제로 보론의 확산길이(b)와 같은 정도로 되고, 이 제 5 도에서 나타낸 바와같이 마스크위치정합여유(a)에 의해 각 소자가 종래 반도체장치보다 미세화될 수 있게 된다.
또, 게이트전극(41,42)은 비도우프상태로 유지됨과 더불어 게이트전극(43)에 포합된 보론도 최소로 되어있기 때문에, 종래방법과는 달리 2시간동안 1200℃의 고온으로 어닐링을 실시하여도 불순물이 게이트산화막(38)을 통해 챈널영역까지 확산되지는 않게된다. 그리고, 장시간동안 고온으로 어닐링을 실시함에 의해 게이트전극을 구성하는 다결정실리콘층이 열적으로 어닐링되게되어 결정입자가 입자간 경계의 전위장벽을 감소시키게 되므로 다결정실리콘층의 낮은 저항값을 얻을 수 있게 된다.
이어, C-MOS(101)의 P형웰확산층(34)과 D-MOS(201) 상에 개구부를 갖는 레지스트패턴(46)을 형성하게 되고, 게이트산화막(38)을 그 레지스트패턴(46)과 게이트전극(42) 및 피일드산화막(37)을 마스크로 사용하여 NH4F로 엣칭하게 된다. 여기서, 피일드산화막(37)은 그의 두께가 게이트산화막(38)보다 크게 되어있기 때문에 충분한 두께를 확보할 수 있게 된다. 마찬가지로, 레지스트패턴(46)과 게이트전극(42) 및 피일드산화막(37)을 블록킹마스크로 사용하여 비소를 이온주입해주게 된다(제 4k 도).
그리고, 레지스트패턴(46)을 제거한 후, 이온주입된 비소를 활성화시켜주기 위해 30분동안 N2분위기에서 어닐링을 실시해주어 N-MOS의 N+형 소오스와 드레인영역(47,48)과 D-MOS의 N+형 소오스와 드레인영역(49,50)을 형성해주게 되고(제4l도), 상기 어닐링에 의해 게이트전극(42,43)에도 비소가 도우프되게되며, 게이트전극(42,43)을 구성하는 다결정실리콘층이 N형으로 되면서 낮은 저항을 갖게 된다. 또, 게이트전극이 어닐링에 의해 낮은 저항을 갖도록 형성되기 때문에 게이트전극이 비소의 도우핑에 의해 충분도전성을 가질 수있게 되고, 그에 따라 표면챈널형의 N-MOS 및 D-MOS(201)가 형성되게 된다.
그리고, 제 4m 도에 도시된 바와같이 N형웰확산층(35)상에 개구부를 갖는 레지스트패턴(51)이 형성되고, 이 레지스트패턴(51)과 게이트전극(41) 및 피일드산화막(37)을 블록킹마스크로 사용하여 N형웰확산층(35)에 보론이 이온주입되며, 이어 레지스트패턴(51)을 제거한후 전체표면상에 CVD-SiO2막(52)이 층간절연층으로서 중착되고, 이 SiO2막의 증착공정후에 어닐링단계에서의 어닐링에 의해 주입된 이온이 확산, 활성화되어 P-MOS의 P+형 소오스와 드레인영역(53,54)이 형성되게 된다(제 4n 도). 이 단계에서는 게이트전극(41)에 보론이 필연적으로 도우프되므로 이 게이트전극(41)을 구성하는 다결정실리콘층이 P형으로 되고, 또 어닐링이 미리 실시되기 때문에 보론의 도우프에 의해 게이트전극에 대해 충분한 도전성이 얻어질 수 있게되며,이에따라 표면챈널형 P-MOS가 형성되게 된다.
그리고, 통상의 공정에 의해 접촉구(contact hole)가 개구되고, 이어 알루미늄이 증착되어 패터닝됨에 따라 알루미늄배선(55)이 형성되며, 또, 인규산유리막(56) 이 전체표면상에 표면안정화막(passivation film)으로 증착되므로써 반도체장치가 완전하게 이루어지게 된다(제 40 도).
상기 각 공정에서 설명한 바와같이 본 발명에서는 (101)와 D-MOS(201)의 케이트전극 모두가 챈널영역의 도전형에 대해 역도전형으로 된 다결정실리콘층으로 구성되고, 그 때문에 MOS트랜지스터가 매립챈널형으로 되어야 될 필요가 없게되며, 표면챈널형으로서 매우 낮은 임계전압을 얻을 수 있게된다. 또 상기 실시예에서는 트윈터브방식(twin tub system)의 웰구조가 C-MOS(101)에 대해 채용되고 있으므로 N-MOS와 P-MOS 모두에서 기판영역농도를 자유롭게 설정할 수 있게 되므로 특성을 제어할 수 있는 효과가 있는 바, 이는 N형에피텍셜실리콘층(31)의 농도를 저하시킬 수 있게 되므로서 D-MOS의 내압이 향상되게 되고, 또 트윈터브방식에 의해 P-MOS와 N-MOS 사이의 거리를 감소시켜 줄 수 있게되므로 소자의 미세화에도 기여할 수 있게된다.
그리고, 상기 실시예에 따른 제조방법에서는 D-MOS(201)의 P형챈널영역(45)이 자기정합에 의해 형성되기 때문에 미세화가 가능하게 되고, 그에 따라 패킹밀도가 향상됨과 더불어 D-MOS(201)의 ON저항이 챈널길이의 단축되는 정도만큼 감소되며, 또 고속동작특성과 같은 특성을 향상시킬 수 있게 됨과 더불어 C-MOS(101)의 트윈터브방식과 더불어 에피텍셜실리콘층(31)의 농도를 저하시킬 수 있게 되므로 내압을 향상시킬 수 있게 된다. 그리고, C-MOS(10l : 특히 P-MOS)의 특성과 미세화에 대한 영향은 완전히 회피될 수 있게 된다.
제 6 도는 본 발명의 다른 실시예를 나타내는 것으로, 소위 "매설형 에피텍셜성장구조"에 의한 소자분리가 채용되게 되고 또 D-MOS(201)가 서로 방향의 수직구조로 형성되어 있다.
이 제 6 도에서 P형실리콘기판(57)의 소자형성부에는 등방성엣칭에 의해 형성되는 요부에 N형에피텍셜실리콘층을 매립하므로써 얻어지는 2종류의 소자영역(58,59)이 형성되는데, 이들 소자영역(58,59)은 그 소자영역사이에 개재되어 있는 실리콘기판(57)과 그 소자영역(58,59) 사이의 P-N접합에 의해 상호 전기적으로분리되어 있게되고, 각 소자영역은 N+형매립영역(60,61)에 의해 둘러싸이게 된다. 또 상기 제 4a 도 내지 제 40 도에 도시된 제 1 실시예와 동일한 구조를 갖는 C-MOS(101)가 소자영역(58)에 형성되고, 수직구조의 D-MOS(201)가 소자영역(59)에 형성되게 된다. 그리고, D-MOS(201)에서 내압보상용 P형웰영역(36a)과 P형백게이트영역(45a) 및 N형소오스영역(49a)이 고리모양의 동시원적으로 형성되고, 게이트전극(43)이 고리형의 백게이트챈널영역(45a)을 가로질러 형성된다. 또 N+형 드레인영역(50a)는 N+형매립영역(61)에접속되어 형성되고, 그외 따른 구성은 제 4a 도 내지 제 40 도에 도시된 제 1실시예와 실제로 동일하게 된다. 즉, C-MOS(101)와 D-MOS(201)의 게이트전극(41,42,43)은 저저항화를 이루기 위해 챈널영역과는 도전형의 반대인 불순물로 형성된 다결정실리콘층으로 구성되고, 모든 MOS트랜지스터는 표면챈널형으로 된다.
상기 제 6 도에 도시된 실시예에 따른 반도체장치는 다음과 같이 제조되게 된다.
먼저, 공지의 방법에 의해 "매설형 에피텍셜성장구조"의 소자영역(58,59)이 형성되는바, 즉 P형실리콘기판(57)의 표면상에서 SiO2를 마스크로서 사용하여 소자영역으로 제공되는 부분에 대한 요부를 형성해주기위해 선택적으로 등방성엣칭이 실행되게 되고, 그 요부의 표면으로부터 인과 같은 N형불순물을 고농도를 확산시켜 N+형매립영역(60,61)을 형성해주게 되며, 이어 SiO2막을 제거한 다음 N형에피텍셜실리콘층에 SiCl4의 혼합물에 의해 요부표면에 선택적으로 에피텍셜성장되고, 그 표면을 평탄경면(flat mirror surface)을 얻기 위해 연마(polishing)하게 되며, "매립형 에피텍셜성장구조"의 소자영역이 상기 방법으로 형성된 후에 제 4a 도 내지 제 40 도에 도시된 실시예서와 사실상 동일한 공정에 의해 제 6 도에 도시된 반도체장치가 제조되게 된다. 단, D-MOS(201) 부분의 내압보상용 P형웰영역(36a)과 P형백게이트영역(45), 형소오스영역(49a) 및 D-MOS(201)의 게이트전극(43a)의 패턴은 다르게 되어 있다.
상기한 바와같이 본 실시예에서는 D-MOS(201)가 수직구조로 되어 있기 때문에 D-MOS(201)의 내압이 향상될 뿐만 아니라 대전류출력을 취출할 수 있게 된다. 또 매설형 에피텍셜성장구조에서의 N+형매립영역(61)은 드레인저항과 ON저항을 저하시켜주게 되기 때문에 N형에피텍셜실리콘층(59)의 농도를 저하시켜 내압을 향상시켜줄 수 있게 된다.
제 7 도는 D-MOS가 개방(open)드레인형으로 되어 있는 본 발명의 또다른 실시예를 나타내는 것으로서, 상기 제 4a 도 내지 제 40 도에 나타낸 실시예와 동일한 구조에서의 소오스백게이트영역은 소자분리를 위해 사용되는 동일한 확산에 의해 기판하부에 대해 단락(short circuit)되게 되어, 소오스전위는 항상 GND에 단락되더라도 내압을 향상될 수 있게 된다.
제 8 도는 매립층이 사용된 본 발명의 또다른 실시예를 나타내는 것으로, 이러한 구조에서는 D-MOS의 ON저항이 감소될 수 있게 됨과 더불어 C-MOS의 랫치업(latch up)합계가 증가되게 된다.
제 9 도는 상기한 바와같은 구조를 채용하여 동일한 매립층이 수직구조의 D-MOS를 확보하는데 사용되는 본 발명의 또다른 실시예를 나타내는 것으로, 이 경우에는 D-MOS의 VDSS가 향상되게 된다.
상기한 바와같이 본 발명은, C-MOS와 D-MOS가 동일기판상에 집적될 때 D-MOS의 백게이트영역이 자기정합에 의해 형성되는 경우에도 각 소자에서 요구되는 특성을 충분하게 유지시켜줄 수 있는 반도체장치구조와 더불어 그 제조방법을 제공할 수 있게된다.

Claims (14)

  1. 제 2 도전형의 제 1 및 제 2 소자영역에 형성된 상보형 MOS트랜지스터(C-MOS)와 2중확산형 MOS트랜지스터(D-MOS)가 제 1 도전형 반도체기판상에 형성되는 반도체장치에 있어서, 상보형 MOS트랜지스터용 제 2 도전형의 상기 제1소자영역에 형성된 제 1 도전형의 제1웰확산층(34)과 제 2 도전형의 제2웰확산층(35)에 각각 N챈널 MOS트랜지스터와 P챈널 MOS트랜지스터에 형성되어져 있는 상보형 MOS트랜지스터와, 상기 2중확산형 MOS트랜지스터용 제2도전형의 상기 제2소자영역영역에 형성된 제 1 도전형 웰확산층(36)과 게이트전극(43)에 자기정합에 의해 접촉되게 제 1 도전형의 챈널영역(45)이 형성되고, 상기 챈널영역(45)과 제 2 도전형의 소자영역에는 제 2 도전형의 소오스와 드레인영역(49,50)이 형성되어 있는 2중확산형MOS트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  2. 제 1 항에 있어서, N챈널과 P챈널 및 2중확산형 MOS트랜지스터의 게이트전극에 대한 도전형은 각각의 웰확산층(34,35,36)의 도전형과 다르게 되는 것을 특징으로 하는 반도체장치.
  3. 제 1 항에 있어서, N챈널과 P챈널 및 2중확산형 MOS트랜지스터의 각 게이트전극(41,42,43)은 다결정실리콘층으로 형성된 것을 특징으로 하는 반도체창치.
  4. 제 1 항에 있어서, 2중확산형 MOS트랜지스터(201)는 수직구조인 것을 특징으로 하는 반도체장치.
  5. 상보형 MOS트랜지스터와 2중확산형 MOS트랜지스터가 제 1 도전형반도체기판상에 형성된 반도체장치에 있어서, 상기 반도체기판(57)에 형성되는 최소한 2개이상의 제 1 및 제 2요부(凹)와, 상기 제 1 및 제 2요부표면상에 형성되는 고농도매립영역(60,61), 상기 고농도매립영역(60,61)보다 낮은 불순물농도를 가지면서 상기 제 1 및 제2요부를 에워싸도록 형성되는 제 2 도 전형의 제 1 및 제 2소자영역(58,59), 상기 제 2 도전형의 제 1소자영역(58)에 형성된 제 1 도전형의 제1웰확산층(34)과 제 2 도전형의 제2웰확산층(35)에 각각 형성되는 N챈널 MOS트랜지스터 P챈널 MOS트랜지스터로 이루어진 상보형 MOS트랜지스터 및, 제 1 도전형의 챈널영역(45a)이 게이트전극(43a)과 자기정합에 의해 형성된 2중확산형 MOS트랜지스터로 구성된 것을 특징으로 하는 반도체장치.
  6. 제 5 항에 있어서, N챈널과 P챈널 및 2중확산형 MOS트랜지스터의 각 게이트전극(41,42,43a)의 도전형은 각 웰확산층(34,35,36a)의 도전형과 다르게 되는 것을 특징으로 하는 반도체장치.
  7. 제 5 항에 있어서, N챈널과 P챈널 및 2중확산형 MOS트랜지스터의 각 게이트전극(41,42,43a)은 다결정실리콘층으로 형성되는 것을 특징으로 하는 반도체장치.
  8. 제 5 항에 있어서, 2중확산형 MOS트랜지스터(201)는 수직구조인 것을 특징으로 하는 반도체장치.
  9. 상보형 MOS트랜지스터(101)와 2중확산형 MOS트랜지스터(101)가 제 1 도전형의 반도체기판상에 형성되는 반도체장치의 제조방법에 있어서, 상기 반도체기판상에서의 상기 상보형 MOS트랜지스터(101)용 제 2 도전형의 제1소자영역과 상기 2중확산형 MOS트랜지스터(201)용 제 2 도전형의 제2소자영역을 형성시키게 되는 단계와, 상기 상보형 MOS트랜지스터(101)용 제 2 도전형의 상기 제1소자영역에 제 1 도전형의 제l웰확산층(34)과 제 2 도전형의 제2웰확산층(35)을 형성하게 됨과 더불어 상기 2중확산형 MOS트랜지스터용 제2도전형의 제2소자영역에 내압보상용 제 1 도전형의 웰확산층(36)을 형성시키게 되는 단계, 상기 상보형 MOS트랜지스터(101)용 제 1도전형의 제 1웰확산층(34)과 제 2 도전형의 제 2웰확산층(35)에 게이트산화막(38)을 통해 비도우프 게이트전극(41,42)을 형성시키게 됨과 더불어 제 2 도전형의 상기 제2소자영역에 상기 게이트산화막(38)을 통해 비도우프게이트전극(43)을 형성시키게되는 단계, 상기 2중확산형 MOS트랜지스터(201)용 제 1 도전형의 상기 제1소자영역상에 형성된 상기 게이트전극(43)과 자기정합되게 제 1 도전형의 백게이트영역(45)을 형성시키게 되는 단계, 상기 상보형 MOS트랜지스터(101)용 제 1 도전형의 상기제1웰확산층에 제 2 도전형의 소오스와 드레인영역(47,48)을 형성시키게됨과 더불어 상기 2중확산형 MOS트랜지스터용 제 2 도전형의 상기 제2소자영역과 상기 백게이트영역에다 제 2 도전형의 드레인전극(50)과 소오스영역(49)을 형성시키게 되는 단계 및, 상기 상보형 MOS트랜지스터(101)용 상기 제2웰확산층(35)에, 제 1 도전형의 소오스와 드레인영역(53,54)을 형성시키는 단계로 이루어지는 것을 특징으로 하는 반도체장치제조방법.
  10. 제 9 항에 있어서, 상기 상보형 MOS트랜지스터(101)용 제 2 도전형의 상기 제1소자영역에 제 1 도전형의 상기 제1웰확산층(34)과 제 2 도전형의 상기 제2웰확산층(35)을 형성시키게 되는 단계와 상기 2중확산형 MOS트랜지스터용제 2 도전형의 상기 제2소자영역에 내압보상용 제 1 도전형의 상기 웰확산층(36)을 형성시키게되는 단계에는 제 2 도전형의 제1 및 제2소자영역 표면을 산화하여 산화막을 형성시키게 되고, 상기 산화막을 사진식각에 의해 선택적으로 제거하여 개구하게되며, 완충산화막(33)을 형성시켜주기위해 상기 제 1 및 제 2소자영역의 상기 노출부를 산화시켜주게 되고, 상기 완충산화막(33)을 통해 소정도전형의 불순물을 이온주입한 다음 어닐링을 실행하는 공정이 포함되는 것을 특징으로 하는 반도체장치 제조방법.
  11. 제 9 항에 있어서, 상보형 MOS트랜지스터(101)와 2중확산형 MOS트랜지스터(201)용 게이트전극(41,42,43)을 형성시키게 되는 단계에는 상기 상보형 MOS트랜지스터(101)와 상기 2중확산형 MOS트랜지스터(201)용 제 2 도전형의 상기 제 1 및 제2소자영영역의 전체표면을 노출시켜 피일드산화막(37)을 형성시키게되고, 상기 피일드산화막(37)을 사진식각에 의해 선택적으로 제거하여 개구하게 되며, 그 개구부에 게이트산화막(38)을 형성시켜서 그 전체표면상에 다결정실리콘층(39)을 증착시켜주게되고, 상기 다결정실리콘층(39)을 패터닝하게되는 공정이 포함되는 것을 특징으로 하는 반도체장치 제조방법.
  12. 제 9 항에 있어서, 2중확산형 MOS트랜지스터(201)용 백게이트영역(45)을 형성시키게되는 단계에는 백게이트(45)용 형성부가 제 1 및 제 2소자영역의 전체표면상애 개구되게 레지스트패턴(44)을 코팅하게 되고, 2중확산형 MOS트랜지스터(201)의 제 2 도전형 제2소자영역에 제 1 도전형의 불순물을 이온주입하여 어닐링해 주는 공정이 포함되는 것을 특징으로 하는 반도체장치 제조방법.
  13. 제 9 항에 있어서, 2중확산형 MOS트랜지스터(201)에서의 게이트전극(43)의 소오스영역(49) 측단부(43a)가 레지스트패턴(44)의 개구부에서 노출되는 것을 특징으로 하는 반도체장치.
  14. 제 9 항에 있어서, 상보형 MOS트랜지스터(101)용 제 1 도전형의 제 웰확산층(34)에 소오스와 드레인영역(47,48)의 형성 및 2중확산형 MOS트랜지스터(201)에서의 백게이트영역(45)에 제 2도전형 소오스영역(49)의 형성과 더불어 제 2 도전형의 제2영역에 제 1 도전형의 드레인영역(50)을 형성시키게되는 단계에는 상기 상보형 MOS트랜지스터(101)용 제 1도전형의 상기 제 1웰확산층에 게이트전극(42)을 형성시키게 됨과 더불어 2중확산형 MOS트랜지스터(201)용 게이트전극(43)을 노출시키는 상태하에서 제 2 도전형의 불순물을 이온주입한 다음, 어닐링을 실행하는 공정이 포함된 것을 특징으로 하는 반도체장치 제조방법.
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