JPS62226667A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の目的］ （産業上の利用分野） 本発明は高速論理回路を併せもつパワーＩＣの実現に適
した半導体装置、より具体的には相補型ＭＯ８ｔ−ラン
ジスタ（Ｃ−ＭＯＳ）と二重拡散ＭＯ８）−ランジスタ
（Ｄ−ＭＯＳ）とを同一の半導体基板上に共存させた半
導体装置、並びにその製造方法に関する。
（従来の技術） Ｃ−ＭＯＳとＤ−ＭＯＳとを共存させた半導体装置は、
Ｃ−ＭＯ３部分で低潤費電力の論理回路を構成でき、且
つＤ−ＭＯ８部分から高出力を取出せるため、＾速ロジ
ックを併せもつパワーＩＣとして期待されている。
第４図は上記Ｃ−ＭＯ８およびＤ　−Ｍ　ＯＳからなる
従来の半導体装置の一例を示す断面図である。
同図において、１はＰ型シリコン基板、２は該基板上に
成長されたＮ型エピタキシャルシリコンである。Ｎ型エ
ピタキシャル層２には、その表面から前記Ｐ型基板１に
達するＰ１型アイソレーション拡散層３・・・が形成さ
れ、Ｃ−Ｍ　ＯＳ用素子領域およびＤ−ＭＯ８用素子領
域が分離されている。
そして、分離された夫々の素子領域には、Ｃ−ＭＯ３Ｉ
Ｏ１Ｄ−ＭＯ８２０が形成されテイル。
これらＣ−ＭＯＳおよびＤ−ＭＯＳのゲート電極は、燐
の高濃度ドープにより低抵抗化された多結晶シリコン層
で形成されている。なお、４はフィールド酸化膜である
。
上記従来の半導体装置は、次のようにして製造されてい
る。
まず、バイポーラ型半導体装置の製造で通常行なわれる
プロセスにより、Ｎ型エピタキシャル層２およびＰ”型
アイソレーション拡散層３・・・を形成し、各素子領域
の分離を行なう。続いて、第５図に示す工程により各素
子領域にＣ−ＭＯＳおよびＤ−ＭＯＳを形成する。
即ち、通常のＣ−ＭＯ８工程で行なわれるプロセスを用
いることにより、Ｃ−ＭＯＳの素子領域内にＮチャシン
ネルＭＯＳトランジスタ（Ｎ−ＭＯＳ）のためのＰ型ウ
ェル領域１１を形成する。
これと同時に、Ｄ−ＭＯ３用素子領域内に耐圧補正のた
めのＰ要領域２１を形成する。また、Ｄ−ＭＯＳのバッ
クゲート領域となるＰ型頭域２２も予め形成した後、フ
ィールド酸化１１！１４を形成する。
次いで、素子領域部分のフィールド酸化膜を除去してエ
ピタキシャル層表面を露出させた後、その露出表面を熱
酸化してゲート酸化膜５を形成する。
その後、ゲート電極材料である多結晶シリコン層６を全
面に堆積し、第５図（Ａ＞に示す状態を得る。
次に、ＰＯＣｆｆ３を拡散源として前記多結晶シリコン
層６に燐の高濃度拡散を施し、ゲートｉｉとして使用で
きるように充分に低抵抗化する。続いて、この多結晶シ
リコン層をパターンニングし、Ｃ−ＭＯＳのゲート電極
１２．１３およびＤ−ＭＯＳのゲート電橋２３を形成す
る（第５図（Ｂ）図示）。
次に、砒素のイオン注入を行なうことにより、Ｎ−ＭＯ
ＳのＮ４″型ソース領域１４およびドレイン領域１５を
形成すると同時に、Ｄ−ＭＯＳのＮ＋型ソース領域２５
およびドレイン領域２５を夫々形成する。続いて、ボロ
ンのイオン注入によりＰ−ＭＯＳのＰ＋型ソース領域１
６およびドレイン領域１７を夫々形成する。次いで、層
間絶縁膜、！＝Ｌ、ｒｃＶＤ−８　ｉ　０２１１７を堆
積した後、コンタクトホールの開孔、アルミニウムの蒸
着およびパターンニングを行なうことにより、Ｃ−ＭＯ
ＳおよびＤ−ＭＯＳのソース電極やドレイン電極、その
他のアルミニウム配線８・・・を形成する（第５図（Ｃ
）図示）。
なお、上記従来の半導体装置における三種類のゲート１
！［１１２，１３，２３は低抵抗化のために何れも燐ド
ープでＮ型化されているため、Ｃ−ＭＯＳを構成するＰ
−ＭＯＳのチャンネル領域には次の理由からボロンのカ
ウンタードープが施され、所謂埋め込みチャンネル型（
３ｕｒｉｅｄ（：、　ｈａｎｎｅｌ　　Ｔｙｐｅ　）と
されテイル。即チ、Ｐ−ＭＯＳのチャンネル領域がＮ型
で且つゲート電極もＮ型であるため、両者の仕事関数差
が小さくてチャンネル領域が反転し難い。従って、この
まま通常のゲート酸化膜厚で形成したＰ−ＭＯＳは閾値
電圧を１Ｖ以下とするのが困難であるため、カウンター
ドープにより閾値電圧の低下を図っているので゛ある。
（発明が解決しようとする問題点） 上記のように、従来の半導体装置の製造に際しては、Ｄ
−ＭＯＳのＰ型バックゲート領域２２をゲート電橋２３
の形成に先立って予め形成しているから、後で形成する
ゲート電極２３とのマスク合せズレを考慮した余裕をと
らなければならない。即ち、第６図に示すようにＤ−Ｍ
ＯＳのバックゲート領域の長ざＣは、自己整合で形成し
たときの長さｂよりも前記マスク合せ余裕の長さａだげ
長くならざるを得ない。このため、素子寸法が増大して
島集積化を阻害するのみならず、Ｄ−ＭＯＳのチャンネ
ル領域が長くなった分だけオン抵抗が増大する問題があ
る。例えば、マスク合せ精度を１−とした場合、後で形
成するＮ９型ソース領１ｉ１２４を考慮して２購以上の
合せ余裕ａをとる必要がある。バンクゲート領域の拡散
長（＝ｂ）は通常４ｐであるから、この場合のオン抵抗
は自己整合で形成したときに比較して１５％も大きくな
る可能性がある。
上記のような不利益を伴うにもかかわらず、Ｄ−ＭＯＳ
におけるＰ型バックゲート領域２２の形成に自己整合法
を採用していない理由は次の通りである。
即ち、自己整合でバックゲート領域２２を形成するとす
れば、ゲート電極２３をブロッキングマスクとしてボロ
ンをイオン注入した後、これを高温かつ長詩間の熱処理
で拡散、活性化させる方法を用いる。ところが、ゲート
電極１２，１３゜２３には既に高濃度の燐ドープが施さ
れているから、このような高温かつ長時間の熱処理を行
なうと、ゲート電極中の燐がゲート酸化ｌｌｌ５を拡散
してエピタキシャル層２に達してしまう。このため、Ｄ
−ＭＯＳ及び０ＭＯ８の何れにおいてもｖｔｈの制御性
が著しく損われ、ＭＯＳトランジスタの形成が事実上不
可能になってしまうからである。
また、Ｄ−ＭＯＳにおけるＰ型バックゲート領ｊ４２２
の形成に自己整合法を採用していないもう一つの理由は
、既述の事情からＣ−ＭＯ８部分を構成するＰ−ｉすｌ
０８ｊｉ：Ｊ！！！め込みチャンネル型としなければな
らないことに起因する。
即ち、Ｐ−ＭＯＳに対するボロンのカウンタードープは
、通常の所謂チャンネルインプラと同様、ゲート電極用
の多結晶シリコン層６を形成する前に行なわなければな
らない。ここで「チャンネルインプラ」とは、ゲート酸
化＃１１５を形成した際に不純物がゲート酸化膜中に偏
析するため、これを補って閾値を制御するためにチャン
ネル領域に不純物をイオン注入することを言う。従って
、Ｐ型バックゲート領域２２の形成に自己整合法を採用
すれば、カウンタードープの後に高温の熱処理が加わる
ことになる。しかも、Ｄ−ＭＯＳの耐圧を高くする必要
から、Ｎ型エピタキシャル層２の濃度はＤ−ＭＯＳが共
存していない通常の０ＭＯ８の場合よりも低くされてい
るため、カウンタードープされたボロンは前記熱処理で
深く拡散してしまう。その結果、チャンネル領域には通
常の埋め込みチャンネル型の場合よりも著しく深いＰＮ
接合が形成されてしまい、Ｐ−ＭＯＳの形成が不可能ま
たは極めて困難となる。
更に、既述の事情からＣ−ＭＯＳを構成するＰ−ＭＯＳ
が埋め込みチャンネル型であるため、従来の半導体装置
はＣ−ＭＯＳに満足すべき相補的動作特性をもたせるの
が困難である問題があった。
本発明は上記事情に鑑みてなされたもので、Ｃ−ＭＯＳ
及びＤ−ＭＯＳを同一基板上に集積する場合、Ｄ−ＭＯ
Ｓのバックゲート領域Ａ域を自己整合で形成した場合に
も夫々の素子に要求される特性を充分に維持できる構造
を提供すると共に、その経済的かつ効率的な製造方法を
Ｒ洪しようとするものである。
［発明の構成］ （問題点を解決するための手段） 本発明ではＣ−ＭＯＳ及びＤ−ＭＯＳのゲート電極を全
て同じ導電型の不純物で低抵抗化するのではなく、夫々
のソース領域およびドレイン領域の形成に用いる不純物
で低抵抗化することとした。従って、Ｃ−ＭＯ８部分を
構成するＰ−ＭＯＳおよびＮ−ＭＯＳは何れも埋め込み
チャンネル型とする必要がなく、両者共に表面反転型と
した。
即ち、本発明による半導体装置は、第一導電型の半導体
基板と、該半導体基板に相互に電気的に分離して形成さ
れた二種類の第二導電型素子領域と、該二種類の第二導
電型素子領域の一方に設けられた第一導電型素子形成表
面および第二導電型素子形成表面と、該第一導電型素子
形成表面に形成された第二導電型チャンネル絶縁ゲート
電界効果トランジスタと、該トランジスタとの結合で相
補型絶縁ゲート電界効果トランジスタを構成するように
前記第二導電型素子形成表面に形成された第一導電型チ
ャンネル絶縁ゲート電界効果トランジスタと、前記二種
類の第二導電型素子領域の他方に形成された第二導電型
チャンネル二重拡散型絶縁ゲート電界効果トランジスタ
とを具備し、上記三種類の絶縁ゲート型電界効果トラン
ジスタのグー１〜電極が、夫々のトランジスタのソース
領域Ｊ５よびドレイン領域を形成するためにドープされ
たのと同じ不純物で低抵抗化された多結晶シリコン層か
らなり、前記相補型絶縁ゲート電界効果トランジスタを
構成する二つのトランジスタの両者が表面反転型である
ことを特徴とするものである。
本発明の半導体装置では、Ｃ−ＭＯ８部分にツインタブ
方式を用いるのが望ましい。即ち、前記第一の素子領域
には第一導電型ウェル拡散層と第二導電型ウェル拡散層
の両方を形成し、Ｐ−ウェルにはＮ−ＭＯＳを、またＮ
−ウェルにはＰ−ＭＯＳを形成する。
また、前記第一の素子領域および第“二の素子領域を所
謂「埋めエビ構造」を採用してもよい。即ち、この場合
には前記第一導電型半導体基板の素子領域形成部分を等
方性エツチングで深くエツチングして凹部を形成し、こ
の凹部表面に第二導電型高８１度拡散層を形成した後、
該凹部表面に選択的にエピタキシャル成長させた第二導
電型半導体層を前記第二導電型素子領域として用いる。
次に、本発明の製造方法では、Ｃ−ＭＯＳ及びＤ−ＭＯ
Ｓのゲート電極用にアンドープ多結晶シリコン層を堆積
した後、これをアンドープのままパターンニングしてＣ
−ＭＯＳを構成するＰ−ＭＯＳ及びＮ−ＭＯＳのゲート
電極と、Ｄ−ＭＯＳのゲート電極を形成する。次いで、
このＤ−ＭＯＳのゲート電極端部をブロッキングマスク
としてＤ−ＭＯＳの素子領域に第一導電型不純物をイオ
ン注入し、高温の熱処理を施してスラツピングさせるこ
とにより、Ｄ−ＭＯＳの第一導電型バックゲート領域を
自己整合で形成することとした。同時に、この熱処理に
よって各ゲートＮ極を構成している多結晶シリコン層は
アニールされる。
しかし、この段階では各ゲート電極は未だアンドープの
状態である。そして、各ゲート電極に対しては、夫々の
ソース領域及びドレイン領域を形成する際、その同じ不
純物を同時にドープして低抵抗化を図ることとした。従
って、Ｃ−ＭＯ８ｌｉ成するＰ−ＭＯＳのゲート電極は
Ｐ型（チャンネル領域はＮ型）、Ｎ−ＭＯＳのゲート電
極はＮ型（チャンネル領域はＰ型）となる。
（作用） 本発明の半導体装置は、前記のようにＣ−ＭＯＳ及びＤ
−ＭＯＳを共存させ、且つＣ−ＭＯＳを構成するＰ−Ｍ
ＯＳ及びＮ−ＭＯＳｉ２）多結晶シリコンゲート電極の
導電型が、何れもそのチャンネル領域の導電型とは逆に
なっている点が特徴である。このため、Ｃ−ＭＯＳを構
成する二種類のＭＯＳトランジスタは、両者共に表面反
転′型とされている。従って、バランスのとれた良好な
相補的動作特性が得られる。また、Ｃ−ＭＯＳにカウン
タードープを施す必要がないため、次に述べるようにＣ
−ＭＯ８部分の特性を同等低下させることなく、Ｄ−Ｍ
Ｏ８部分のバックゲート領域を自己整合で形成するブＯ
セスを採用することができる。
本発明の製造方法では、Ｄ−ＭＯ８部分のバックゲート
領域を自己整合で形成しているから、従来のようにマス
ク合せ余裕をとることが不要となり、素子の微細化およ
び集積度の向上に寄与する。
この自己整合プロセスでは、Ｄ−ＭＯＳのゲート電極を
マスクとしてイオン注入した不純物をスラツピングし、
バンクゲート領域を形成するために高温かつ長時間の熱
処理を伴う。しかし、この段階ではＤ−ＭＯＳおよびＣ
−ＭＯＳの何れのゲート電極もアンドープの状態である
から、従来のようにゲート電極中の不純物がゲート酸化
膜を突抜けて拡散し、ＭＯＳトランジスタめ閾値制御が
不可能になる事態を回避することができる。加えて、本
発明に場合にはＣ−ＭＯ８部分を構成するＭｏＳトラン
ジスタが前記の通り両者共に表面反転型で、カウンター
ドープを施す必要がない。従って、上記スラツピングの
ために高温且つ長時間の処理を行なっても、従来のよう
にカウンタードープした不純物が深く拡散し過ぎ、埋め
込みチャンネル型のＭｏＳトランジスタが動作不能にな
る事態も生じない。
一方、上記のようにゲート電極となる多結晶シリコン層
に予め高濃度の不純物ドープをしていないから、本発明
ではゲート電極を充分に低抵抗化する手段が課題となる
。この点に関し、本発明においては夫々のゲート電極を
マスクとする不純物ドープによりＣ−ＭＯＳ、Ｄ−ＭＯ
Ｓのソース領域およびドレイン領域を自己整合で形成す
る際、グー１−電極にも同じ不純物がドープされること
で充分に達成される。何故なら、本発明の場合には上記
Ｄ−ＭＯＳバックゲート領域を形成する時の高温熱処理
でゲート電極の多結晶シリコン層がアニールされ、結晶
粒が成長することにより粒界の電位障壁が低減されてい
るため、ソース及びドレイン拡散時の不純物ドープでゲ
ート電極として充分な低抵抗化が達成されるからである
。
本発明における上記の低抵抗化方法は、従来のようにゲ
ート電極が予めアニールされていない場合には不可能で
ある。即ち、通常のソース／ドレイン拡散におけるドー
ズ量でゲート電極に充分な導電を与えることはできず、
充分な導電性を得るには得るためにはソース及びドレイ
ン拡散の濃度を著しく高くしなければならないから、拡
散長が大きくなってしまう。特に、Ｐ型不純物として通
常用いられるボロンは拡散係数が大きいから、Ｐ−ＭＯ
Ｓの微細化が阻害されるのにならず、ショー　ｌ−チャ
ンネル効果が顕著に現れることになる。
このように本発明の製造方法は、Ｄ−ＭＯ８部分のバッ
クゲート領域を自己整合で形成するために必要な高温長
時間の熱処理、即ち、従来の方法において自己整合プロ
セス採用のＩＩ害になっていた工程を逆に効果的に活用
し、上記の低抵抗化方法を可能としたものである。
（実施例） 以下、第１図を参照して本発明の一実施例になる半導体
装置につき、その製造方法を併記して説明する。
（１）　　まず、Ｐ型シリコン基板を用い、通常のバイ
ポーラプロセスで行なわれている方法に従って、Ｎ型エ
ピタキシャルシリコ２層３１の成長とＰ＋型アイソレー
ション拡散層の形成とを行なうことにより、Ｃ−ＭＯ８
用素子領域とＤ−ＭＯ８用素子領域の分離を行なう。
次いで、エピタキシャル層の表面を酸化し、ウェル拡散
層を形成するためのマスクとなる膜厚５０００人の熱酸
化膜３２を形成する。続いて、該熱酸化膜に対して写真
蝕刻を施すことにより、Ｃ−ＭＯ８用素子領域のＰ−Ｍ
Ｏ８形成部およびＮ−ＭＯ８形成部、並びにＤ−ＭＯ８
用素子領域の耐圧補償領域形成部を開孔する。更に、そ
の露出したエピタキシャル表面を熱酸化し、イオン注入
に対する緩衝膜として膜厚１０００人のバッファー酸化
膜３３を形成する（第１図（Ａ）図示）。
なお、同図においてＰ型基板およびアイソレーション拡
散層は省略し、Ｃ−ＭＯＳおよびＤ−ＭＯＳの各素子領
域のみを図示している。
（２次に、第１図（Ｂ）に示すように、Ｐ−ＭＯ３形成
部をレジストパターン４０１で覆い、該レジストパター
ン及び前記酸化１！１３２をブロッキングマスクとして
Ｎ−ＭＯ８形成部およびＤ−ＭＯＳの耐圧補償領域形成
部に対して選択的にボロンをイオン注入する。続いて、
第１図（Ｃ）に示すように、今度はＮ−ＭＯ８形成部お
よびＤ−ＭＯＳの耐圧補償領域形成部をレジストパター
ン４０２で覆い、該レジストパターン及び前記酸化１１
３２をブロッキングマスクとしてＰ−ＭＯ８形成部に対
し選択的に燐をイオン注入する。
次いで、レジストパターン３４２を除去した後、１２０
０℃で５時間の熱処理を行ない、前記イオン注入したボ
ロンおよび燐をスランピングする。これにより、Ｃ−Ｍ
Ｏ８用素子領域にはＮ−ＭＯＳのためのＰ型ウェル拡散
層３４およびＰ−ＭＯＳのためのＮ型つェル拡散Ｗ１３
５を形成し、Ｄ−ＭＯ８用素子領域には耐圧補償のため
のＰ型ウェル拡散層３６を形成した後、酸化１１３３．
３２を除去する（第１図（Ｄ）図示）。
（３次に、エピタキシャル層の全表面を熱酸化すること
により、第１図（Ｅ）に示すように膜厚８０００人のフ
ィールド酸化ＷＡ３７を形成する。
次いで、フィールド酸化膜３７に対して写真蝕刻を施し
、Ｐ−ＭＯ５形成部、Ｎ−ＭＯ形成部およびＤ−ＭＯ８
形成部を開孔し、更にその露出表面を熱酸化してゲート
酸化膜３８を形成する（第１図（Ｆ）図示）。
（４）　　次に、第１図（Ｇ）に示すように、全面に膜
厚４０００人のアンドープ多結晶シリコン層３９を堆積
した後、該多結晶シリコン層３９をアンドープ状態のま
までパターンニングすることにより、Ｃ−ＭＯＳのゲー
ト電極４１．４２及びＤ−ＭＯＳのゲート電極４３を形
成する（第１図（Ｈ）図示）。
（５）次に、Ｄ−ＭＯＳのバックゲート領域形成のため
に、レジストパターン４４をブロッキングマスクとして
ボロンを選択的にイオン注入する（第１図（１）図示）
。
図示のように、レジストパターン４４の開孔部は、Ｄ−
ＭＯＳのゲート電極４３のソース側端部が露出するよう
に形成する。従って、このゲート電極４３の露出端部は
ボロンのイオン注入に対するブロッキングマスクとして
作用する。また、ゲート電極４３の他の部分はレジスト
パターン４４で覆われているから、この部分にはボロン
はドープされない。
（６）次に、レジストパターン４４を除去した後、１２
００℃で２時間の熱処理を行なう。これにより、先にイ
オン注入したボロンを熱拡散してＰ型のバックゲート領
域４５を形成する。この熱拡散によるスランピングでボ
ロンは等方的に拡散するため、ゲート電極４３の下に侵
入したＰ型バックゲート領域４５が形成される（第１図
（Ｊ）図示）。
上記のようにＰ型バックゲート領［４５は自己整合で形
成されているため、第２図に示ずよう、そのゲート電極
下への侵入長はＣはボロンの拡散長すに略等しい。これ
を第５図の従来例の場合と比較すれば明らかなように、
マスク合せ余裕ａが不要になった分だけ素子を微細化す
ることができる。
また、ゲート電極４１．４２は全くアンドープの状態の
ままであり、ゲート電極４３に含まれるボロンも極めて
僅かであるから、上記のように高温且つ長時間の熱処理
を行なっても、従来の場合のように不純物がゲート酸化
膜３８を突抜けてチャンネル領域部分に拡散することは
ない。
更に、この高温で長時間お熱処理によりゲート電極４１
．４２．４３の多結晶シリコン層は熱アニールされ、結
晶粒が成長して粒界の電位障壁が減少するため、抵抗値
が低下される。
（７）次に、Ｃ−ＭＯ８部分のＰ型ウェル領域３４上お
よびＤ−ＭＯ８部分上に開孔部を有するレジストパター
ン４６を形成し、該レジストパターン、ゲート電極４２
．４３及びフィールド酸化ｌ１１３７をマスクとしてゲ
ート酸化［１３８をエツチング除去した後、同じマスク
をブロッキングマスクとして砒素のイオン注入を行なう
（第１図（Ｋ）図示）。
続いて、レジストパターン４６を除去し、イオン注入し
た砒素を活性化するための熱アニールを行なうことによ
り、Ｎ−ＭＯＳのＮ＋型ソース領ｔｉ４７＃Ｊ、ヒｔ’
レインＩｉ域４８、Ｄ−ＭＯＳ（７）Ｎ１型ソース領域
４９およびドレイン領域５０を形成する（第１図（Ｌ）
図示）。
上記において、ゲート電極４２．４１にも砒素がドープ
され、これらゲート電極の多結晶シリコン層はＮ型化し
て低抵抗化される。しかも、ゲート電極は既に熱アニー
ルで低抵抗化されているから、この砒素ドープによりゲ
ート電極として充分な導電性を１得するに至る。こうし
て、表面反転型のＮ−ＭＯＳおよびＤ−ＭＯＳが形成さ
れる。
（８）　　次に、第１図（Ｍ）に示すように、Ｎ型ウェ
ル領域３５上に開孔部を有するレジストパターン５１を
形成し、該レジストパターン、ゲート電極４１およびフ
ィールド酸化Ｗ１３７をブロッキングマスクとしてＮ型
ウェル領域３５にボロンをイオン注入する。
続いて、レジストパターン５１を除去した後、絶間絶縁
膜として全面にＣＶＤ−８ｉ０２膜５２を堆積する。こ
のＣＶＤ工程における熱処理で、先にイオン注入したボ
ロンが拡散活性化し、Ｐ−ＭＯＳのＰ＋型ソースｗＡ１
５３およびドレイン領域５４が形成される（第１図（Ｎ
）図示）。
この工程でもボロンは必然的にゲート電極４１中にドー
プされ、その多結晶シリコン層をＰ型化する。加えて、
概にアニールされていることから、上記ボロンのドープ
によってゲート電極としての充分な導電性を獲得する。
こうして、表面反転型のＰ−ＭＯＳが形成されることに
なる。
（９）その後、通常のブＯセスに従ってコンタクトホー
ルを開孔し、アルミニウムの蒸着およびパターンニング
によりＡｆｆｉ配線５５を形成する。更に、パッシベー
ション膜として全面にｐｓａｍ（燐硅酸ガラス！１ｌ）
５６を堆積し、装置を完成する（第１図（○）図示）。
上記の各工程で逐次説明してきたように、この実施例の
半導体装置は、Ｃ−ＭＯＳのゲート電極およびＤ−ＭＯ
Ｓのゲート電極が何れもチャンネル領域の導電型に対し
て逆導電型の多結晶シリコン層からなっている。このた
め、何れのＭＯＳトランジスタについても埋め込みチャ
ンネル型とする必要がなく、表面反転型で充分に低い閾
値電圧を得ることができる。加えて、上記実施例ではＣ
−ＭＯ８部分にツインタブ方式のウェル構造を採用して
いるため、Ｐ−ＭＯＳ及びＮ−ＭＯＳの何れについても
その基板領域濃度を自由に設定し、特性を制御できる効
果が得られる。これは、Ｎ型エピタキシャル層３１の１
１度低下を可能とするから、Ｄ−ＭＯＳの耐圧向上が図
られる。且つ、ツインタブ方式ではＰ−ＭＯＳとＮ−Ｍ
ＯＳとの間の距離を短縮できるため、素子の微細化にも
寄与する。
また、上記実施例の製造方法では、Ｄ−ＭＯＳのＰ型バ
ックゲート領域４５を自己整合で形成しているため微細
化が可能で、これは集積度の向上に寄与するだけでなく
、チャンネル長が短縮される分だけＤ−ＭＯＳのオン抵
抗が低減される。これは高速性等の素子特性の改善をも
たらすだけでなく、Ｃ−ＭＯ８部分のツインタブ方式と
もあいまってエピタキシャル層３１の濃度低下を可能と
するから、耐圧向上を図ることができる。しかも、Ｃ−
ＭＯＳＩ分（特にＰ−ＭＯＳ）（７）特性ヤ微細化に対
する悪影響は完全に回避されている。
次に、本発明の他の実施例について説明する。
第３図は所謂「埋めエビ構造」による素子分離を採用し
、且つＤ−ＭＯ８部分を縦型とした実施例を示している
。同図において、５７はＰ型シリコン基板である。該Ｐ
型基板の素子形成部には、等方性エツチングで形成した
凹部内にＮ型エピタキシャルシリコン層を埋め込んだ二
種類の素子領域５８．５９が形成されている。これらの
素子領域は、その間に介在するＰ型基板領域５７との間
のＰＮ接合で相互に電気的に分離されている。また、各
素子領域はＮ＋型埋め込み領域で囲まれている。そして
、一方の素子領域５８には第１図の実施例におけると同
じ構造のＣ−ＭＯＳが形成されている。また、他方の素
子領域には、図示のように縦型のＤ−ＭＯＳが形成され
ている。このＤ−ＭＯＳは、耐圧補償用のＰ型ウェル領
域３６′、Ｐ型バックゲート領域４５′およびＮ＋型ソ
ース領１１４９’　が何れも同心円をなす環状に形成さ
れており、ゲート電極は環状のバックゲートチャンネル
領域上に跨がって形成されている。また、Ｎ＋型トドレ
イン領域前記Ｎ“型埋め込み領域６１に接続して形成さ
れている。その他の構成は第１図の実施例と略同じで、
Ｃ−ＭＯＳおよびＤ−ＭＯＳのゲート電極は何れもチャ
ンネル領域とは導電型が逆の不純物で低抵抗化された多
結晶シリコン層からなり、何れのＭＯＳトランジスタも
表面反転型で形成されている。
上記第３図の実施例になる半導体装置を製造するには、
まず公知の方法により「埋めエビ」構造の素子領域５８
．５９を形成する。即ち、Ｐ型シリコン基板５７の表面
から選択的に等方性エツチングを行なって素子領域とな
る部分に凹部を形成し、該凹部の表面から燐等のＮ型不
純物を高ｍ度拡散することによりＮ４″型埋め込み領域
６０゜６１を形成する。次いで、凹部表面に選択的にＮ
型エピタキシャルシリコン層を成長させた後、表面の平
坦化を行なう。こうして「埋めエビ」構造の素子領域を
形成した後は、第１図の実施例と殆ど同様のプロセスで
第４図の半導体装置を製造することができる。但し、［
）−ＭＯ８部分の耐圧補償用Ｐ型ウェル領域３６’　、
Ｐ型バックゲート領域４５’　　、Ｎ＋＋ソース領域４
９′、ゲート電極４３′のパターンが異なることはいう
までもない。
上記のようにこの実施例ではＤ−ＭＯＳを縦型としてい
るため、Ｄ−ＭＯＳの耐圧向上および大Ｎ流出力を取出
すことが可能となる。また、「埋めエビ」構造における
Ｎ＋型埋め込み領１ｉ！！６１の存在はドレイン抵抗が
減少し、オン抵抗を低下ざせる。このためＮ型エピタキ
シャル層５９の濃度を低下させて耐圧を向上させること
が可能となる。
［発明の効果］ 以上詳述したように、本発明によればＣ−Ｍｏ８及びＤ
−Ｍｏ８を同一基板上に集積し、Ｃ−Ｍｏ５を構成する
Ｐ−Ｍｏ８及びＮ−Ｍｏ５を両方共に表面反転型とする
ことにより良好なバランスで相補性動作を行なわせ且つ
電力ロスを低減すると共に、Ｄ−Ｍｏ８のオン抵抗減少
により耐圧向上を可能とした半導体装置を提供でき、ま
た個々のトランジスタ特性に同等悪影響を及ぼすことな
くＤ−ＭＯ３部分のバックゲート領域を自己整合で形成
し、素子の微細化を図ることができる製造方法を提供で
きる等、顕著な効果が得られるものである。
【図面の簡単な説明】
第１図は本発明の一実施例になる半導体装置とその製造
方法を、製造工程を追って示す説明図であり、第２図は
その製造方法の要部工程における効果を示す説明図、第
３図は本発明の他の実施例になる半導体装置の断面図、
第４図は従来の半導体装置の断面図であり、第５図はそ
の製造方法を説明するための断面図、第６図は従来の半
導体装置とその製造方法における主要な問題点を示す説
明図である。

Claims (7)

    【特許請求の範囲】
  1. （１）第一導電型の半導体基板と、該半導体基板に相互
    に電気的に分離して形成された二種類の第二導電型素子
    領域と、該二種類の第二導電型素子領域の一方に設けら
    れた第一導電型素子形成表面および第二導電型素子形成
    表面と、該第一導電型素子形成表面に形成された第二導
    電型チャンネル絶縁ゲート電界効果トランジスタと、該
    トランジスタとの結合で相補型絶縁ゲート電界効果トラ
    ンジスタを構成するように前記第二導電型素子形成表面
    に形成された第一導電型チャンネル絶縁ゲート電界効果
    トランジスタと、前記二種類の第二導電型素子領域の他
    方に形成された第二導電型チャンネル二重拡散型絶縁ゲ
    ート電界効果トランジスタとを具備し、上記三種類の絶
    縁ゲート型電界効果トランジスタのゲート電極が、夫々
    のトランジスタのソース領域およびドレイン領域を形成
    するためにドープされたのと同じ不純物で低抵抗化され
    た多結晶シリコン層からなり、前記相補型絶縁ゲート電
    界効果トランジスタを構成する二つのトランジスタの両
    者が表面反転型であることを特徴とする半導体装置。
  2. （２）前記第一導電型素子形成表面が第一導電型ウェル
    拡散層によつて提供され、前記第二導電型素子形成表面
    が前記第二導電型素子領域自体によって提供されている
    ことを特徴とする特許請求の範囲第（１）項記載の半導
    体装置。
  3. （３）前記第一導電型素子形成表面が第一導電型ウェル
    拡散層によって提供され、前記第二導電型素子形成表面
    が第二導電型ウェル拡散層によつて提供されていること
    を特徴とする特許請求の範囲第（１）項記載の半導体装
    置。
  4. （４）前記二重拡散型絶縁ゲート電界効果トランジスタ
    が横型であることを特徴とする特許請求の範囲第（１）
    項、第（２）項または第（３）項記載の半導体装置。
  5. （５）前記第二導電型素子領域が、前記第一導電型半導
    体基板に等方性エッチングで形成した凹部と、該凹部表
    面から前記半導体基板内に拡散された第二導電型の高濃
    度不純物領域と、前記凹部表面上にエピタキシャル成長
    されて前記凹部内を埋める第二導電型半導体層からなる
    ことを特徴とする特許請求の範囲第（１）項、第（２）
    項、第（３）項または第（４）項記載の半導体装置。
  6. （６）前記二重拡散型絶縁ゲート電界効果トランジスタ
    が縦型であり、そのドレイン電極が前記第二導電型高濃
    度不純物領域に接して形成されていることを特徴とする
    特許請求の範囲第（５）項記載の半導体装置。
  7. （７）第一導電型の半導体基板に第二導電型を有する第
    一の素子領域および第二の素子領域を相互に電気的に分
    離して形成し、且つ前記第一の素子領域には第一導電型
    素子形成表面および第二導電型素子形成表面を形成した
    後、前記第一の素子領域には相補型絶縁ゲート電界効果
    トランジスタを、また前記第二の素子領域には二重拡散
    型絶縁ゲート電界効果トランジスタを夫々形成するに方
    法であつて、前記相補型絶縁ゲート電界効果トランジス
    タを構成する第一導電型チャンネル絶縁ゲート電界効果
    トランジスタ及び第二導電型チャンネル絶縁ゲート電界
    効果トランジスタのゲート絶縁膜、並びに前記第二導電
    型チャンネル二重拡散絶縁ゲート電界効果トランジスタ
    のゲート絶縁膜を形成した後、アンドープ多結晶シリコ
    ン層を堆積してこれをパターンニングすることにより、
    アンドープ多結晶シリコン層からなる前記夫々のトラン
    ジスタのゲート電極を同時に形成する工程と、該アンド
    ープ多結晶シリコン層からなる前記二重拡散型絶縁ゲー
    ト電界効果トランジスタのゲート電極端部をブロッキン
    グマスクとし、前記第二の素子領域に第一導電型不純物
    をイオン注入する工程と、高温かつ長時間の熱処理を施
    すことにより、このイオン注入した不純物をスランピン
    グしてゲート電極下の第一導電型バックゲート領域を自
    己整合で形成すると共に、前記アンドープ多結晶シリコ
    ン層からなる各種のゲート電極をアニールする工程と、
    前記第一の素子領域内の第一導電型素子形成表面および
    前記第二の素子領域に対して選択的に第二導電型不純物
    をドープすることにより、夫々に形成されている前記ア
    ンドープ多結晶シリコン層からなるゲート電極を低抵抗
    化すると同時に、これらゲート電極をマスクとする自己
    整合方式により、第二導電型チャンネル絶縁ゲート電界
    効果トランジスタ及び第二導電型チャンネル二重拡散絶
    縁ゲート電界効果トランジスタのソース領域およびドレ
    イン領域を形成する工程と、前記第一の素子領域の第二
    導電型素子形成表面対して選択的に第一導電型不純物を
    ドープすることにより、前記アンドープ多結晶シリコン
    層からなるゲート電極を低抵抗化すると同時に、該ゲー
    ト電極をマスクとする自己整合方式により、第一導電型
    チャンネル絶縁ゲート電界効果トランジスタのソース領
    域およびドレイン領域を形成する工程とを具備したこと
    を特徴とする半導体装置の製造方法。
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