JPS62226667A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
[発明の目的]
(産業上の利用分野)
本発明は高速論理回路を併せもつパワーICの実現に適
した半導体装置、より具体的には相補型MO8t−ラン
ジスタ(C−MOS)と二重拡散MO8)−ランジスタ
(D−MOS)とを同一の半導体基板上に共存させた半
導体装置、並びにその製造方法に関する。
した半導体装置、より具体的には相補型MO8t−ラン
ジスタ(C−MOS)と二重拡散MO8)−ランジスタ
(D−MOS)とを同一の半導体基板上に共存させた半
導体装置、並びにその製造方法に関する。
(従来の技術)
C−MOSとD−MOSとを共存させた半導体装置は、
C−MO3部分で低潤費電力の論理回路を構成でき、且
つD−MO8部分から高出力を取出せるため、^速ロジ
ックを併せもつパワーICとして期待されている。
C−MO3部分で低潤費電力の論理回路を構成でき、且
つD−MO8部分から高出力を取出せるため、^速ロジ
ックを併せもつパワーICとして期待されている。
第4図は上記C−MO8およびD −M OSからなる
従来の半導体装置の一例を示す断面図である。
従来の半導体装置の一例を示す断面図である。
同図において、1はP型シリコン基板、2は該基板上に
成長されたN型エピタキシャルシリコンである。N型エ
ピタキシャル層2には、その表面から前記P型基板1に
達するP1型アイソレーション拡散層3・・・が形成さ
れ、C−M OS用素子領域およびD−MO8用素子領
域が分離されている。
成長されたN型エピタキシャルシリコンである。N型エ
ピタキシャル層2には、その表面から前記P型基板1に
達するP1型アイソレーション拡散層3・・・が形成さ
れ、C−M OS用素子領域およびD−MO8用素子領
域が分離されている。
そして、分離された夫々の素子領域には、C−MO3I
O1D−MO820が形成されテイル。
O1D−MO820が形成されテイル。
これらC−MOSおよびD−MOSのゲート電極は、燐
の高濃度ドープにより低抵抗化された多結晶シリコン層
で形成されている。なお、4はフィールド酸化膜である
。
の高濃度ドープにより低抵抗化された多結晶シリコン層
で形成されている。なお、4はフィールド酸化膜である
。
上記従来の半導体装置は、次のようにして製造されてい
る。
る。
まず、バイポーラ型半導体装置の製造で通常行なわれる
プロセスにより、N型エピタキシャル層2およびP”型
アイソレーション拡散層3・・・を形成し、各素子領域
の分離を行なう。続いて、第5図に示す工程により各素
子領域にC−MOSおよびD−MOSを形成する。
プロセスにより、N型エピタキシャル層2およびP”型
アイソレーション拡散層3・・・を形成し、各素子領域
の分離を行なう。続いて、第5図に示す工程により各素
子領域にC−MOSおよびD−MOSを形成する。
即ち、通常のC−MO8工程で行なわれるプロセスを用
いることにより、C−MOSの素子領域内にNチャシン
ネルMOSトランジスタ(N−MOS)のためのP型ウ
ェル領域11を形成する。
いることにより、C−MOSの素子領域内にNチャシン
ネルMOSトランジスタ(N−MOS)のためのP型ウ
ェル領域11を形成する。
これと同時に、D−MO3用素子領域内に耐圧補正のた
めのP要領域21を形成する。また、D−MOSのバッ
クゲート領域となるP型頭域22も予め形成した後、フ
ィールド酸化11!14を形成する。
めのP要領域21を形成する。また、D−MOSのバッ
クゲート領域となるP型頭域22も予め形成した後、フ
ィールド酸化11!14を形成する。
次いで、素子領域部分のフィールド酸化膜を除去してエ
ピタキシャル層表面を露出させた後、その露出表面を熱
酸化してゲート酸化膜5を形成する。
ピタキシャル層表面を露出させた後、その露出表面を熱
酸化してゲート酸化膜5を形成する。
その後、ゲート電極材料である多結晶シリコン層6を全
面に堆積し、第5図(A>に示す状態を得る。
面に堆積し、第5図(A>に示す状態を得る。
次に、POCff3を拡散源として前記多結晶シリコン
層6に燐の高濃度拡散を施し、ゲートiiとして使用で
きるように充分に低抵抗化する。続いて、この多結晶シ
リコン層をパターンニングし、C−MOSのゲート電極
12.13およびD−MOSのゲート電橋23を形成す
る(第5図(B)図示)。
層6に燐の高濃度拡散を施し、ゲートiiとして使用で
きるように充分に低抵抗化する。続いて、この多結晶シ
リコン層をパターンニングし、C−MOSのゲート電極
12.13およびD−MOSのゲート電橋23を形成す
る(第5図(B)図示)。
次に、砒素のイオン注入を行なうことにより、N−MO
SのN4″型ソース領域14およびドレイン領域15を
形成すると同時に、D−MOSのN+型ソース領域25
およびドレイン領域25を夫々形成する。続いて、ボロ
ンのイオン注入によりP−MOSのP+型ソース領域1
6およびドレイン領域17を夫々形成する。次いで、層
間絶縁膜、!=L、rcVD−8 i 02117を堆
積した後、コンタクトホールの開孔、アルミニウムの蒸
着およびパターンニングを行なうことにより、C−MO
SおよびD−MOSのソース電極やドレイン電極、その
他のアルミニウム配線8・・・を形成する(第5図(C
)図示)。
SのN4″型ソース領域14およびドレイン領域15を
形成すると同時に、D−MOSのN+型ソース領域25
およびドレイン領域25を夫々形成する。続いて、ボロ
ンのイオン注入によりP−MOSのP+型ソース領域1
6およびドレイン領域17を夫々形成する。次いで、層
間絶縁膜、!=L、rcVD−8 i 02117を堆
積した後、コンタクトホールの開孔、アルミニウムの蒸
着およびパターンニングを行なうことにより、C−MO
SおよびD−MOSのソース電極やドレイン電極、その
他のアルミニウム配線8・・・を形成する(第5図(C
)図示)。
なお、上記従来の半導体装置における三種類のゲート1
![112,13,23は低抵抗化のために何れも燐ド
ープでN型化されているため、C−MOSを構成するP
−MOSのチャンネル領域には次の理由からボロンのカ
ウンタードープが施され、所謂埋め込みチャンネル型(
3uried(:、 hannel Type )と
されテイル。即チ、P−MOSのチャンネル領域がN型
で且つゲート電極もN型であるため、両者の仕事関数差
が小さくてチャンネル領域が反転し難い。従って、この
まま通常のゲート酸化膜厚で形成したP−MOSは閾値
電圧を1V以下とするのが困難であるため、カウンター
ドープにより閾値電圧の低下を図っているので゛ある。
![112,13,23は低抵抗化のために何れも燐ド
ープでN型化されているため、C−MOSを構成するP
−MOSのチャンネル領域には次の理由からボロンのカ
ウンタードープが施され、所謂埋め込みチャンネル型(
3uried(:、 hannel Type )と
されテイル。即チ、P−MOSのチャンネル領域がN型
で且つゲート電極もN型であるため、両者の仕事関数差
が小さくてチャンネル領域が反転し難い。従って、この
まま通常のゲート酸化膜厚で形成したP−MOSは閾値
電圧を1V以下とするのが困難であるため、カウンター
ドープにより閾値電圧の低下を図っているので゛ある。
(発明が解決しようとする問題点)
上記のように、従来の半導体装置の製造に際しては、D
−MOSのP型バックゲート領域22をゲート電橋23
の形成に先立って予め形成しているから、後で形成する
ゲート電極23とのマスク合せズレを考慮した余裕をと
らなければならない。即ち、第6図に示すようにD−M
OSのバックゲート領域の長ざCは、自己整合で形成し
たときの長さbよりも前記マスク合せ余裕の長さaだげ
長くならざるを得ない。このため、素子寸法が増大して
島集積化を阻害するのみならず、D−MOSのチャンネ
ル領域が長くなった分だけオン抵抗が増大する問題があ
る。例えば、マスク合せ精度を1−とした場合、後で形
成するN9型ソース領1i124を考慮して2購以上の
合せ余裕aをとる必要がある。バンクゲート領域の拡散
長(=b)は通常4pであるから、この場合のオン抵抗
は自己整合で形成したときに比較して15%も大きくな
る可能性がある。
−MOSのP型バックゲート領域22をゲート電橋23
の形成に先立って予め形成しているから、後で形成する
ゲート電極23とのマスク合せズレを考慮した余裕をと
らなければならない。即ち、第6図に示すようにD−M
OSのバックゲート領域の長ざCは、自己整合で形成し
たときの長さbよりも前記マスク合せ余裕の長さaだげ
長くならざるを得ない。このため、素子寸法が増大して
島集積化を阻害するのみならず、D−MOSのチャンネ
ル領域が長くなった分だけオン抵抗が増大する問題があ
る。例えば、マスク合せ精度を1−とした場合、後で形
成するN9型ソース領1i124を考慮して2購以上の
合せ余裕aをとる必要がある。バンクゲート領域の拡散
長(=b)は通常4pであるから、この場合のオン抵抗
は自己整合で形成したときに比較して15%も大きくな
る可能性がある。
上記のような不利益を伴うにもかかわらず、D−MOS
におけるP型バックゲート領域22の形成に自己整合法
を採用していない理由は次の通りである。
におけるP型バックゲート領域22の形成に自己整合法
を採用していない理由は次の通りである。
即ち、自己整合でバックゲート領域22を形成するとす
れば、ゲート電極23をブロッキングマスクとしてボロ
ンをイオン注入した後、これを高温かつ長詩間の熱処理
で拡散、活性化させる方法を用いる。ところが、ゲート
電極12,13゜23には既に高濃度の燐ドープが施さ
れているから、このような高温かつ長時間の熱処理を行
なうと、ゲート電極中の燐がゲート酸化lll5を拡散
してエピタキシャル層2に達してしまう。このため、D
−MOS及び0MO8の何れにおいてもvthの制御性
が著しく損われ、MOSトランジスタの形成が事実上不
可能になってしまうからである。
れば、ゲート電極23をブロッキングマスクとしてボロ
ンをイオン注入した後、これを高温かつ長詩間の熱処理
で拡散、活性化させる方法を用いる。ところが、ゲート
電極12,13゜23には既に高濃度の燐ドープが施さ
れているから、このような高温かつ長時間の熱処理を行
なうと、ゲート電極中の燐がゲート酸化lll5を拡散
してエピタキシャル層2に達してしまう。このため、D
−MOS及び0MO8の何れにおいてもvthの制御性
が著しく損われ、MOSトランジスタの形成が事実上不
可能になってしまうからである。
また、D−MOSにおけるP型バックゲート領j422
の形成に自己整合法を採用していないもう一つの理由は
、既述の事情からC−MO8部分を構成するP−iすl
08ji:J!!!め込みチャンネル型としなければな
らないことに起因する。
の形成に自己整合法を採用していないもう一つの理由は
、既述の事情からC−MO8部分を構成するP−iすl
08ji:J!!!め込みチャンネル型としなければな
らないことに起因する。
即ち、P−MOSに対するボロンのカウンタードープは
、通常の所謂チャンネルインプラと同様、ゲート電極用
の多結晶シリコン層6を形成する前に行なわなければな
らない。ここで「チャンネルインプラ」とは、ゲート酸
化#115を形成した際に不純物がゲート酸化膜中に偏
析するため、これを補って閾値を制御するためにチャン
ネル領域に不純物をイオン注入することを言う。従って
、P型バックゲート領域22の形成に自己整合法を採用
すれば、カウンタードープの後に高温の熱処理が加わる
ことになる。しかも、D−MOSの耐圧を高くする必要
から、N型エピタキシャル層2の濃度はD−MOSが共
存していない通常の0MO8の場合よりも低くされてい
るため、カウンタードープされたボロンは前記熱処理で
深く拡散してしまう。その結果、チャンネル領域には通
常の埋め込みチャンネル型の場合よりも著しく深いPN
接合が形成されてしまい、P−MOSの形成が不可能ま
たは極めて困難となる。
、通常の所謂チャンネルインプラと同様、ゲート電極用
の多結晶シリコン層6を形成する前に行なわなければな
らない。ここで「チャンネルインプラ」とは、ゲート酸
化#115を形成した際に不純物がゲート酸化膜中に偏
析するため、これを補って閾値を制御するためにチャン
ネル領域に不純物をイオン注入することを言う。従って
、P型バックゲート領域22の形成に自己整合法を採用
すれば、カウンタードープの後に高温の熱処理が加わる
ことになる。しかも、D−MOSの耐圧を高くする必要
から、N型エピタキシャル層2の濃度はD−MOSが共
存していない通常の0MO8の場合よりも低くされてい
るため、カウンタードープされたボロンは前記熱処理で
深く拡散してしまう。その結果、チャンネル領域には通
常の埋め込みチャンネル型の場合よりも著しく深いPN
接合が形成されてしまい、P−MOSの形成が不可能ま
たは極めて困難となる。
更に、既述の事情からC−MOSを構成するP−MOS
が埋め込みチャンネル型であるため、従来の半導体装置
はC−MOSに満足すべき相補的動作特性をもたせるの
が困難である問題があった。
が埋め込みチャンネル型であるため、従来の半導体装置
はC−MOSに満足すべき相補的動作特性をもたせるの
が困難である問題があった。
本発明は上記事情に鑑みてなされたもので、C−MOS
及びD−MOSを同一基板上に集積する場合、D−MO
Sのバックゲート領域A域を自己整合で形成した場合に
も夫々の素子に要求される特性を充分に維持できる構造
を提供すると共に、その経済的かつ効率的な製造方法を
R洪しようとするものである。
及びD−MOSを同一基板上に集積する場合、D−MO
Sのバックゲート領域A域を自己整合で形成した場合に
も夫々の素子に要求される特性を充分に維持できる構造
を提供すると共に、その経済的かつ効率的な製造方法を
R洪しようとするものである。
[発明の構成]
(問題点を解決するための手段)
本発明ではC−MOS及びD−MOSのゲート電極を全
て同じ導電型の不純物で低抵抗化するのではなく、夫々
のソース領域およびドレイン領域の形成に用いる不純物
で低抵抗化することとした。従って、C−MO8部分を
構成するP−MOSおよびN−MOSは何れも埋め込み
チャンネル型とする必要がなく、両者共に表面反転型と
した。
て同じ導電型の不純物で低抵抗化するのではなく、夫々
のソース領域およびドレイン領域の形成に用いる不純物
で低抵抗化することとした。従って、C−MO8部分を
構成するP−MOSおよびN−MOSは何れも埋め込み
チャンネル型とする必要がなく、両者共に表面反転型と
した。
即ち、本発明による半導体装置は、第一導電型の半導体
基板と、該半導体基板に相互に電気的に分離して形成さ
れた二種類の第二導電型素子領域と、該二種類の第二導
電型素子領域の一方に設けられた第一導電型素子形成表
面および第二導電型素子形成表面と、該第一導電型素子
形成表面に形成された第二導電型チャンネル絶縁ゲート
電界効果トランジスタと、該トランジスタとの結合で相
補型絶縁ゲート電界効果トランジスタを構成するように
前記第二導電型素子形成表面に形成された第一導電型チ
ャンネル絶縁ゲート電界効果トランジスタと、前記二種
類の第二導電型素子領域の他方に形成された第二導電型
チャンネル二重拡散型絶縁ゲート電界効果トランジスタ
とを具備し、上記三種類の絶縁ゲート型電界効果トラン
ジスタのグー1〜電極が、夫々のトランジスタのソース
領域J5よびドレイン領域を形成するためにドープされ
たのと同じ不純物で低抵抗化された多結晶シリコン層か
らなり、前記相補型絶縁ゲート電界効果トランジスタを
構成する二つのトランジスタの両者が表面反転型である
ことを特徴とするものである。
基板と、該半導体基板に相互に電気的に分離して形成さ
れた二種類の第二導電型素子領域と、該二種類の第二導
電型素子領域の一方に設けられた第一導電型素子形成表
面および第二導電型素子形成表面と、該第一導電型素子
形成表面に形成された第二導電型チャンネル絶縁ゲート
電界効果トランジスタと、該トランジスタとの結合で相
補型絶縁ゲート電界効果トランジスタを構成するように
前記第二導電型素子形成表面に形成された第一導電型チ
ャンネル絶縁ゲート電界効果トランジスタと、前記二種
類の第二導電型素子領域の他方に形成された第二導電型
チャンネル二重拡散型絶縁ゲート電界効果トランジスタ
とを具備し、上記三種類の絶縁ゲート型電界効果トラン
ジスタのグー1〜電極が、夫々のトランジスタのソース
領域J5よびドレイン領域を形成するためにドープされ
たのと同じ不純物で低抵抗化された多結晶シリコン層か
らなり、前記相補型絶縁ゲート電界効果トランジスタを
構成する二つのトランジスタの両者が表面反転型である
ことを特徴とするものである。
本発明の半導体装置では、C−MO8部分にツインタブ
方式を用いるのが望ましい。即ち、前記第一の素子領域
には第一導電型ウェル拡散層と第二導電型ウェル拡散層
の両方を形成し、P−ウェルにはN−MOSを、またN
−ウェルにはP−MOSを形成する。
方式を用いるのが望ましい。即ち、前記第一の素子領域
には第一導電型ウェル拡散層と第二導電型ウェル拡散層
の両方を形成し、P−ウェルにはN−MOSを、またN
−ウェルにはP−MOSを形成する。
また、前記第一の素子領域および第“二の素子領域を所
謂「埋めエビ構造」を採用してもよい。即ち、この場合
には前記第一導電型半導体基板の素子領域形成部分を等
方性エツチングで深くエツチングして凹部を形成し、こ
の凹部表面に第二導電型高81度拡散層を形成した後、
該凹部表面に選択的にエピタキシャル成長させた第二導
電型半導体層を前記第二導電型素子領域として用いる。
謂「埋めエビ構造」を採用してもよい。即ち、この場合
には前記第一導電型半導体基板の素子領域形成部分を等
方性エツチングで深くエツチングして凹部を形成し、こ
の凹部表面に第二導電型高81度拡散層を形成した後、
該凹部表面に選択的にエピタキシャル成長させた第二導
電型半導体層を前記第二導電型素子領域として用いる。
次に、本発明の製造方法では、C−MOS及びD−MO
Sのゲート電極用にアンドープ多結晶シリコン層を堆積
した後、これをアンドープのままパターンニングしてC
−MOSを構成するP−MOS及びN−MOSのゲート
電極と、D−MOSのゲート電極を形成する。次いで、
このD−MOSのゲート電極端部をブロッキングマスク
としてD−MOSの素子領域に第一導電型不純物をイオ
ン注入し、高温の熱処理を施してスラツピングさせるこ
とにより、D−MOSの第一導電型バックゲート領域を
自己整合で形成することとした。同時に、この熱処理に
よって各ゲートN極を構成している多結晶シリコン層は
アニールされる。
Sのゲート電極用にアンドープ多結晶シリコン層を堆積
した後、これをアンドープのままパターンニングしてC
−MOSを構成するP−MOS及びN−MOSのゲート
電極と、D−MOSのゲート電極を形成する。次いで、
このD−MOSのゲート電極端部をブロッキングマスク
としてD−MOSの素子領域に第一導電型不純物をイオ
ン注入し、高温の熱処理を施してスラツピングさせるこ
とにより、D−MOSの第一導電型バックゲート領域を
自己整合で形成することとした。同時に、この熱処理に
よって各ゲートN極を構成している多結晶シリコン層は
アニールされる。
しかし、この段階では各ゲート電極は未だアンドープの
状態である。そして、各ゲート電極に対しては、夫々の
ソース領域及びドレイン領域を形成する際、その同じ不
純物を同時にドープして低抵抗化を図ることとした。従
って、C−MO8li成するP−MOSのゲート電極は
P型(チャンネル領域はN型)、N−MOSのゲート電
極はN型(チャンネル領域はP型)となる。
状態である。そして、各ゲート電極に対しては、夫々の
ソース領域及びドレイン領域を形成する際、その同じ不
純物を同時にドープして低抵抗化を図ることとした。従
って、C−MO8li成するP−MOSのゲート電極は
P型(チャンネル領域はN型)、N−MOSのゲート電
極はN型(チャンネル領域はP型)となる。
(作用)
本発明の半導体装置は、前記のようにC−MOS及びD
−MOSを共存させ、且つC−MOSを構成するP−M
OS及びN−MOSi2)多結晶シリコンゲート電極の
導電型が、何れもそのチャンネル領域の導電型とは逆に
なっている点が特徴である。このため、C−MOSを構
成する二種類のMOSトランジスタは、両者共に表面反
転′型とされている。従って、バランスのとれた良好な
相補的動作特性が得られる。また、C−MOSにカウン
タードープを施す必要がないため、次に述べるようにC
−MO8部分の特性を同等低下させることなく、D−M
O8部分のバックゲート領域を自己整合で形成するブO
セスを採用することができる。
−MOSを共存させ、且つC−MOSを構成するP−M
OS及びN−MOSi2)多結晶シリコンゲート電極の
導電型が、何れもそのチャンネル領域の導電型とは逆に
なっている点が特徴である。このため、C−MOSを構
成する二種類のMOSトランジスタは、両者共に表面反
転′型とされている。従って、バランスのとれた良好な
相補的動作特性が得られる。また、C−MOSにカウン
タードープを施す必要がないため、次に述べるようにC
−MO8部分の特性を同等低下させることなく、D−M
O8部分のバックゲート領域を自己整合で形成するブO
セスを採用することができる。
本発明の製造方法では、D−MO8部分のバックゲート
領域を自己整合で形成しているから、従来のようにマス
ク合せ余裕をとることが不要となり、素子の微細化およ
び集積度の向上に寄与する。
領域を自己整合で形成しているから、従来のようにマス
ク合せ余裕をとることが不要となり、素子の微細化およ
び集積度の向上に寄与する。
この自己整合プロセスでは、D−MOSのゲート電極を
マスクとしてイオン注入した不純物をスラツピングし、
バンクゲート領域を形成するために高温かつ長時間の熱
処理を伴う。しかし、この段階ではD−MOSおよびC
−MOSの何れのゲート電極もアンドープの状態である
から、従来のようにゲート電極中の不純物がゲート酸化
膜を突抜けて拡散し、MOSトランジスタめ閾値制御が
不可能になる事態を回避することができる。加えて、本
発明に場合にはC−MO8部分を構成するMoSトラン
ジスタが前記の通り両者共に表面反転型で、カウンター
ドープを施す必要がない。従って、上記スラツピングの
ために高温且つ長時間の処理を行なっても、従来のよう
にカウンタードープした不純物が深く拡散し過ぎ、埋め
込みチャンネル型のMoSトランジスタが動作不能にな
る事態も生じない。
マスクとしてイオン注入した不純物をスラツピングし、
バンクゲート領域を形成するために高温かつ長時間の熱
処理を伴う。しかし、この段階ではD−MOSおよびC
−MOSの何れのゲート電極もアンドープの状態である
から、従来のようにゲート電極中の不純物がゲート酸化
膜を突抜けて拡散し、MOSトランジスタめ閾値制御が
不可能になる事態を回避することができる。加えて、本
発明に場合にはC−MO8部分を構成するMoSトラン
ジスタが前記の通り両者共に表面反転型で、カウンター
ドープを施す必要がない。従って、上記スラツピングの
ために高温且つ長時間の処理を行なっても、従来のよう
にカウンタードープした不純物が深く拡散し過ぎ、埋め
込みチャンネル型のMoSトランジスタが動作不能にな
る事態も生じない。
一方、上記のようにゲート電極となる多結晶シリコン層
に予め高濃度の不純物ドープをしていないから、本発明
ではゲート電極を充分に低抵抗化する手段が課題となる
。この点に関し、本発明においては夫々のゲート電極を
マスクとする不純物ドープによりC−MOS、D−MO
Sのソース領域およびドレイン領域を自己整合で形成す
る際、グー1−電極にも同じ不純物がドープされること
で充分に達成される。何故なら、本発明の場合には上記
D−MOSバックゲート領域を形成する時の高温熱処理
でゲート電極の多結晶シリコン層がアニールされ、結晶
粒が成長することにより粒界の電位障壁が低減されてい
るため、ソース及びドレイン拡散時の不純物ドープでゲ
ート電極として充分な低抵抗化が達成されるからである
。
に予め高濃度の不純物ドープをしていないから、本発明
ではゲート電極を充分に低抵抗化する手段が課題となる
。この点に関し、本発明においては夫々のゲート電極を
マスクとする不純物ドープによりC−MOS、D−MO
Sのソース領域およびドレイン領域を自己整合で形成す
る際、グー1−電極にも同じ不純物がドープされること
で充分に達成される。何故なら、本発明の場合には上記
D−MOSバックゲート領域を形成する時の高温熱処理
でゲート電極の多結晶シリコン層がアニールされ、結晶
粒が成長することにより粒界の電位障壁が低減されてい
るため、ソース及びドレイン拡散時の不純物ドープでゲ
ート電極として充分な低抵抗化が達成されるからである
。
本発明における上記の低抵抗化方法は、従来のようにゲ
ート電極が予めアニールされていない場合には不可能で
ある。即ち、通常のソース/ドレイン拡散におけるドー
ズ量でゲート電極に充分な導電を与えることはできず、
充分な導電性を得るには得るためにはソース及びドレイ
ン拡散の濃度を著しく高くしなければならないから、拡
散長が大きくなってしまう。特に、P型不純物として通
常用いられるボロンは拡散係数が大きいから、P−MO
Sの微細化が阻害されるのにならず、ショー l−チャ
ンネル効果が顕著に現れることになる。
ート電極が予めアニールされていない場合には不可能で
ある。即ち、通常のソース/ドレイン拡散におけるドー
ズ量でゲート電極に充分な導電を与えることはできず、
充分な導電性を得るには得るためにはソース及びドレイ
ン拡散の濃度を著しく高くしなければならないから、拡
散長が大きくなってしまう。特に、P型不純物として通
常用いられるボロンは拡散係数が大きいから、P−MO
Sの微細化が阻害されるのにならず、ショー l−チャ
ンネル効果が顕著に現れることになる。
このように本発明の製造方法は、D−MO8部分のバッ
クゲート領域を自己整合で形成するために必要な高温長
時間の熱処理、即ち、従来の方法において自己整合プロ
セス採用のII害になっていた工程を逆に効果的に活用
し、上記の低抵抗化方法を可能としたものである。
クゲート領域を自己整合で形成するために必要な高温長
時間の熱処理、即ち、従来の方法において自己整合プロ
セス採用のII害になっていた工程を逆に効果的に活用
し、上記の低抵抗化方法を可能としたものである。
(実施例)
以下、第1図を参照して本発明の一実施例になる半導体
装置につき、その製造方法を併記して説明する。
装置につき、その製造方法を併記して説明する。
(1) まず、P型シリコン基板を用い、通常のバイ
ポーラプロセスで行なわれている方法に従って、N型エ
ピタキシャルシリコ2層31の成長とP+型アイソレー
ション拡散層の形成とを行なうことにより、C−MO8
用素子領域とD−MO8用素子領域の分離を行なう。
ポーラプロセスで行なわれている方法に従って、N型エ
ピタキシャルシリコ2層31の成長とP+型アイソレー
ション拡散層の形成とを行なうことにより、C−MO8
用素子領域とD−MO8用素子領域の分離を行なう。
次いで、エピタキシャル層の表面を酸化し、ウェル拡散
層を形成するためのマスクとなる膜厚5000人の熱酸
化膜32を形成する。続いて、該熱酸化膜に対して写真
蝕刻を施すことにより、C−MO8用素子領域のP−M
O8形成部およびN−MO8形成部、並びにD−MO8
用素子領域の耐圧補償領域形成部を開孔する。更に、そ
の露出したエピタキシャル表面を熱酸化し、イオン注入
に対する緩衝膜として膜厚1000人のバッファー酸化
膜33を形成する(第1図(A)図示)。
層を形成するためのマスクとなる膜厚5000人の熱酸
化膜32を形成する。続いて、該熱酸化膜に対して写真
蝕刻を施すことにより、C−MO8用素子領域のP−M
O8形成部およびN−MO8形成部、並びにD−MO8
用素子領域の耐圧補償領域形成部を開孔する。更に、そ
の露出したエピタキシャル表面を熱酸化し、イオン注入
に対する緩衝膜として膜厚1000人のバッファー酸化
膜33を形成する(第1図(A)図示)。
なお、同図においてP型基板およびアイソレーション拡
散層は省略し、C−MOSおよびD−MOSの各素子領
域のみを図示している。
散層は省略し、C−MOSおよびD−MOSの各素子領
域のみを図示している。
(2次に、第1図(B)に示すように、P−MO3形成
部をレジストパターン401で覆い、該レジストパター
ン及び前記酸化1!132をブロッキングマスクとして
N−MO8形成部およびD−MOSの耐圧補償領域形成
部に対して選択的にボロンをイオン注入する。続いて、
第1図(C)に示すように、今度はN−MO8形成部お
よびD−MOSの耐圧補償領域形成部をレジストパター
ン402で覆い、該レジストパターン及び前記酸化11
32をブロッキングマスクとしてP−MO8形成部に対
し選択的に燐をイオン注入する。
部をレジストパターン401で覆い、該レジストパター
ン及び前記酸化1!132をブロッキングマスクとして
N−MO8形成部およびD−MOSの耐圧補償領域形成
部に対して選択的にボロンをイオン注入する。続いて、
第1図(C)に示すように、今度はN−MO8形成部お
よびD−MOSの耐圧補償領域形成部をレジストパター
ン402で覆い、該レジストパターン及び前記酸化11
32をブロッキングマスクとしてP−MO8形成部に対
し選択的に燐をイオン注入する。
次いで、レジストパターン342を除去した後、120
0℃で5時間の熱処理を行ない、前記イオン注入したボ
ロンおよび燐をスランピングする。これにより、C−M
O8用素子領域にはN−MOSのためのP型ウェル拡散
層34およびP−MOSのためのN型つェル拡散W13
5を形成し、D−MO8用素子領域には耐圧補償のため
のP型ウェル拡散層36を形成した後、酸化1133.
32を除去する(第1図(D)図示)。
0℃で5時間の熱処理を行ない、前記イオン注入したボ
ロンおよび燐をスランピングする。これにより、C−M
O8用素子領域にはN−MOSのためのP型ウェル拡散
層34およびP−MOSのためのN型つェル拡散W13
5を形成し、D−MO8用素子領域には耐圧補償のため
のP型ウェル拡散層36を形成した後、酸化1133.
32を除去する(第1図(D)図示)。
(3次に、エピタキシャル層の全表面を熱酸化すること
により、第1図(E)に示すように膜厚8000人のフ
ィールド酸化WA37を形成する。
により、第1図(E)に示すように膜厚8000人のフ
ィールド酸化WA37を形成する。
次いで、フィールド酸化膜37に対して写真蝕刻を施し
、P−MO5形成部、N−MO形成部およびD−MO8
形成部を開孔し、更にその露出表面を熱酸化してゲート
酸化膜38を形成する(第1図(F)図示)。
、P−MO5形成部、N−MO形成部およびD−MO8
形成部を開孔し、更にその露出表面を熱酸化してゲート
酸化膜38を形成する(第1図(F)図示)。
(4) 次に、第1図(G)に示すように、全面に膜
厚4000人のアンドープ多結晶シリコン層39を堆積
した後、該多結晶シリコン層39をアンドープ状態のま
までパターンニングすることにより、C−MOSのゲー
ト電極41.42及びD−MOSのゲート電極43を形
成する(第1図(H)図示)。
厚4000人のアンドープ多結晶シリコン層39を堆積
した後、該多結晶シリコン層39をアンドープ状態のま
までパターンニングすることにより、C−MOSのゲー
ト電極41.42及びD−MOSのゲート電極43を形
成する(第1図(H)図示)。
(5)次に、D−MOSのバックゲート領域形成のため
に、レジストパターン44をブロッキングマスクとして
ボロンを選択的にイオン注入する(第1図(1)図示)
。
に、レジストパターン44をブロッキングマスクとして
ボロンを選択的にイオン注入する(第1図(1)図示)
。
図示のように、レジストパターン44の開孔部は、D−
MOSのゲート電極43のソース側端部が露出するよう
に形成する。従って、このゲート電極43の露出端部は
ボロンのイオン注入に対するブロッキングマスクとして
作用する。また、ゲート電極43の他の部分はレジスト
パターン44で覆われているから、この部分にはボロン
はドープされない。
MOSのゲート電極43のソース側端部が露出するよう
に形成する。従って、このゲート電極43の露出端部は
ボロンのイオン注入に対するブロッキングマスクとして
作用する。また、ゲート電極43の他の部分はレジスト
パターン44で覆われているから、この部分にはボロン
はドープされない。
(6)次に、レジストパターン44を除去した後、12
00℃で2時間の熱処理を行なう。これにより、先にイ
オン注入したボロンを熱拡散してP型のバックゲート領
域45を形成する。この熱拡散によるスランピングでボ
ロンは等方的に拡散するため、ゲート電極43の下に侵
入したP型バックゲート領域45が形成される(第1図
(J)図示)。
00℃で2時間の熱処理を行なう。これにより、先にイ
オン注入したボロンを熱拡散してP型のバックゲート領
域45を形成する。この熱拡散によるスランピングでボ
ロンは等方的に拡散するため、ゲート電極43の下に侵
入したP型バックゲート領域45が形成される(第1図
(J)図示)。
上記のようにP型バックゲート領[45は自己整合で形
成されているため、第2図に示ずよう、そのゲート電極
下への侵入長はCはボロンの拡散長すに略等しい。これ
を第5図の従来例の場合と比較すれば明らかなように、
マスク合せ余裕aが不要になった分だけ素子を微細化す
ることができる。
成されているため、第2図に示ずよう、そのゲート電極
下への侵入長はCはボロンの拡散長すに略等しい。これ
を第5図の従来例の場合と比較すれば明らかなように、
マスク合せ余裕aが不要になった分だけ素子を微細化す
ることができる。
また、ゲート電極41.42は全くアンドープの状態の
ままであり、ゲート電極43に含まれるボロンも極めて
僅かであるから、上記のように高温且つ長時間の熱処理
を行なっても、従来の場合のように不純物がゲート酸化
膜38を突抜けてチャンネル領域部分に拡散することは
ない。
ままであり、ゲート電極43に含まれるボロンも極めて
僅かであるから、上記のように高温且つ長時間の熱処理
を行なっても、従来の場合のように不純物がゲート酸化
膜38を突抜けてチャンネル領域部分に拡散することは
ない。
更に、この高温で長時間お熱処理によりゲート電極41
.42.43の多結晶シリコン層は熱アニールされ、結
晶粒が成長して粒界の電位障壁が減少するため、抵抗値
が低下される。
.42.43の多結晶シリコン層は熱アニールされ、結
晶粒が成長して粒界の電位障壁が減少するため、抵抗値
が低下される。
(7)次に、C−MO8部分のP型ウェル領域34上お
よびD−MO8部分上に開孔部を有するレジストパター
ン46を形成し、該レジストパターン、ゲート電極42
.43及びフィールド酸化l1137をマスクとしてゲ
ート酸化[138をエツチング除去した後、同じマスク
をブロッキングマスクとして砒素のイオン注入を行なう
(第1図(K)図示)。
よびD−MO8部分上に開孔部を有するレジストパター
ン46を形成し、該レジストパターン、ゲート電極42
.43及びフィールド酸化l1137をマスクとしてゲ
ート酸化[138をエツチング除去した後、同じマスク
をブロッキングマスクとして砒素のイオン注入を行なう
(第1図(K)図示)。
続いて、レジストパターン46を除去し、イオン注入し
た砒素を活性化するための熱アニールを行なうことによ
り、N−MOSのN+型ソース領ti47#J、ヒt’
レインIi域48、D−MOS(7)N1型ソース領域
49およびドレイン領域50を形成する(第1図(L)
図示)。
た砒素を活性化するための熱アニールを行なうことによ
り、N−MOSのN+型ソース領ti47#J、ヒt’
レインIi域48、D−MOS(7)N1型ソース領域
49およびドレイン領域50を形成する(第1図(L)
図示)。
上記において、ゲート電極42.41にも砒素がドープ
され、これらゲート電極の多結晶シリコン層はN型化し
て低抵抗化される。しかも、ゲート電極は既に熱アニー
ルで低抵抗化されているから、この砒素ドープによりゲ
ート電極として充分な導電性を1得するに至る。こうし
て、表面反転型のN−MOSおよびD−MOSが形成さ
れる。
され、これらゲート電極の多結晶シリコン層はN型化し
て低抵抗化される。しかも、ゲート電極は既に熱アニー
ルで低抵抗化されているから、この砒素ドープによりゲ
ート電極として充分な導電性を1得するに至る。こうし
て、表面反転型のN−MOSおよびD−MOSが形成さ
れる。
(8) 次に、第1図(M)に示すように、N型ウェ
ル領域35上に開孔部を有するレジストパターン51を
形成し、該レジストパターン、ゲート電極41およびフ
ィールド酸化W137をブロッキングマスクとしてN型
ウェル領域35にボロンをイオン注入する。
ル領域35上に開孔部を有するレジストパターン51を
形成し、該レジストパターン、ゲート電極41およびフ
ィールド酸化W137をブロッキングマスクとしてN型
ウェル領域35にボロンをイオン注入する。
続いて、レジストパターン51を除去した後、絶間絶縁
膜として全面にCVD−8i02膜52を堆積する。こ
のCVD工程における熱処理で、先にイオン注入したボ
ロンが拡散活性化し、P−MOSのP+型ソースwA1
53およびドレイン領域54が形成される(第1図(N
)図示)。
膜として全面にCVD−8i02膜52を堆積する。こ
のCVD工程における熱処理で、先にイオン注入したボ
ロンが拡散活性化し、P−MOSのP+型ソースwA1
53およびドレイン領域54が形成される(第1図(N
)図示)。
この工程でもボロンは必然的にゲート電極41中にドー
プされ、その多結晶シリコン層をP型化する。加えて、
概にアニールされていることから、上記ボロンのドープ
によってゲート電極としての充分な導電性を獲得する。
プされ、その多結晶シリコン層をP型化する。加えて、
概にアニールされていることから、上記ボロンのドープ
によってゲート電極としての充分な導電性を獲得する。
こうして、表面反転型のP−MOSが形成されることに
なる。
なる。
(9)その後、通常のブOセスに従ってコンタクトホー
ルを開孔し、アルミニウムの蒸着およびパターンニング
によりAffi配線55を形成する。更に、パッシベー
ション膜として全面にpsam(燐硅酸ガラス!1l)
56を堆積し、装置を完成する(第1図(○)図示)。
ルを開孔し、アルミニウムの蒸着およびパターンニング
によりAffi配線55を形成する。更に、パッシベー
ション膜として全面にpsam(燐硅酸ガラス!1l)
56を堆積し、装置を完成する(第1図(○)図示)。
上記の各工程で逐次説明してきたように、この実施例の
半導体装置は、C−MOSのゲート電極およびD−MO
Sのゲート電極が何れもチャンネル領域の導電型に対し
て逆導電型の多結晶シリコン層からなっている。このた
め、何れのMOSトランジスタについても埋め込みチャ
ンネル型とする必要がなく、表面反転型で充分に低い閾
値電圧を得ることができる。加えて、上記実施例ではC
−MO8部分にツインタブ方式のウェル構造を採用して
いるため、P−MOS及びN−MOSの何れについても
その基板領域濃度を自由に設定し、特性を制御できる効
果が得られる。これは、N型エピタキシャル層31の1
1度低下を可能とするから、D−MOSの耐圧向上が図
られる。且つ、ツインタブ方式ではP−MOSとN−M
OSとの間の距離を短縮できるため、素子の微細化にも
寄与する。
半導体装置は、C−MOSのゲート電極およびD−MO
Sのゲート電極が何れもチャンネル領域の導電型に対し
て逆導電型の多結晶シリコン層からなっている。このた
め、何れのMOSトランジスタについても埋め込みチャ
ンネル型とする必要がなく、表面反転型で充分に低い閾
値電圧を得ることができる。加えて、上記実施例ではC
−MO8部分にツインタブ方式のウェル構造を採用して
いるため、P−MOS及びN−MOSの何れについても
その基板領域濃度を自由に設定し、特性を制御できる効
果が得られる。これは、N型エピタキシャル層31の1
1度低下を可能とするから、D−MOSの耐圧向上が図
られる。且つ、ツインタブ方式ではP−MOSとN−M
OSとの間の距離を短縮できるため、素子の微細化にも
寄与する。
また、上記実施例の製造方法では、D−MOSのP型バ
ックゲート領域45を自己整合で形成しているため微細
化が可能で、これは集積度の向上に寄与するだけでなく
、チャンネル長が短縮される分だけD−MOSのオン抵
抗が低減される。これは高速性等の素子特性の改善をも
たらすだけでなく、C−MO8部分のツインタブ方式と
もあいまってエピタキシャル層31の濃度低下を可能と
するから、耐圧向上を図ることができる。しかも、C−
MOSI分(特にP−MOS)(7)特性ヤ微細化に対
する悪影響は完全に回避されている。
ックゲート領域45を自己整合で形成しているため微細
化が可能で、これは集積度の向上に寄与するだけでなく
、チャンネル長が短縮される分だけD−MOSのオン抵
抗が低減される。これは高速性等の素子特性の改善をも
たらすだけでなく、C−MO8部分のツインタブ方式と
もあいまってエピタキシャル層31の濃度低下を可能と
するから、耐圧向上を図ることができる。しかも、C−
MOSI分(特にP−MOS)(7)特性ヤ微細化に対
する悪影響は完全に回避されている。
次に、本発明の他の実施例について説明する。
第3図は所謂「埋めエビ構造」による素子分離を採用し
、且つD−MO8部分を縦型とした実施例を示している
。同図において、57はP型シリコン基板である。該P
型基板の素子形成部には、等方性エツチングで形成した
凹部内にN型エピタキシャルシリコン層を埋め込んだ二
種類の素子領域58.59が形成されている。これらの
素子領域は、その間に介在するP型基板領域57との間
のPN接合で相互に電気的に分離されている。また、各
素子領域はN+型埋め込み領域で囲まれている。そして
、一方の素子領域58には第1図の実施例におけると同
じ構造のC−MOSが形成されている。また、他方の素
子領域には、図示のように縦型のD−MOSが形成され
ている。このD−MOSは、耐圧補償用のP型ウェル領
域36′、P型バックゲート領域45′およびN+型ソ
ース領1149’ が何れも同心円をなす環状に形成さ
れており、ゲート電極は環状のバックゲートチャンネル
領域上に跨がって形成されている。また、N+型トドレ
イン領域前記N“型埋め込み領域61に接続して形成さ
れている。その他の構成は第1図の実施例と略同じで、
C−MOSおよびD−MOSのゲート電極は何れもチャ
ンネル領域とは導電型が逆の不純物で低抵抗化された多
結晶シリコン層からなり、何れのMOSトランジスタも
表面反転型で形成されている。
、且つD−MO8部分を縦型とした実施例を示している
。同図において、57はP型シリコン基板である。該P
型基板の素子形成部には、等方性エツチングで形成した
凹部内にN型エピタキシャルシリコン層を埋め込んだ二
種類の素子領域58.59が形成されている。これらの
素子領域は、その間に介在するP型基板領域57との間
のPN接合で相互に電気的に分離されている。また、各
素子領域はN+型埋め込み領域で囲まれている。そして
、一方の素子領域58には第1図の実施例におけると同
じ構造のC−MOSが形成されている。また、他方の素
子領域には、図示のように縦型のD−MOSが形成され
ている。このD−MOSは、耐圧補償用のP型ウェル領
域36′、P型バックゲート領域45′およびN+型ソ
ース領1149’ が何れも同心円をなす環状に形成さ
れており、ゲート電極は環状のバックゲートチャンネル
領域上に跨がって形成されている。また、N+型トドレ
イン領域前記N“型埋め込み領域61に接続して形成さ
れている。その他の構成は第1図の実施例と略同じで、
C−MOSおよびD−MOSのゲート電極は何れもチャ
ンネル領域とは導電型が逆の不純物で低抵抗化された多
結晶シリコン層からなり、何れのMOSトランジスタも
表面反転型で形成されている。
上記第3図の実施例になる半導体装置を製造するには、
まず公知の方法により「埋めエビ」構造の素子領域58
.59を形成する。即ち、P型シリコン基板57の表面
から選択的に等方性エツチングを行なって素子領域とな
る部分に凹部を形成し、該凹部の表面から燐等のN型不
純物を高m度拡散することによりN4″型埋め込み領域
60゜61を形成する。次いで、凹部表面に選択的にN
型エピタキシャルシリコン層を成長させた後、表面の平
坦化を行なう。こうして「埋めエビ」構造の素子領域を
形成した後は、第1図の実施例と殆ど同様のプロセスで
第4図の半導体装置を製造することができる。但し、[
)−MO8部分の耐圧補償用P型ウェル領域36’ 、
P型バックゲート領域45’ 、N++ソース領域4
9′、ゲート電極43′のパターンが異なることはいう
までもない。
まず公知の方法により「埋めエビ」構造の素子領域58
.59を形成する。即ち、P型シリコン基板57の表面
から選択的に等方性エツチングを行なって素子領域とな
る部分に凹部を形成し、該凹部の表面から燐等のN型不
純物を高m度拡散することによりN4″型埋め込み領域
60゜61を形成する。次いで、凹部表面に選択的にN
型エピタキシャルシリコン層を成長させた後、表面の平
坦化を行なう。こうして「埋めエビ」構造の素子領域を
形成した後は、第1図の実施例と殆ど同様のプロセスで
第4図の半導体装置を製造することができる。但し、[
)−MO8部分の耐圧補償用P型ウェル領域36’ 、
P型バックゲート領域45’ 、N++ソース領域4
9′、ゲート電極43′のパターンが異なることはいう
までもない。
上記のようにこの実施例ではD−MOSを縦型としてい
るため、D−MOSの耐圧向上および大N流出力を取出
すことが可能となる。また、「埋めエビ」構造における
N+型埋め込み領1i!!61の存在はドレイン抵抗が
減少し、オン抵抗を低下ざせる。このためN型エピタキ
シャル層59の濃度を低下させて耐圧を向上させること
が可能となる。
るため、D−MOSの耐圧向上および大N流出力を取出
すことが可能となる。また、「埋めエビ」構造における
N+型埋め込み領1i!!61の存在はドレイン抵抗が
減少し、オン抵抗を低下ざせる。このためN型エピタキ
シャル層59の濃度を低下させて耐圧を向上させること
が可能となる。
[発明の効果]
以上詳述したように、本発明によればC−Mo8及びD
−Mo8を同一基板上に集積し、C−Mo5を構成する
P−Mo8及びN−Mo5を両方共に表面反転型とする
ことにより良好なバランスで相補性動作を行なわせ且つ
電力ロスを低減すると共に、D−Mo8のオン抵抗減少
により耐圧向上を可能とした半導体装置を提供でき、ま
た個々のトランジスタ特性に同等悪影響を及ぼすことな
くD−MO3部分のバックゲート領域を自己整合で形成
し、素子の微細化を図ることができる製造方法を提供で
きる等、顕著な効果が得られるものである。
−Mo8を同一基板上に集積し、C−Mo5を構成する
P−Mo8及びN−Mo5を両方共に表面反転型とする
ことにより良好なバランスで相補性動作を行なわせ且つ
電力ロスを低減すると共に、D−Mo8のオン抵抗減少
により耐圧向上を可能とした半導体装置を提供でき、ま
た個々のトランジスタ特性に同等悪影響を及ぼすことな
くD−MO3部分のバックゲート領域を自己整合で形成
し、素子の微細化を図ることができる製造方法を提供で
きる等、顕著な効果が得られるものである。
第1図は本発明の一実施例になる半導体装置とその製造
方法を、製造工程を追って示す説明図であり、第2図は
その製造方法の要部工程における効果を示す説明図、第
3図は本発明の他の実施例になる半導体装置の断面図、
第4図は従来の半導体装置の断面図であり、第5図はそ
の製造方法を説明するための断面図、第6図は従来の半
導体装置とその製造方法における主要な問題点を示す説
明図である。
方法を、製造工程を追って示す説明図であり、第2図は
その製造方法の要部工程における効果を示す説明図、第
3図は本発明の他の実施例になる半導体装置の断面図、
第4図は従来の半導体装置の断面図であり、第5図はそ
の製造方法を説明するための断面図、第6図は従来の半
導体装置とその製造方法における主要な問題点を示す説
明図である。
Claims (7)
- (1)第一導電型の半導体基板と、該半導体基板に相互
に電気的に分離して形成された二種類の第二導電型素子
領域と、該二種類の第二導電型素子領域の一方に設けら
れた第一導電型素子形成表面および第二導電型素子形成
表面と、該第一導電型素子形成表面に形成された第二導
電型チャンネル絶縁ゲート電界効果トランジスタと、該
トランジスタとの結合で相補型絶縁ゲート電界効果トラ
ンジスタを構成するように前記第二導電型素子形成表面
に形成された第一導電型チャンネル絶縁ゲート電界効果
トランジスタと、前記二種類の第二導電型素子領域の他
方に形成された第二導電型チャンネル二重拡散型絶縁ゲ
ート電界効果トランジスタとを具備し、上記三種類の絶
縁ゲート型電界効果トランジスタのゲート電極が、夫々
のトランジスタのソース領域およびドレイン領域を形成
するためにドープされたのと同じ不純物で低抵抗化され
た多結晶シリコン層からなり、前記相補型絶縁ゲート電
界効果トランジスタを構成する二つのトランジスタの両
者が表面反転型であることを特徴とする半導体装置。 - (2)前記第一導電型素子形成表面が第一導電型ウェル
拡散層によつて提供され、前記第二導電型素子形成表面
が前記第二導電型素子領域自体によって提供されている
ことを特徴とする特許請求の範囲第(1)項記載の半導
体装置。 - (3)前記第一導電型素子形成表面が第一導電型ウェル
拡散層によって提供され、前記第二導電型素子形成表面
が第二導電型ウェル拡散層によつて提供されていること
を特徴とする特許請求の範囲第(1)項記載の半導体装
置。 - (4)前記二重拡散型絶縁ゲート電界効果トランジスタ
が横型であることを特徴とする特許請求の範囲第(1)
項、第(2)項または第(3)項記載の半導体装置。 - (5)前記第二導電型素子領域が、前記第一導電型半導
体基板に等方性エッチングで形成した凹部と、該凹部表
面から前記半導体基板内に拡散された第二導電型の高濃
度不純物領域と、前記凹部表面上にエピタキシャル成長
されて前記凹部内を埋める第二導電型半導体層からなる
ことを特徴とする特許請求の範囲第(1)項、第(2)
項、第(3)項または第(4)項記載の半導体装置。 - (6)前記二重拡散型絶縁ゲート電界効果トランジスタ
が縦型であり、そのドレイン電極が前記第二導電型高濃
度不純物領域に接して形成されていることを特徴とする
特許請求の範囲第(5)項記載の半導体装置。 - (7)第一導電型の半導体基板に第二導電型を有する第
一の素子領域および第二の素子領域を相互に電気的に分
離して形成し、且つ前記第一の素子領域には第一導電型
素子形成表面および第二導電型素子形成表面を形成した
後、前記第一の素子領域には相補型絶縁ゲート電界効果
トランジスタを、また前記第二の素子領域には二重拡散
型絶縁ゲート電界効果トランジスタを夫々形成するに方
法であつて、前記相補型絶縁ゲート電界効果トランジス
タを構成する第一導電型チャンネル絶縁ゲート電界効果
トランジスタ及び第二導電型チャンネル絶縁ゲート電界
効果トランジスタのゲート絶縁膜、並びに前記第二導電
型チャンネル二重拡散絶縁ゲート電界効果トランジスタ
のゲート絶縁膜を形成した後、アンドープ多結晶シリコ
ン層を堆積してこれをパターンニングすることにより、
アンドープ多結晶シリコン層からなる前記夫々のトラン
ジスタのゲート電極を同時に形成する工程と、該アンド
ープ多結晶シリコン層からなる前記二重拡散型絶縁ゲー
ト電界効果トランジスタのゲート電極端部をブロッキン
グマスクとし、前記第二の素子領域に第一導電型不純物
をイオン注入する工程と、高温かつ長時間の熱処理を施
すことにより、このイオン注入した不純物をスランピン
グしてゲート電極下の第一導電型バックゲート領域を自
己整合で形成すると共に、前記アンドープ多結晶シリコ
ン層からなる各種のゲート電極をアニールする工程と、
前記第一の素子領域内の第一導電型素子形成表面および
前記第二の素子領域に対して選択的に第二導電型不純物
をドープすることにより、夫々に形成されている前記ア
ンドープ多結晶シリコン層からなるゲート電極を低抵抗
化すると同時に、これらゲート電極をマスクとする自己
整合方式により、第二導電型チャンネル絶縁ゲート電界
効果トランジスタ及び第二導電型チャンネル二重拡散絶
縁ゲート電界効果トランジスタのソース領域およびドレ
イン領域を形成する工程と、前記第一の素子領域の第二
導電型素子形成表面対して選択的に第一導電型不純物を
ドープすることにより、前記アンドープ多結晶シリコン
層からなるゲート電極を低抵抗化すると同時に、該ゲー
ト電極をマスクとする自己整合方式により、第一導電型
チャンネル絶縁ゲート電界効果トランジスタのソース領
域およびドレイン領域を形成する工程とを具備したこと
を特徴とする半導体装置の製造方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61068702A JPH0812918B2 (ja) | 1986-03-28 | 1986-03-28 | 半導体装置の製造方法 |
US07/027,406 US4878096A (en) | 1986-03-28 | 1987-03-18 | Semiconductor device IC with DMOS using self-aligned back gate region |
EP87104400A EP0242623B1 (en) | 1986-03-28 | 1987-03-25 | MOS semiconductor device and method of manufacturing the same |
DE3789826T DE3789826T2 (de) | 1986-03-28 | 1987-03-25 | MOS-Halbleiteranordnung und Herstellungsverfahren. |
KR1019870002911A KR900003831B1 (ko) | 1986-03-28 | 1987-03-28 | 반도체장치와 그 제조방법 |
US07/413,006 US5108944A (en) | 1986-03-28 | 1989-09-26 | Method of manufacturing a semiconductor device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP61068702A JPH0812918B2 (ja) | 1986-03-28 | 1986-03-28 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS62226667A true JPS62226667A (ja) | 1987-10-05 |
JPH0812918B2 JPH0812918B2 (ja) | 1996-02-07 |
Family
ID=13381361
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP61068702A Expired - Lifetime JPH0812918B2 (ja) | 1986-03-28 | 1986-03-28 | 半導体装置の製造方法 |
Country Status (5)
Country | Link |
---|---|
US (2) | US4878096A (ja) |
EP (1) | EP0242623B1 (ja) |
JP (1) | JPH0812918B2 (ja) |
KR (1) | KR900003831B1 (ja) |
DE (1) | DE3789826T2 (ja) |
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