JPS60161658A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS60161658A JPS60161658A JP59015235A JP1523584A JPS60161658A JP S60161658 A JPS60161658 A JP S60161658A JP 59015235 A JP59015235 A JP 59015235A JP 1523584 A JP1523584 A JP 1523584A JP S60161658 A JPS60161658 A JP S60161658A
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
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- H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
- H01L27/0921—Means for preventing a bipolar, e.g. thyristor, action between the different transistor regions, e.g. Latchup prevention
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は、半導体集積回路装置に適用して有効な技術に
関するものであり、特に、ｐチャンネル絶縁ゲート型電
界効果トランジスタ（以下、ＭＩＳＦＥＴという）とｎ
チャ／ネＡ／ＭＩ３ＦＥＴとによって構成される相補型
ＭＩＳＦＥ’ｒ（以下、ＣＭＩＳという）を備えた半導
体集積回路装置に適用して有効な技術に関するものであ
る。
関するものであり、特に、ｐチャンネル絶縁ゲート型電
界効果トランジスタ（以下、ＭＩＳＦＥＴという）とｎ
チャ／ネＡ／ＭＩ３ＦＥＴとによって構成される相補型
ＭＩＳＦＥ’ｒ（以下、ＣＭＩＳという）を備えた半導
体集積回路装置に適用して有効な技術に関するものであ
る。
ダイナミック型ランダムアクセスメモリ （ＤＲＡＭ）
は、その動作時間の高速化を図ることが重要な技術的課
題の一つとされている。
は、その動作時間の高速化を図ることが重要な技術的課
題の一つとされている。
そこで、使用されるｐｆＪ１半導体基板に−２，５乃至
−３，５〔Ｖ］程度の逆バイアス電圧■。を印加し、半
導体基板とｎチャンネルＭＩＳＦＥＴのソース領域およ
びドレイン領域とのｐｎ接合による不要な寄生容量を低
減することが考えられる。
−３，５〔Ｖ］程度の逆バイアス電圧■。を印加し、半
導体基板とｎチャンネルＭＩＳＦＥＴのソース領域およ
びドレイン領域とのｐｎ接合による不要な寄生容量を低
減することが考えられる。
しかしながら、基板の電位が逆バイアス電圧発生回路の
始動によって設定された逆バイアス電圧■ＢＢに達する
前に、その投入直後の電源電圧の予期できない変動によ
り半導体基板の電位が接地電位を超えることがあり、逆
バイアス電圧発生回路周辺部に配置されたＤＲＡＭ周辺
回路を構成するＣＭＩＳ部分の寄生サイリスタによるラ
ッチアップ現象を生じる確率が高いという問題点が本発
明者によって明らかにされた。このために、ＤＲＡＭの
破壊を誘発し、その信頼性を著しく低下せざるを得ない
と考察している。
始動によって設定された逆バイアス電圧■ＢＢに達する
前に、その投入直後の電源電圧の予期できない変動によ
り半導体基板の電位が接地電位を超えることがあり、逆
バイアス電圧発生回路周辺部に配置されたＤＲＡＭ周辺
回路を構成するＣＭＩＳ部分の寄生サイリスタによるラ
ッチアップ現象を生じる確率が高いという問題点が本発
明者によって明らかにされた。このために、ＤＲＡＭの
破壊を誘発し、その信頼性を著しく低下せざるを得ない
と考察している。
本発明の目的は、ＣＭＩＳを備えた半導体集積回路装置
において、寄生サイリスタによるラッチアップ現象を防
止することが可能な技術手段な提供することにある。
において、寄生サイリスタによるラッチアップ現象を防
止することが可能な技術手段な提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述および添付図面によって明らかになるであ
ろう。
明細書の記述および添付図面によって明らかになるであ
ろう。
本願において開示される発明のうち、代表的なものの概
要を簡単に説明すれば、下記のとおりである。
要を簡単に説明すれば、下記のとおりである。
すなわち、逆バイアス電圧を印加する半導体基板を使用
するＣＭＩ Ｓを備えた半導体集積回路装置に、半導体
基板をソース領域またはドレイン領域として使用するＭ
Ｉ ５ＦＥＴを備えることによって、半導体基板の不要
な電圧変動を抑制することができるので、寄生サイリス
クによるラッチアップ現象を防止することができる。
するＣＭＩ Ｓを備えた半導体集積回路装置に、半導体
基板をソース領域またはドレイン領域として使用するＭ
Ｉ ５ＦＥＴを備えることによって、半導体基板の不要
な電圧変動を抑制することができるので、寄生サイリス
クによるラッチアップ現象を防止することができる。
以下、本発明の構成について、実施例とともに説明する
。
。
本実施例は、メモリセルアレイが２つに分けられたいわ
ゆる２マット方式を採用するＣＭＩＳをｔｔたＤＲＡＭ
について、その説明をする。
ゆる２マット方式を採用するＣＭＩＳをｔｔたＤＲＡＭ
について、その説明をする。
第１図は、本発明の一実施例を説明するためのＤＲＡＭ
の概略平面図である。
の概略平面図である。
なお、全図において、同一機能を有するものは同一符号
を付け、そのくり返しの説明は省略する。
を付け、そのくり返しの説明は省略する。
第１図において、Ｍ−ＡＲＹ、、Ｍ−ＡＲＹｔはＤＲＡ
Ｍの中央部に配置されて複数のメモリセルによって設け
られたメモリセルアレイ、Ｃ−ＤＣＲはメモリセルアレ
イＭ−ＡＲＹ、、Ｍ−ＡＲＹ７間部に設けられたそれら
に共通のカラムデコーダである。Ｃ−５Ｗ、はメモリセ
ルアレイＭ−ＡＲＹ、のためのカラムスイッチ、Ｃ−５
Ｗ、はメモリセルアレイＭ−ＡＲＹ、のためのカラムス
イッチである。Ｄ−ＡＲＹ、はカラムスイッチＣ−５Ｗ
ｌ とメモリセルアレイＭ−ＡＲＹ１との間に、Ｄ−Ａ
ＲＹ２はカラムスイッチＣ−５Ｗ、とメモリセルアレイ
Ｍ−ＡＲＹ、どの間に複数のダミーセルによって設けら
れたダミーセルアレイである。ＳＡ、はメモリセルアレ
イＭ−ＡＲＹ、の一端部に、ＳＡ、はメモリセルアレイ
Ｍ−ＡＲＹ＊の一端部にそれぞれ設けられたセンスアン
プである。ＤＩＲはデータ人力バッファ、Ｒ／Ｗ−８Ｇ
はり一層・ライト信号発生回路、ＲＡＳ−８ＧはＲＡＳ
信号発生回路、ＳＧ、はＲＡＳ系信号発生回路であり、
ＤＲＡＭＩＣ上部左側に配置して設けられている。そし
て、これらの回路に近接してＲＡＳ信号印加バッドＰ−
ＲＡＳ％ＷＥ信号印加パッドＰ−ＷＥ、データ信号印加
バッドＰ−Ｄｉｎが配置して設けられている。ＤＯＢは
データ出力パッファ、ＣＡＳ−８ＧはＣＡＳ信号発生回
路、ＳＧ、はＣＡＳ系信号発生回路であり、ＤＲＡＭＩ
Ｃ上部右側に配設して設げられている。そして、これら
の回路に近接して■ｓｓ電圧供給バッドＰ−ＶＢ８、Ｃ
ＡＳ信号印加バッ）”Ｐ−ＣＡＳ、データ信号取り出し
バッドＰ−Ｄ 、アドレス信号供ｕｔ 給パッドＰ Ａｓが配置されている。ＭＡはＲＡＳ系信
号発生回路Ｓ０１とＣＡＳ系信号発生回路ＳＧ、との間
に配置されて設けられたメインアンプである。
Ｍの中央部に配置されて複数のメモリセルによって設け
られたメモリセルアレイ、Ｃ−ＤＣＲはメモリセルアレ
イＭ−ＡＲＹ、、Ｍ−ＡＲＹ７間部に設けられたそれら
に共通のカラムデコーダである。Ｃ−５Ｗ、はメモリセ
ルアレイＭ−ＡＲＹ、のためのカラムスイッチ、Ｃ−５
Ｗ、はメモリセルアレイＭ−ＡＲＹ、のためのカラムス
イッチである。Ｄ−ＡＲＹ、はカラムスイッチＣ−５Ｗ
ｌ とメモリセルアレイＭ−ＡＲＹ１との間に、Ｄ−Ａ
ＲＹ２はカラムスイッチＣ−５Ｗ、とメモリセルアレイ
Ｍ−ＡＲＹ、どの間に複数のダミーセルによって設けら
れたダミーセルアレイである。ＳＡ、はメモリセルアレ
イＭ−ＡＲＹ、の一端部に、ＳＡ、はメモリセルアレイ
Ｍ−ＡＲＹ＊の一端部にそれぞれ設けられたセンスアン
プである。ＤＩＲはデータ人力バッファ、Ｒ／Ｗ−８Ｇ
はり一層・ライト信号発生回路、ＲＡＳ−８ＧはＲＡＳ
信号発生回路、ＳＧ、はＲＡＳ系信号発生回路であり、
ＤＲＡＭＩＣ上部左側に配置して設けられている。そし
て、これらの回路に近接してＲＡＳ信号印加バッドＰ−
ＲＡＳ％ＷＥ信号印加パッドＰ−ＷＥ、データ信号印加
バッドＰ−Ｄｉｎが配置して設けられている。ＤＯＢは
データ出力パッファ、ＣＡＳ−８ＧはＣＡＳ信号発生回
路、ＳＧ、はＣＡＳ系信号発生回路であり、ＤＲＡＭＩ
Ｃ上部右側に配設して設げられている。そして、これら
の回路に近接して■ｓｓ電圧供給バッドＰ−ＶＢ８、Ｃ
ＡＳ信号印加バッ）”Ｐ−ＣＡＳ、データ信号取り出し
バッドＰ−Ｄ 、アドレス信号供ｕｔ 給パッドＰ Ａｓが配置されている。ＭＡはＲＡＳ系信
号発生回路Ｓ０１とＣＡＳ系信号発生回路ＳＧ、との間
に配置されて設けられたメインアンプである。
Ｖ、Ｂ−ＧはメインアンプＭＡ上部に配置されて設けら
れた逆バイアス発生回路であり、ＤＲＡＭＩＣを構成す
る半導体基板に−２，５乃至−３，５［Ｖ］程度の逆バ
イアス電圧を供給するだめのもので、不要な寄生容量を
低減し、ＤＲＡＭＩＣの高速化を図るためのものである
。
れた逆バイアス発生回路であり、ＤＲＡＭＩＣを構成す
る半導体基板に−２，５乃至−３，５［Ｖ］程度の逆バ
イアス電圧を供給するだめのもので、不要な寄生容量を
低減し、ＤＲＡＭＩＣの高速化を図るためのものである
。
Ｒ−ＤＣＲ，はメモリセルアレイＭ−ＡＲＹ。
下部に、Ｒ−ＤＣＲ２はメモリセルアレイＭ−ＡＲＹ、
下部にそれぞれ配置して設けられたロウデコーダである
。そして、ロウデコーダＲ−ＤＣＲ。
下部にそれぞれ配置して設けられたロウデコーダである
。そして、ロウデコーダＲ−ＤＣＲ。
に近接してアドレス信号供給バッドＰ−Ａｏ 、Ｐ−Ａ
１．Ｐ−Ａ２およびＶ。Ｃ電圧供給パッドＰ−■ｃｃが
配置され、ロウデコーダＲ−ＤＣＲ１に近接してアドレ
ス信号供給パッドＰ Ａｓ 、 Ｐ Ａ４Ｐ−Ａ、、Ｐ
−Ａ、が配置されて設けられている。
１．Ｐ−Ａ２およびＶ。Ｃ電圧供給パッドＰ−■ｃｃが
配置され、ロウデコーダＲ−ＤＣＲ１に近接してアドレ
ス信号供給パッドＰ Ａｓ 、 Ｐ Ａ４Ｐ−Ａ、、Ｐ
−Ａ、が配置されて設けられている。
ＡＤＨはロウデコーダＲ−ＤＣＲ，，Ｒ−ＤＣＲ２の間
に配置されて設けられたアドレスバッファである。
に配置されて設けられたアドレスバッファである。
前記メモリセルアレイＭ−ＡＲＹ、、Ｍ−ＡＲＹ、およ
びダミーセルアレイＤ−ＡＲＹ、、Ｄ−ＡＲＹ、以外の
前記種々の回路は、通常、周辺回路と称され、その多く
はＣＭＩ Ｓによって構成されている。
びダミーセルアレイＤ−ＡＲＹ、、Ｄ−ＡＲＹ、以外の
前記種々の回路は、通常、周辺回路と称され、その多く
はＣＭＩ Ｓによって構成されている。
ＱＡは逆バイアス発生回路ＶＢＢ−Ｇの周辺部に配置さ
れて設けられたラッチアップ防止用のＭＩＳＦＥＴであ
り、半導体基板の電位が設定された逆バイアス電圧■Ｂ
Ｂに達する前に、その投入直後の不安な電源電圧により
半導体基板が接地電位（■８ｓ）を超えないようにし、
寄生サイリスタによるラッチアップ現象を防止するため
のものである。ＱＢ乃至ＱＦはラッチアップ防止用ＭＩ
ＳＦＥＴであり、データ信号印加パツドＰ−Ｄ、ｎ、デ
ータ信号取り出しパッドＰ−Ｄｏｕｔ、データ人力パッ
ファＤＩＲ，データ出力ハツファＤＯＢ、センスアンプ
ＳＡ、、ＳＡ、のコモンソース、タミーセルアレイＤ−
ＡＲＹ、、Ｄ−ＡＲＹ、のコモンソース等、半導体基板
の電位変動を誘発する大電流が流れる回路などの周辺部
に配置して設けられ、奇生サイリスタによるラッチアッ
プ現象を防止するためのものである。
れて設けられたラッチアップ防止用のＭＩＳＦＥＴであ
り、半導体基板の電位が設定された逆バイアス電圧■Ｂ
Ｂに達する前に、その投入直後の不安な電源電圧により
半導体基板が接地電位（■８ｓ）を超えないようにし、
寄生サイリスタによるラッチアップ現象を防止するため
のものである。ＱＢ乃至ＱＦはラッチアップ防止用ＭＩ
ＳＦＥＴであり、データ信号印加パツドＰ−Ｄ、ｎ、デ
ータ信号取り出しパッドＰ−Ｄｏｕｔ、データ人力パッ
ファＤＩＲ，データ出力ハツファＤＯＢ、センスアンプ
ＳＡ、、ＳＡ、のコモンソース、タミーセルアレイＤ−
ＡＲＹ、、Ｄ−ＡＲＹ、のコモンソース等、半導体基板
の電位変動を誘発する大電流が流れる回路などの周辺部
に配置して設けられ、奇生サイリスタによるラッチアッ
プ現象を防止するためのものである。
次に、前記ラッチアップ防止用ＭＩ ５ＦＥＴの具体的
な構成について、その説明をする。
な構成について、その説明をする。
第２図は、本発明の一実施例を説明するためのＤＲＡＭ
の周辺回路部における要部平面図、第３図は、第２図の
■−■切断線における断面図である。なお、第２図は、
その図面を見易くするために、各導電層間に設けられる
べき絶縁膜は図示しない。
の周辺回路部における要部平面図、第３図は、第２図の
■−■切断線における断面図である。なお、第２図は、
その図面を見易くするために、各導電層間に設けられる
べき絶縁膜は図示しない。
第２図および第３図において、図中、右側はラッチアッ
プ防止用ＭＩＳＦＥＴＱＡを示してあり、図中、左側は
逆バイアス発生回路Ｖ、Ｂ−Ｇを構成するＣＭＩＳを示
している。１はシリコン単結晶からなるＰ−型の半導体
基板であり、ＤＲＡＭＩＣを構成するためのものである
。これは、前述のように、高速化を図るべく、逆バイア
ス電圧■ＢＢが印加されるようになっている。２は半導
体素子形成領域間の半導体基板１主面上部に設けられた
フィールド絶縁膜であり、半導体素子間を電気的に分離
するためのものである。
プ防止用ＭＩＳＦＥＴＱＡを示してあり、図中、左側は
逆バイアス発生回路Ｖ、Ｂ−Ｇを構成するＣＭＩＳを示
している。１はシリコン単結晶からなるＰ−型の半導体
基板であり、ＤＲＡＭＩＣを構成するためのものである
。これは、前述のように、高速化を図るべく、逆バイア
ス電圧■ＢＢが印加されるようになっている。２は半導
体素子形成領域間の半導体基板１主面上部に設けられた
フィールド絶縁膜であり、半導体素子間を電気的に分離
するためのものである。
３はｐチャンネルＭＩＳＦＥＴ形成領域の半導体基板１
主面部に設けられたｎｆｉのシェル領域であり、ｐチャ
ンネルＭＩ’５ＦＥＴを構成し、ＣＭＩＳを構成するた
めのものである。
主面部に設けられたｎｆｉのシェル領域であり、ｐチャ
ンネルＭＩ’５ＦＥＴを構成し、ＣＭＩＳを構成するた
めのものである。
４は半導体素子形成領琥の半導体基板１主面上部および
シェル領域３主面上部に設けられた絶縁膜であり、ＭＩ
ＳＦＥＴのゲート絶縁膜を構成するためのものである。
シェル領域３主面上部に設けられた絶縁膜であり、ＭＩ
ＳＦＥＴのゲート絶縁膜を構成するためのものである。
５は絶縁膜４０所定上部に設けられたゲート電極であり
、ＭＩ ５ＦＥＴを構成するためのものである。６Ａは
ゲート電極５両側部の半導体基板１主面部に設けられた
ｎ＋型の半導体領域であり、ソース領域またはドレイン
領域として使用するもので、Ｍｌ、５ＦＥＴを構成する
ためのものである。７Ａはゲート電極５両側部のウェル
領域３主面部に設けられたｐ＋Ｗの半導体領域であり、
ソース領域またはドレイン領域として使用するもので、
ＭＩＳＦＥＴを構成するためのものである。
、ＭＩ ５ＦＥＴを構成するためのものである。６Ａは
ゲート電極５両側部の半導体基板１主面部に設けられた
ｎ＋型の半導体領域であり、ソース領域またはドレイン
領域として使用するもので、Ｍｌ、５ＦＥＴを構成する
ためのものである。７Ａはゲート電極５両側部のウェル
領域３主面部に設けられたｐ＋Ｗの半導体領域であり、
ソース領域またはドレイン領域として使用するもので、
ＭＩＳＦＥＴを構成するためのものである。
７Ｂは半導体基板１０所定主面部に設けられたｐ＋型の
半導体領域であり、逆バイアス発生回路ＶＢ、−Ｇに接
続された配線と半導体基板１との接続抵抗を低減するた
めのものである。６Ｂはウエル領域３０所定主面部に設
けられたｎ＋型の半導体領域であり、■ｃｃ電圧供給パ
ッドＰ−■ｃｃに接続された配線とウェル領域３との接
続抵抗を低減するためのものである。半導体領域６Ｂは
半導体領域６Ａと、半導体領域７Ｂは半導体領域７Ａと
、例えばイオン注入技術を用い、同一製造工程によって
形成すればよい。
半導体領域であり、逆バイアス発生回路ＶＢ、−Ｇに接
続された配線と半導体基板１との接続抵抗を低減するた
めのものである。６Ｂはウエル領域３０所定主面部に設
けられたｎ＋型の半導体領域であり、■ｃｃ電圧供給パ
ッドＰ−■ｃｃに接続された配線とウェル領域３との接
続抵抗を低減するためのものである。半導体領域６Ｂは
半導体領域６Ａと、半導体領域７Ｂは半導体領域７Ａと
、例えばイオン注入技術を用い、同一製造工程によって
形成すればよい。
ｎチャンネルＭＩＳＦＥＴＱｎは、ゲート電極５、絶縁
膜４．一対に設けられた半導体領域６Ａおよび半導体基
板１によって構成されている。ｐチャンネルＭＩＳＦＥ
ＴＱｐは、ゲート電極５゜絶縁膜４．一対に設けられた
半導体領域７Ａおよびウェル領域３によって構成されて
いる。そして、ＣＭＩＳは、ｎチャンネ＃ＭＩＳＦＥＴ
Ｑ とｐチャンネルＭＩＳＦＥＴＱｐと５よって構成さ
れる。
膜４．一対に設けられた半導体領域６Ａおよび半導体基
板１によって構成されている。ｐチャンネルＭＩＳＦＥ
ＴＱｐは、ゲート電極５゜絶縁膜４．一対に設けられた
半導体領域７Ａおよびウェル領域３によって構成されて
いる。そして、ＣＭＩＳは、ｎチャンネ＃ＭＩＳＦＥＴ
Ｑ とｐチャンネルＭＩＳＦＥＴＱｐと５よって構成さ
れる。
６Ｃはラッチアップ防止用ＭＩＳＦＥＴ形成領域の少な
くともゲート電極５−側部の半導体基板１主面部に設け
られたｎ−型の半導体領域、７Ｃはラッチアップ防止用
ＭＩＳＦＥＴ形成領域の少なくともゲート、電極５−側
部の半導体領域６Ｃ主面部に設けられたｐ＋型の半導体
領域であり、ラッチアップ防止用ＭＩ ８ＦＥＴを構成
するためのものである。半導体領域６Ｃ，７Ｃは、主と
して、ゲート電極５を耐不純物導入のためのマスクとし
て用い、例えば、半導体領域６Ｃはリンを用い、半導体
領域７Ｃは半導体領域７Ａ、７Ｂと同一製造工程で同一
不純物であるボロンを用い、イオン注入技術によってそ
れぞれを半導体基板１主面部に導入後、引き伸し拡散を
施して形成すればよい。
くともゲート電極５−側部の半導体基板１主面部に設け
られたｎ−型の半導体領域、７Ｃはラッチアップ防止用
ＭＩＳＦＥＴ形成領域の少なくともゲート、電極５−側
部の半導体領域６Ｃ主面部に設けられたｐ＋型の半導体
領域であり、ラッチアップ防止用ＭＩ ８ＦＥＴを構成
するためのものである。半導体領域６Ｃ，７Ｃは、主と
して、ゲート電極５を耐不純物導入のためのマスクとし
て用い、例えば、半導体領域６Ｃはリンを用い、半導体
領域７Ｃは半導体領域７Ａ、７Ｂと同一製造工程で同一
不純物であるボロンを用い、イオン注入技術によってそ
れぞれを半導体基板１主面部に導入後、引き伸し拡散を
施して形成すればよい。
ラッチアップ防止用ＭＩＳＦＥＴ （ｐチャンネルＭＩ
ＳＦＥＴ）ＱＡは、ゲート電極５．絶縁膜４゜ソース領
域またはドレイン領域として使用される半導体基板１お
よび半導体領域７Ｃ，そのチャンネル領域が形成される
半導体領域６Ｃとによって構成される。そして、ラッチ
アップ防止用ＭＩＳＦ Ｅ Ｔ ＱＡは、そのチャンネ
ル長塙が半導体領域６Ｃ，７Ｃ形成のための不純物の拡
散速度によって制御することができるので極めて短く形
成でき、高い相互コンダクタンス（ｇｍ）を得ることが
できる。
ＳＦＥＴ）ＱＡは、ゲート電極５．絶縁膜４゜ソース領
域またはドレイン領域として使用される半導体基板１お
よび半導体領域７Ｃ，そのチャンネル領域が形成される
半導体領域６Ｃとによって構成される。そして、ラッチ
アップ防止用ＭＩＳＦ Ｅ Ｔ ＱＡは、そのチャンネ
ル長塙が半導体領域６Ｃ，７Ｃ形成のための不純物の拡
散速度によって制御することができるので極めて短く形
成でき、高い相互コンダクタンス（ｇｍ）を得ることが
できる。
８はＭＩＳＦＥＴ等の半導体素子を覆うように設けられ
た絶縁膜であり、半導体素子とその上部に設けられる導
電層とを電気的に分離するためのものである。９Ａ〜９
Ｆは半導体領域６Ａ、６Ｂ。
た絶縁膜であり、半導体素子とその上部に設けられる導
電層とを電気的に分離するためのものである。９Ａ〜９
Ｆは半導体領域６Ａ、６Ｂ。
６Ｃ，７Ａ、７Ｂ、７Ｃ上部の絶縁膜４，８を選択的に
除去して設けられた接続孔、９Ｇ、９Ｈはゲート電極５
上部の絶縁膜８を選択的に除去して設けられた接続孔で
あり、絶縁膜８上部に設けられる導電層と電気的に接続
するだめのものである。
除去して設けられた接続孔、９Ｇ、９Ｈはゲート電極５
上部の絶縁膜８を選択的に除去して設けられた接続孔で
あり、絶縁膜８上部に設けられる導電層と電気的に接続
するだめのものである。
１０Ａは配線であり、一端が接続孔９Ａ、半導体領域７
Ｂを介して半導体基板１と電気的に接続され、他端が絶
縁膜８上部を延在し逆バイアス発生回路■Ｊ３Ｂ−Ｇに
接続されている。ＩＯＢは配線であり、一端が接続孔９
Ｂを介して半導体領域６Ａと電気的に接続され、他端が
絶縁膜８上部を延在し■８ｓ電圧供給バッドＰ−Ｖ８．
と接続されている。ＩＯＣは配線であり、一端が接続孔
９Ｃ。
Ｂを介して半導体基板１と電気的に接続され、他端が絶
縁膜８上部を延在し逆バイアス発生回路■Ｊ３Ｂ−Ｇに
接続されている。ＩＯＢは配線であり、一端が接続孔９
Ｂを介して半導体領域６Ａと電気的に接続され、他端が
絶縁膜８上部を延在し■８ｓ電圧供給バッドＰ−Ｖ８．
と接続されている。ＩＯＣは配線であり、一端が接続孔
９Ｃ。
半導体領域６Ｂを介してウェル領域３および接続孔９Ｄ
を介して半導体領域７Ａと電気的に接続され、他端が絶
縁膜８上部を延在しＶｃｃ電圧供給バッドＰ −ＶＣＣ
に接続されている。ＩＯＤは配線であり、一端が接続孔
９Ｇを介してゲート電極５と電気的に接続され、他端が
絶縁膜８上部を延在し論理回路の出力段に接続されてい
る。ＩＯＥは配線であり、一端が接続孔９Ｂ 、９Ｄを
介して半導体領域６Ａ、７Ａと電気的−に接続され、他
端が絶縁膜８上部を延在し論理回路の入力段に接続され
ている。ＩＯＦは配線であり、一端が接続孔９Ｅを介し
て半導体領域７Ｃ，接続孔９Ｆを介して半導体領域６Ｃ
および接続孔９Ｈを介してゲート電極５と電気的に接続
され、他端が絶縁膜８上部を延在し■ｓｓ電圧供給パッ
ドｐ−ｖｓ、に接続されている。
を介して半導体領域７Ａと電気的に接続され、他端が絶
縁膜８上部を延在しＶｃｃ電圧供給バッドＰ −ＶＣＣ
に接続されている。ＩＯＤは配線であり、一端が接続孔
９Ｇを介してゲート電極５と電気的に接続され、他端が
絶縁膜８上部を延在し論理回路の出力段に接続されてい
る。ＩＯＥは配線であり、一端が接続孔９Ｂ 、９Ｄを
介して半導体領域６Ａ、７Ａと電気的−に接続され、他
端が絶縁膜８上部を延在し論理回路の入力段に接続され
ている。ＩＯＦは配線であり、一端が接続孔９Ｅを介し
て半導体領域７Ｃ，接続孔９Ｆを介して半導体領域６Ｃ
および接続孔９Ｈを介してゲート電極５と電気的に接続
され、他端が絶縁膜８上部を延在し■ｓｓ電圧供給パッ
ドｐ−ｖｓ、に接続されている。
次に、本実施例の具体的な動作について、第１図、第２
図および第３図を用いて簡単に説明する。
図および第３図を用いて簡単に説明する。
まず、ＤＭＡＭを作動するために、■８ｓ電圧供給パッ
ドＰ−Ｖｓ８および■ｃｃ電圧供給パッドＰ−■ｃｃに
所定の電圧を投入する。これによって、逆バイアス発生
回路■ＢＢ−Ｇが駆動し、配線１０Ａ。
ドＰ−Ｖｓ８および■ｃｃ電圧供給パッドＰ−■ｃｃに
所定の電圧を投入する。これによって、逆バイアス発生
回路■ＢＢ−Ｇが駆動し、配線１０Ａ。
半導体領域７Ｂを介して半導体基板１が逆バイアス電圧
■ＢＢに近づいてくる。ここで、その投入後の不安定な
電圧により、逆バイアス電圧■ＢＢに達する前に、接地
電位■ｓｓを超える（半導体基板１電位の浮き上がり）
ような外来雑音電圧が半導体基板１に印加される。この
外来雑音電圧が接地電位Ｖ８ｇを０．６（Ｖ）程度超え
ると、ＣＭＩＳによって生じる寄生サイリスタによりラ
ッチアップ現象が誘発される。
■ＢＢに近づいてくる。ここで、その投入後の不安定な
電圧により、逆バイアス電圧■ＢＢに達する前に、接地
電位■ｓｓを超える（半導体基板１電位の浮き上がり）
ような外来雑音電圧が半導体基板１に印加される。この
外来雑音電圧が接地電位Ｖ８ｇを０．６（Ｖ）程度超え
ると、ＣＭＩＳによって生じる寄生サイリスタによりラ
ッチアップ現象が誘発される。
しかしながら、接地電位■ｓｓを超える外来雑音電圧が
発生すると、チャンネル長Ｌｇが極めて小さく高い相互
コンダクタンス（ｇｍ）を有するラッチアップ防止用Ｍ
ＩＳＦＥＴＱＡ力げＯＮ”状態になり、接地電位■ｓｓ
以上の外来雑音電圧を除去する。従って、ラッチアップ
現象を防止することができる。
発生すると、チャンネル長Ｌｇが極めて小さく高い相互
コンダクタンス（ｇｍ）を有するラッチアップ防止用Ｍ
ＩＳＦＥＴＱＡ力げＯＮ”状態になり、接地電位■ｓｓ
以上の外来雑音電圧を除去する。従って、ラッチアップ
現象を防止することができる。
以上、説明したように、本願で開示された新規な技術手
段によれば、以下に述べる効果を得ることができる。
段によれば、以下に述べる効果を得ることができる。
（１）ＣＭＩＳを備えた半導体集積回路装置において、
外来雑音等により半導体基板電位の浮き上がりを生じや
すい部分またはその周辺部に、チャンネル長が短かく高
い相互コンダクタンスを有するラッチアップ防止用ＭＩ
ＳＦＥＴを設けることによって、高速かつ低インピーダ
ンスで半導体基板電位の浮き上がりを抑制することがで
きるので、寄生サイリスタによるラッチアップ現象を防
止することができる。
外来雑音等により半導体基板電位の浮き上がりを生じや
すい部分またはその周辺部に、チャンネル長が短かく高
い相互コンダクタンスを有するラッチアップ防止用ＭＩ
ＳＦＥＴを設けることによって、高速かつ低インピーダ
ンスで半導体基板電位の浮き上がりを抑制することがで
きるので、寄生サイリスタによるラッチアップ現象を防
止することができる。
（２）前記（１）により、ラッチアップ現象を防止する
ことができるので、ＣＭＩＳを備えた半導体集積回路装
置の信頼性を向上し、かつ、その歩留りを向上すること
ができる。
ことができるので、ＣＭＩＳを備えた半導体集積回路装
置の信頼性を向上し、かつ、その歩留りを向上すること
ができる。
（３）前記（１）のラッチアップ防止用ＭＩ ５ＦＥＴ
は、通常の製造プロセスに大幅な変更を要しないので、
容易にラッチアップ現象を防止することができる。
は、通常の製造プロセスに大幅な変更を要しないので、
容易にラッチアップ現象を防止することができる。
以上、本発明者によってなされた発明を実施例にもとづ
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは勿論である。
き具体的に説明したが、本発明は前記実施例に限定され
るものではなく、その要旨を逸脱しない範囲で種々変更
可能であることは勿論である。
例えば、前記実施例のラッチアップ防止用ＭＩＳＦＥＴ
のチャネル幅を増加するために、その形状をリング状に
してもよい。
のチャネル幅を増加するために、その形状をリング状に
してもよい。
また、前記実施例のラッチアップ防止用ＭＩＳＦＥＴを
、予期せぬ過大電圧に対処する入カ保護回路、出力保護
回路等の２ツチアツプ現象を誘発する半導体基板電位の
浮き上がりの著しい部分に配置して設けてもよい。
、予期せぬ過大電圧に対処する入カ保護回路、出力保護
回路等の２ツチアツプ現象を誘発する半導体基板電位の
浮き上がりの著しい部分に配置して設けてもよい。
さらに、前記実施例は、ＤＲＡＭに適用した場合につい
て説明したが、それ以外のＣＭＩＳを備えた半導体集積
回路装置に適用してもよい。
て説明したが、それ以外のＣＭＩＳを備えた半導体集積
回路装置に適用してもよい。
さらに、半導体領域にチップの外部から供給される固定
電圧以外の電圧を印加する際に、前記実施例により、そ
の半導体領域の電位の安定化を計ることができる。
電圧以外の電圧を印加する際に、前記実施例により、そ
の半導体領域の電位の安定化を計ることができる。
第１図は、本発明の一実施例を説明するためのＤＲＡＭ
の概略平面図、 第２図は、本発明の一実施例を説明するためのＤＲＡＭ
の周辺回路部における要部平面図、第３図は、第２図の
■−■切断線における断面図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・ウェル領域、４，８・・・絶縁膜、５・・・
ゲート電極、６Ａ、６Ｂ、６Ｃ，７Ａ、７Ｂ、７Ｃ・・
・半導体領域、９Ａ乃至９Ｈ・・・接続孔、ＩＯＡ乃至
１０Ｆ ・・・配線、ＱＡ乃至ＱＦ・・・ラッチアップ
防止用ＭＩＳＦＥＴ％Ｑｎ、Ｑｐ・ＭＩ ５ＦＥＴ、Ｉ
Ｃ・ＤＲＡＭ、Ｍ−ＡＲＹ・・・メモリアレイ、Ｄ−Ａ
ＲＹ・・・ダミーアレイ、Ｃ−ＤＣＲ・・・カラムデコ
ーダ、Ｃ−８Ｗ・・・カラムスイッｆ、ＳＡ・・・セン
スアンプ、ＤＩＲ・・・データ人力バッファ、Ｒ／Ｗ−
８Ｇ・・・リード・ライト信号発生回路、ＲＡＳ−８Ｇ
・・・ＲＡＳ信号発生回路、８Ｇ・・・ＲＡＳ系信号発
生回路、Ｐ−ＲＡＳ・・・ＲＡＳ信号印加パッド、Ｐ−
ＷＥ・・・ＷＥ信号印加パッド、Ｐ −Ｄ ｉｎ・・・
データ信号印加パッド、ＤＯＢ・・・データ出力バッフ
ァ、ＣＡＳ−８Ｇ・・・ＣＡＳ信号発生回路、Ｐ−ｖｓ
ｓ・・・Ｖｓｓ電圧Ｐ’ Ｄｏｕｔ・・・データ信号取
り出しパッド、Ｐ−Ａ。 乃至Ｐ−Ａ、・・・アドレス信号供給パッド、ＭＡ・・
・メインアンプ、ｖＢＢ−Ｇ・・・逆バイアス発生回路
、Ｒ−ＤＣＲ・・・ロウデコーダ、Ｐ−■ｃｃ・・・ｖ
ｃｃ電圧供給パッド、ＡＤＢ・・・アドレスバッファで
ある。 第 １ 図
の概略平面図、 第２図は、本発明の一実施例を説明するためのＤＲＡＭ
の周辺回路部における要部平面図、第３図は、第２図の
■−■切断線における断面図である。 図中、１・・・半導体基板、２・・・フィールド絶縁膜
、３・・・ウェル領域、４，８・・・絶縁膜、５・・・
ゲート電極、６Ａ、６Ｂ、６Ｃ，７Ａ、７Ｂ、７Ｃ・・
・半導体領域、９Ａ乃至９Ｈ・・・接続孔、ＩＯＡ乃至
１０Ｆ ・・・配線、ＱＡ乃至ＱＦ・・・ラッチアップ
防止用ＭＩＳＦＥＴ％Ｑｎ、Ｑｐ・ＭＩ ５ＦＥＴ、Ｉ
Ｃ・ＤＲＡＭ、Ｍ−ＡＲＹ・・・メモリアレイ、Ｄ−Ａ
ＲＹ・・・ダミーアレイ、Ｃ−ＤＣＲ・・・カラムデコ
ーダ、Ｃ−８Ｗ・・・カラムスイッｆ、ＳＡ・・・セン
スアンプ、ＤＩＲ・・・データ人力バッファ、Ｒ／Ｗ−
８Ｇ・・・リード・ライト信号発生回路、ＲＡＳ−８Ｇ
・・・ＲＡＳ信号発生回路、８Ｇ・・・ＲＡＳ系信号発
生回路、Ｐ−ＲＡＳ・・・ＲＡＳ信号印加パッド、Ｐ−
ＷＥ・・・ＷＥ信号印加パッド、Ｐ −Ｄ ｉｎ・・・
データ信号印加パッド、ＤＯＢ・・・データ出力バッフ
ァ、ＣＡＳ−８Ｇ・・・ＣＡＳ信号発生回路、Ｐ−ｖｓ
ｓ・・・Ｖｓｓ電圧Ｐ’ Ｄｏｕｔ・・・データ信号取
り出しパッド、Ｐ−Ａ。 乃至Ｐ−Ａ、・・・アドレス信号供給パッド、ＭＡ・・
・メインアンプ、ｖＢＢ−Ｇ・・・逆バイアス発生回路
、Ｒ−ＤＣＲ・・・ロウデコーダ、Ｐ−■ｃｃ・・・ｖ
ｃｃ電圧供給パッド、ＡＤＢ・・・アドレスバッファで
ある。 第 １ 図
Claims (1)
- 【特許請求の範囲】 １、第１導電型の半導体基板の所定主面部に設けられた
第２導電型の一対の半導体領域によって構成される第１
チヤンネル屋のＭＩ ８ＦＥＴと、該ＭＩＳＦＥＴと離
隔し、前記半導体基板の所定主面部に設けられた第２導
電製のウェル領域と、該ウェル領域の所定主面部に設け
られた第１導電型の一対の半導体領域によって構成され
る第２チヤンネル減のＭＩＳＦＥＴとを備え、前記半導
体基板と、該半導体基板主面部に設けられた第２導電型
の第〜１半導体領域と、該第１半導体領域主面部に前記
半導体基板と離隔して設けられた第１導電型の第２半導
体領域と、前記第１牛導体領域主面上部に絶縁膜を介し
て設けられたゲート電極とによって構成される第２チヤ
ンネル型のＭＩＳＦＥＴを具備してなることを特徴とす
る半導体集積回路装置。 ２、前記半導体基板は、逆バイアス電圧が印加されてな
ることを特徴とする特許請求の範囲第１項記載の半導体
集積回路装置。 ３、前記半導体基板および第２半導体領域は、前記第２
チヤンネル屋のＭＩ ５ＦＥＴのソース領域またはドレ
イン領域として使用されてなることを特徴とする特許請
求の範囲第１項および第２項記載の半導体集積回路装置
。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015235A JPS60161658A (ja) | 1984-02-01 | 1984-02-01 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59015235A JPS60161658A (ja) | 1984-02-01 | 1984-02-01 | 半導体集積回路装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60161658A true JPS60161658A (ja) | 1985-08-23 |
| JPH0351106B2 JPH0351106B2 (ja) | 1991-08-05 |
Family
ID=11883202
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59015235A Granted JPS60161658A (ja) | 1984-02-01 | 1984-02-01 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60161658A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272159A (ja) * | 1985-09-25 | 1987-04-02 | Seiko Epson Corp | 半導体記憶装置 |
| JPS62226667A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | 半導体装置およびその製造方法 |
-
1984
- 1984-02-01 JP JP59015235A patent/JPS60161658A/ja active Granted
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6272159A (ja) * | 1985-09-25 | 1987-04-02 | Seiko Epson Corp | 半導体記憶装置 |
| JPH0740602B2 (ja) * | 1985-09-25 | 1995-05-01 | セイコーエプソン株式会社 | 半導体記憶装置 |
| JPS62226667A (ja) * | 1986-03-28 | 1987-10-05 | Toshiba Corp | 半導体装置およびその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0351106B2 (ja) | 1991-08-05 |
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