JPS6272159A - 半導体記憶装置 - Google Patents

半導体記憶装置

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JPS6272159A
JPS6272159A JP60211608A JP21160885A JPS6272159A JP S6272159 A JPS6272159 A JP S6272159A JP 60211608 A JP60211608 A JP 60211608A JP 21160885 A JP21160885 A JP 21160885A JP S6272159 A JPS6272159 A JP S6272159A
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JP
Japan
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along
memory cells
bit lines
increase
memory
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JP60211608A
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Minoru Sasaki
稔 佐々木
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Seiko Epson Corp
Original Assignee
Seiko Epson Corp
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Publication date
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Expired - Lifetime legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices

Landscapes

  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分すｔ〕 本発明は、ビット線をｙ方向に配列し、前記ビット線を
短かくすることにより、アクセスタイムの縮少を計った
ＳＲＡＭに関する。
〔従来の技術〕
以下、第二図を用いて説明する。
従来、スタティック型ランダムアクセスメモリのビット
線はＸ方向に配列されており、記憶容、遥か増すほどビ
ット線が長くなり寄生容着が増すとイウことになる。例
えば６４にビットのスタティック型ランダムアクセスメ
モリは従来、Ｘ方向に２５６コ、ｙ方向に２５６コのメ
モリセルがマトリックス状に配列されている。記憶８ｂ
ｋが２倍０１２８にビットになったらどうか。ｙ方向に
はパッケージの制約からマトリックスのＲＭを増すこと
はできないので、まだ余裕があるＸ方向のマトリックス
の１固孜を２１固にするしか方法がない。当然Ｘ方向が
２倍になれば、ビットラインの長さも２倍になり寄生容
赦も２倍になゆアクセスタイムの縮少を計ることができ
ないという欠点がある。
〔発明が４決しようとする問題点及び目的〕しかし、従
来のＳＲＡＭは記憶容量が増えるほどビット線が長くな
り、寄生容量が増し、高速化が雌しいという問題点を有
していた。そこで、本発明は従来のこのような問題点を
解決するために、記憶容量が増えてもビット四を長くせ
ずにアクセスタイムの高速（ヒを計ることを有するＳＲ
ＡＭのレイアウト構成を提供することを目的とする。
〔間湧点紫解決するための手段〕
本発明のスタティック型ランダムアクセスメモリは、複
数のメモリセルをマトリックス状に配し、前記メモリセ
ルの情報を書き込むため、あるいは前記メモリセルの情
報を読み出すための入力端子及び出力端子を有するスタ
ティック型ランダムアクセスメモリに於いて、前記メモ
リセルアレイの構成を前記Ｎ×ｎＮとし、Ｎ個配列した
前記ｙ方向に前記メモリセルの情報が出力されるビット
線を配し、前記ｎＮ個配列した前記Ｘ方向に前記メモリ
セルの選択、非選択を制御するワード線を配し、さらに
前記入力端子及び前記出力端子を前記ｙ方向に配列した
ことを特徴とする。
〔実施例〕
第１図は本発明の実施例におけるチップ内レイアウト構
成図である。以下、本発明について図１に基づいて説明
する。
ｙ方向に配列された４０入出力端子に対して５のビット
線は平行に配列されており、６のワード線は前記入出力
端子と直行するように配列されている。記憶容量が増え
ても、パンケージの制約上ｙ方向にはメモリセルのマト
リックスの個数ｔｍすことは出来ない。そこでＸ方向に
マトリックスの個数を増やす。前記Ｘ方向はメモリセル
の個数を増しても、ひとつのビット線の長さは変わらず
寄生容量も増えない。逆にワード線の抵抗は増えてし筐
うが、これは低抵抗材量の使用や、行デコーダを２分割
にすることによっておさえることができる。
〔発明の効果〕
以上述べたように本発明は＠記メモリセル了レイを前記
Ｘ方向に増していくようにしたため、ビット線の寄生ｄ
址が増えなくなり従って、記憶谷ｈｔが増しても丁り七
スタイムの向上が計れ、かつチップ面積比ではチ゛ｌブ
サイズの縮少ができるという効果が得１．−１４する。
【図面の簡単な説明】
第１図は本発明のキップ内レイアウト図である。 １２図は従来のチップ内しイアウト図である。 １・・・メモリセルアレイ ２・・・行デコーダ ５・・・周辺回路 ４・・・入出力端子 ５・・・ビット線 ６・・・ワード線 ７・・・メモリセルアレイ ８・・・行デコーダ ９・・・周辺回路 １０・・・入出力端子 １１・・・ビット線 １２・・・ワード線 以　　　上

Claims (1)

    【特許請求の範囲】
  1. 複数のメモリセルをマトリックス状に配し、前記メモリ
    セルの情報を書き込むため、あるいは前記メモリセルの
    情報を読み出すための入力端子及び出力端子を有するス
    タティック型ランダムアクセスメモリ（以後ＳＲＡＭと
    いう）に於いて、前記メモリセルアレイの構成をＮ×ｎ
    Ｎとし、Ｎ個配列した方向（以後ｙ方向という）に前記
    メモリセルの情報が出力されるビット線を配し、ｎＮ個
    配列した方向（以後ｘ方向という）に前記メモリセルの
    選択、非選択を制御するワード線を配し、さらに前記入
    力端子及び前記出力端子をｙ方向に配列したことを特徴
    とするスタティック型ランダムアクセスメモリ。
JP60211608A 1985-09-25 1985-09-25 半導体記憶装置 Expired - Lifetime JPH0740602B2 (ja)

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Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS58211393A (ja) * 1982-06-02 1983-12-08 Mitsubishi Electric Corp 半導体メモリ装置
JPS59229787A (ja) * 1975-12-29 1984-12-24 モステク，コーポレーシヨン Ｍｏｓｆｅｔ集積回路チツプ
JPS60134460A (ja) * 1983-12-23 1985-07-17 Hitachi Ltd 半導体記憶装置とそのレイアウト方法
JPS60161658A (ja) * 1984-02-01 1985-08-23 Hitachi Micro Comput Eng Ltd 半導体集積回路装置
JPS60165756A (ja) * 1984-02-08 1985-08-28 Mitsubishi Electric Corp ダイナミツク・ランダム・アクセス・メモリ装置

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JPH0740602B2 (ja) 1995-05-01

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