JPH023276A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置技術、特に、半導体装置の微細化
に適用して有効な技術に関するもので、例えば、メモリ
セルアレイ　（ｍｅｍｏｒｙ　ｃｅｌｌ　ａｒｒａｙ＝
以下、セルアレイという）の小面積化に有効な技術に関
するものである。

〔従来の技術〕

近年、スタティックＲＡＭ　（ＳＲＡＭ）の持つ高速性
や機能性、ダイナミックＲＡＭ　（ＤＲＡＭ）の持つ低
消費電力性や大容量性を兼ね備えた擬似スタテイ”／ク
メモリ（Ｐｓｅｕｄｏ　ＳＲＡＭ　：以下、ＰＳＲＡＭ
という）の開発が進められている。

ＰＳＲＡＭについては、日経マグロウヒル社、１９８６
年９月発行、「日経エレクトロニクス・１９８６年９月
号Ｊ　、Ｐ１９９〜Ｐ２１７に詳細に記載されている。

ＰＳＲＡＭは、セルフリフレッシュ時の充放電電流を低
減させる観点から、セルアレイが複数のメモリマット群
で構成されており、例えば、４メモリマット群からなる
ＰＳＲＡＭの構成は、以下の通りである。

すなわち、セルアレイの中央部に列デコーダが配置され
、その左右にメモリマットが配置され、さらに、左右そ
れぞれのメモリマットの中央部に、列セレクタ部が配置
される構成となっている。

そして、列デコーダは、１つの番地に１本の割合でデー
タ線間に形成されている列選択線を介して、列セレクタ
部と接続されている。

ところで、各データ線間隔は、メモリセル（ｍｅｍｏｒ
ｙ　ｃｅｌｌ　　：以下セルという）におけるコンデン
サの占有面積により規制されていた。コンデンサは、記
憶保持のため大容量を必要とし、占有面積も大であった
。したがって、全データ線間隔を狭くすることができず
、その間隔は、上記列選択線が通過できる間隔となって
いた。

〔発明が解決しようとする課題〕

しかし、近年は、積層容量セルなど小面積で大容量を保
持できるセルが開発されているため、半導体メモリにお
けるデータ線の配線間隔は、上記コンデンサ部の占有面
積に規制されないようになりつつある。

ところが、コンデンサ部の占有面積に規制されない半導
体メモリに、従来の配線方式を適用した場合には、デー
タ線と垂直に走るワード線の長手方向の長さが短縮され
ず、セルアレイ全体の面積の短縮が妨げられているとい
う問題があることを本発明者は見出した。

本発明は上記問題点に着目してなされたものであり、そ
の目的は、半導体装置の縮小化技術を提供するものであ
る。

本発明の前記ならびにその他の目的と新規な特徴は、明
細書の記載および添付図面から明らかになるであろう。

〔課題を解決するための手段〕

本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、次の通りである。

すなわち、列選択線を挟む一対めデータ線間隔のみを他
のデータ線間隔と異ならせ、上記性のデータ線間隔を上
記一対のデータ線間隔よりも狭く形成した半導体装置構
造とするものである。

〔作用〕

上記した手段によれば、セルアレイにおけるワード線長
手方向の長さが短縮されるため、セルアレイ全体の面積
を縮小することが可能となる。

〔実施例〕

第１図は本発明の一実施例である半導体装置におけるメ
モリセルアレイの概略部分拡大図、第２図はこの半導体
装置の構成を示すブロック図、第３図はこの半導体装置
の部分回路図である。

ＰＳＲＡＭＩに適用された本実施例の半導体装置は、第
２図に示すように、セルアレイが４つのメモリマツ）　
Ａ　＋、　Ｂ　＋、　Ａ２．　Ｂｔ　で構成されており
、各メモリマツ）　Ａ＋、　Ｂ＋、　Ａ２．　Ｂａ　の
長手方向端部には行デコーダ２が、また、メモリマット
Ｂ１゜Ａ２　の間には列デコーダ３がそれぞれ配置され
ている。

メモリマットＡｔ、Ｂ＋　　、メモリマットＡ２．Ｂ２
のそれぞれの間には、左から順に列セレクタ部４ａ、コ
モンデータ線５、列セレクタ部４ｂが配置されている。

各列セレクタｉ４ａ、４ｂは、列デコーダ３の出力信号
に従い、それぞれメモリマツ）Ａ＋、Ａ２、メモリマッ
トＢ、、Ｂ２　というように、メモリマットを組で選択
するように構成されている。

この場合、例えば、１梧長を８ビツト構成とすると、ア
クセスに際して、メモリマットＡ、からは、例えば、０
〜３の４ビツト、メモリマットＡ２からは４〜７の４ビ
ツト、合わせて０〜７の８ビツトのデータが人出力され
る。

なお、メモリマツ）　Ｂ、、　Ｂ２　の組も同様に構成
されている。

列デコーダ３の左側に配置されたメモリマットＡｔ、Ｂ
＋　　は、複数のワード線６と、これに垂直に走る複数
のデータ線（データ線群）７との各交点に、例えば、積
層容量セルなど、１つのＭＯ３形トランジスタと１つの
コンデンサとからなるセル８を配置して構成されている
（なお、列デコーダ３の右側のメモリマツ）Ａ２．Ｂ２
　は、上記したメモリマットＡ、、Ｂ、　　とそれぞれ
同じ構成となっているため、説明を省略する）。

ワード線６は、例えば、多結晶Ｓｉ（ポリシリコン）か
らなり、行デコーダ２の出力端子に接続されている。

また、データ線７は、例えば、Ａβ（アルミニウム）か
らなり、第１図に示すように、コンタクトホールを介し
て、セルの形成された拡散層８ａと接続されている。

そして、データ線７は、２本で１つのＩｌｏに相当し、
各々Ｔｒｕｅ、Ｂａｒ信号を伝達するように構成され、
列セレクタａ４ａ、４ｂに接続されている。

列セレクタ部４ａ、４ｂは、ＡＮＤ回路１０ａ１０ｂと
、例えば１つのＭＯ３形トランジスタからなる列選択ス
イッチｌｌａ、ｌｌｂとで構成されており、データ線７
が、この列選択スイッチ１１ａ、ｌｌｂを介して各々所
定のコモンデータ線５に接続され、さらに、コモンデー
タ線５が、メインアンプ１２に接続されている。

各ＡＮＤ回路１０ａ、１０ｂの出力端子は、それぞれ列
選択スイッチｌｌａ、Ｉｌｂのゲート端子に接続されて
おり、本実施例においては、１つのＡＮＤ回路１０ａ（
あるいはＡＮＤ回路１０ｂ）の出力端子に、８個の列選
択スイッチ１１ａ　（あるいは列選択スイッチ１１ｂ）
のゲート端子が接続されている。

ＡＮＤ回路１０ａ、１０ｂのそれぞれの入力端子の一方
には、アクセスに際して、メモリマットＡ　＋　、　Ａ
　２　の組を選択するのか、メモリマツ）Ｂ、。

Ｂ２　の組を選択する切換え線１３ａ、１３ｂがそれぞ
れ接続されている。

また、他方の入力端子には、列デコーダ３からメモリマ
ツ）Ｂ＋　　におけるデータ線７の間を通過して伸びる
列選択線１４がそれぞれ接続されている。

列選択線１４は、例えば、Ａβからなり、第１図に示す
ように、８本のデータ線７を１単位とする各単位長ｄご
とに１本の割合で、各データ線７と同一の平面上に配置
されている（なお、第１図においては、図面を見やすく
するため、ワード線６は、省略しである）。

そして、本実施例においては、第１図に示すように、列
選択線１４は、データ線７ａ、７ｂの間に配置され、そ
の間隔のみが、他のデータ線７の間隔と異なる。

すなわち、列選択線１４が通過しないデータ線７の間隔
は、配線容量など配線の規定によって規制される最小限
の間隔となっている。

そして、メモリマツトム宜、　Ｂｌ、　Ａ２．　Ｂ２１
ごは、このようなデータ１１７０単位が繰り返し形成さ
れ、上記データ線群を形成している。

本実施例によれば、メモリマツ）　Ａ、、　Ｂ、、　Ａ
２゜Ｂ２　における列選択線１４が通過しない位置のデ
ータ線７は、最小限の間隔ごとに配置されているため、
単位長ｄの長さが短縮される。

したがって、メモリマットＡ　＋　、　Ｂ　＋　、　Ａ
　２．　Ｂ　２　のＹ方向長さが短縮され、セルアレイ
全体の面積が縮小する。

例えば、列選択線を挟むデータ線間隔を１２μｍ、列選
択線を挟まないデータ線間隔を８μｍとすると、従来の
ＰＳＲＡＭにおいて、上記単位長ｄ当たりの長さは、４
８μｍとなる。

これに対して、本実施例におけるＰＳＲＡＭＩにおいて
上記単位長ｄは、３６μｍとなる。

したがって、この場合、本実施例に右けるＰＳＲＡＭＩ
のセルアレイの面積は、従来のＰＳＲＡＭのそれより、
２５％縮小されることになる。

このように、セルアレイの面積が縮小されるため、チッ
プサイズも縮小される。

また、チップサイズが縮小可能であるため、製造コスト
の低減が実現される。

以上、本発明者によってなされた発明を実施例に基づき
具体的に説明したが、本発明は前記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々・変更
可能であることはいうまでもない。

例えば、実施例では、１工吾長を８ビツトとしたが、こ
れに限定されるものではなく種々変更可能である。

また、実施例では、８本のデータ線に対して１本の割合
で列選択線を形成したが、これに限定されず、種々変更
可能である。

例えば、本実施例では、列選択線をデータ線で挟む形と
したが、７ａ、７ｂ、１４のような順で挟まない形であ
っても良い。

以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるＰＳＲＡＭに適用し
た場合について説明したが、これに限定されるものでは
なく種々変更可能である。

例えば、ＰＳＲＡＭを備えたワンチップ・マイコン等の
他の半導体装置においても適用可能であり、この場合、
半導体装置のチップサイズの縮小化が可能となる。

また、ＤＲＡＭなどの他の半導体装置においても適用可
能であり、セルアレイの小面積化が実現される。

また、所定の間隔をおいて繰り返し配線が形成されてい
るレジスタ部などを備えた他の半導体装置においても適
用可能である。

〔発明の効果〕

本願において開示される発明のうち代表的なものによっ
て得られる効果を簡単に説明すれば、下記の通りである
。

すなわち、コンデンサの蓄積電荷によって情報を記憶す
るメモリセルがマトリクス状に配置されてなるメモリセ
ルアレイが複数に分割配置されたメモリマット群と、前
記メモリマット群の所定のメモリマット間に配置された
列デコーダと、前記列デコーダが配置されない他のメモ
リマット間に配置された列セレクタ部と、前記列デコー
ダと列セレクタ部との間のメモリマット内に形成された
複数のデータ線からなるデータ線群と、前記データ線群
の所定のデータ線間に所定の割合で配置されるとともに
、前記列デコーダと列セレクタ部とが接続される列選択
線とを備え、前記各メモリマットに形成されたデータ線
の相互間隔が、前記メモリセルにおけるコンデンサの蓄
積容量に規制されない半導体メモリを半導体チップの少
なくとも一部に形成した半導体装置であって、前記列選
択線を挟む一対のデータ線間隔のみを他のデータ線間隔
と異ならせ、前記性のデータ線間隔を前記−対のデータ
線間隔よりも狭くしたことにより、セルアレイにおける
ワード線長手方向の長さが短縮されるため、セルアレイ
全体の面積を縮小することが可能となる。

【図面の簡単な説明】

第１図は本発明の一実施例である半導体装置におけるメ
モリセルアレイの概略部分拡大図、第２図はこの半導体
装置の構成を示すブロック図、 第３図はこの半導体装置の部分回路図である。 ｌ・・・ＰＳＲＡＭ（ｉ似ＳＲＡＭ）　、２・・・行デ
コーダ、３・・・列デコーダ、４ａ、４ｂ・・・列セレ
クタ部、５・・・コモンデータ線、６・・・ワード線、
７．７ａ、７ｂ・・・データ線、８・・・セル、８ａ・
・・拡散層、９・・・コンタクトホール、１０ａ、１０
ｂ＝　・ＡＮＤ回路、ｌｌａ、ｌｌｂ・・・列選択スイ
ッチ、１２・・・メインアンプ、１３ａ、１３ｂ・・・
切換え線、１４・・・列選択線、Ａ　＋、　Ｂ　＋、　
Ａ　２．８２・・・メモリマット、ｄ・・・単位長。

Claims (1)

1. 【特許請求の範囲】 １、コンデンサの蓄積電荷によって情報を記憶するメモ
   リセルがマトリクス状に配置されてなるメモリセルアレ
   イが複数に分割配置されたメモリマット群と、前記メモ
   リマット群の所定のメモリマット間に配置された列デコ
   ーダと、前記列デコーダが配置されない他のメモリマッ
   ト間に配置された列セレクタ部と、前記列デコーダと列
   セレクタ部との間のメモリマット内に形成された複数の
   データ線からなるデータ線群と、前記データ線群の所定
   のデータ線間に所定の割合で配置されるとともに、前記
   列デコーダと列セレクタ部とが接続される列選択線とを
   備え、前記各メモリマットに形成されたデータ線の相互
   間隔が、前記メモリセルにおけるコンデンサの蓄積容量
   に規制されない半導体メモリを半導体チップの少なくと
   も一部に形成した半導体装置であって、前記列選択線を
   挟む一対のデータ線間隔のみを他のデータ線間隔と異な
   らせ、前記他のデータ線間隔を前記一対のデータ線間隔
   よりも狭くしたことを特徴とする半導体装置。 ２、擬似ＳＲＡＭであることを特徴とする請求項１記載
   の半導体装置。