JPH0422476Y2 - - Google Patents
Info
- Publication number
- JPH0422476Y2 JPH0422476Y2 JP1985103823U JP10382385U JPH0422476Y2 JP H0422476 Y2 JPH0422476 Y2 JP H0422476Y2 JP 1985103823 U JP1985103823 U JP 1985103823U JP 10382385 U JP10382385 U JP 10382385U JP H0422476 Y2 JPH0422476 Y2 JP H0422476Y2
- Authority
- JP
- Japan
- Prior art keywords
- data
- area
- shift
- shift register
- shifting
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000010586 diagram Methods 0.000 description 3
Description
【考案の詳細な説明】
〔産業上の利用分野〕
本考案は、記憶装置内のデータのシフトを効率
良く行なえるようにした記憶装置に関する。
良く行なえるようにした記憶装置に関する。
従来の記憶装置として、例えば、記憶装置に処
理装置を接続し、記憶装置内のデータをシフトす
る際には、前記処理装置へ前記記憶装置よりデー
タを読み出し、これを処理装置内でシフトしたの
ち、再度記憶装置に書き込む構成がとられてい
た。
理装置を接続し、記憶装置内のデータをシフトす
る際には、前記処理装置へ前記記憶装置よりデー
タを読み出し、これを処理装置内でシフトしたの
ち、再度記憶装置に書き込む構成がとられてい
た。
しかし、従来の記憶装置にあつては、処理装置
を介してシフトを行なつているため、シフトに時
間がかかる不具合があつた。
を介してシフトを行なつているため、シフトに時
間がかかる不具合があつた。
本考案は上記に鑑みてなされたものであり、処
理装置を介することなくデータのシフトを効率良
く行なえるようにするため、各々が１語長の一対
のシフトレジスタを設け、該レジスタの一方にロ
ードしたデータを指定のシフト量に従つて他方の
レジスタへシフトし、これをメモリへ書き込むよ
うにした記憶装置を提供するものである。
理装置を介することなくデータのシフトを効率良
く行なえるようにするため、各々が１語長の一対
のシフトレジスタを設け、該レジスタの一方にロ
ードしたデータを指定のシフト量に従つて他方の
レジスタへシフトし、これをメモリへ書き込むよ
うにした記憶装置を提供するものである。
以下、本考案による記憶装置を詳細に説明す
る。
る。
第１図は本考案の一実施例を示し、書き込みデ
ータバス２及びアドレスバス３に接続されてデー
タシフトに伴うアドレスを指定するCPU１と、
複数ビツトで構成されるワードをＮ個格納可能な
メモリ４（記憶手段）と、２ワード分（領域ａ及
びｂ）の容量を有しバスライン２とメモリ４間に
接続されるシフトレジスタ５（領域ａを第１のシ
フトレジスタと、領域ｂを第２のシフトレジスタ
という）と、該シフトレジスタ５のシフトを制御
するシフトコントローラ６（データシフト手段）
と、領域ａにシフトするためのビツトを領域ｂよ
り選択するデータセレクタ７（データ入れ換え手
段）ととから構成される。
ータバス２及びアドレスバス３に接続されてデー
タシフトに伴うアドレスを指定するCPU１と、
複数ビツトで構成されるワードをＮ個格納可能な
メモリ４（記憶手段）と、２ワード分（領域ａ及
びｂ）の容量を有しバスライン２とメモリ４間に
接続されるシフトレジスタ５（領域ａを第１のシ
フトレジスタと、領域ｂを第２のシフトレジスタ
という）と、該シフトレジスタ５のシフトを制御
するシフトコントローラ６（データシフト手段）
と、領域ａにシフトするためのビツトを領域ｂよ
り選択するデータセレクタ７（データ入れ換え手
段）ととから構成される。
以上の構成において、そのシフト処理を第２図
及び第３図イ，ロに基づいて説明する。メモリ４
に記憶されているａの如き内容を、右に４ビツト
シフトさせてｂの如き内容にする場合、まず、シ
フトレジスタ５の１ワード分の領域ｂの４ビツト
（図示×部分）にシフトしたいデータを書き込み、
シフトコントローラ６にシフト数をセツトする。
或るアドレス（CPU１によつて与えられる）に
ａの内容の１番目のパターン“00001111”を書き
込もうとするとき、シフトコントローラ６にアク
テイブをアクセス信号がCPU１より与えられ、
これによつてシフトレジスタ５の領域ａに
“00001111”の１ワードのデータがロードされ
（第３図イのＬ）、既に“××××”のデータが格
納されている領域ｂへ領域ａのデータ
“00001111”を４ビツトシフトさせ、領域ｂの下
位４ビツトへ“0000”のデータを入れ、領域ｂ内
のデータを“××××0000”にする。このシフト
によつて領域ａの内容は“1111”になる（第３図
イのＳ）。ついで、データセレクタ７を介して領
域ｂのデータ“××××0000”を領域ａへ移し、
領域ａ内のデータ“1111”を領域ｂへ移すととも
に、領域ａの内容“××××0000”をメモリ４へ
出力する（第３図イのRb→Ra）。
及び第３図イ，ロに基づいて説明する。メモリ４
に記憶されているａの如き内容を、右に４ビツト
シフトさせてｂの如き内容にする場合、まず、シ
フトレジスタ５の１ワード分の領域ｂの４ビツト
（図示×部分）にシフトしたいデータを書き込み、
シフトコントローラ６にシフト数をセツトする。
或るアドレス（CPU１によつて与えられる）に
ａの内容の１番目のパターン“00001111”を書き
込もうとするとき、シフトコントローラ６にアク
テイブをアクセス信号がCPU１より与えられ、
これによつてシフトレジスタ５の領域ａに
“00001111”の１ワードのデータがロードされ
（第３図イのＬ）、既に“××××”のデータが格
納されている領域ｂへ領域ａのデータ
“00001111”を４ビツトシフトさせ、領域ｂの下
位４ビツトへ“0000”のデータを入れ、領域ｂ内
のデータを“××××0000”にする。このシフト
によつて領域ａの内容は“1111”になる（第３図
イのＳ）。ついで、データセレクタ７を介して領
域ｂのデータ“××××0000”を領域ａへ移し、
領域ａ内のデータ“1111”を領域ｂへ移すととも
に、領域ａの内容“××××0000”をメモリ４へ
出力する（第３図イのRb→Ra）。
次に、第２図のａの内容を２番目のデータ
“11110000”をシフトするに際しては、シフトレ
ジスタ５の領域ａに“11110000”の１ワードのデ
ータをロードする。このとき領域ｂの下位４ビツ
トには“1111”のデータが格納されている（第３
図ロのＬ）。ここで、領域ａよりｂへ４ビツトを
シフトさせると、領域ｂは“11111111”となり、
領域ａには“0000”が残る（第３図ロのＳ）。次
に、前回と同様に領域ｂの内容“11111111”をデ
ータセレクタ７を介して領域ａへ移すとともに、
領域ａ内の“0000”を領域ｂへ移す。領域ａに移
された“11111111”のデータはメモリ４の指定の
アドレスへ書き込まれる（第３図ロのRb→Ra）。
以上の処理を１ワード毎に順次繰り返し処理する
ことにより、シフト処理が順次行なわれる。第３
図ハも以上の処理に基づくものである。
“11110000”をシフトするに際しては、シフトレ
ジスタ５の領域ａに“11110000”の１ワードのデ
ータをロードする。このとき領域ｂの下位４ビツ
トには“1111”のデータが格納されている（第３
図ロのＬ）。ここで、領域ａよりｂへ４ビツトを
シフトさせると、領域ｂは“11111111”となり、
領域ａには“0000”が残る（第３図ロのＳ）。次
に、前回と同様に領域ｂの内容“11111111”をデ
ータセレクタ７を介して領域ａへ移すとともに、
領域ａ内の“0000”を領域ｂへ移す。領域ａに移
された“11111111”のデータはメモリ４の指定の
アドレスへ書き込まれる（第３図ロのRb→Ra）。
以上の処理を１ワード毎に順次繰り返し処理する
ことにより、シフト処理が順次行なわれる。第３
図ハも以上の処理に基づくものである。
以上説明下通り、本考案による記憶装置によれ
ば、予め設定したシフト値に応じて書き込みデー
タをシフトレジスタによりシフトしたのちメモリ
に書き込むようにしたため、処理装置を介するこ
となくシフトを行なうことができる。このため、
無駄時間を無くし、効率良くシフト処理を行なう
ことができる。
ば、予め設定したシフト値に応じて書き込みデー
タをシフトレジスタによりシフトしたのちメモリ
に書き込むようにしたため、処理装置を介するこ
となくシフトを行なうことができる。このため、
無駄時間を無くし、効率良くシフト処理を行なう
ことができる。
第１図は本考案の一実施例を示すブロツク図、
第２図は本考案におけるシフト処理の説明図、第
３図イ，ロ，ハはシフトレジスタの内容の状態変
化を示す説明図。 符号の説明、１……CPU、２……データバス、
３……アドレスバス、４……メモリ、５……シフ
トレジスタ、６……シフトコントローラ、７……
データセレクタ。
第２図は本考案におけるシフト処理の説明図、第
３図イ，ロ，ハはシフトレジスタの内容の状態変
化を示す説明図。 符号の説明、１……CPU、２……データバス、
３……アドレスバス、４……メモリ、５……シフ
トレジスタ、６……シフトコントローラ、７……
データセレクタ。
Claims (1)
- 各々が１語分の容量を有する第１及び第２のシ
フトレジスタと、前記第１のシフトレジスタとの
間でデータの読み書きが可能な記憶手段と、指定
のシフト量に従つて前記第１のシフトレジスタか
ら第２のシフトレジスタにデータをシフトするデ
ータシフト手段と、シフト後の第１及び第２のシ
フトレジスタのデータを入れ換えるデータ入れ換
え手段を備えたことを特徴とする記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985103823U JPH0422476Y2 (ja) | 1985-07-08 | 1985-07-08 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1985103823U JPH0422476Y2 (ja) | 1985-07-08 | 1985-07-08 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6211300U JPS6211300U (ja) | 1987-01-23 |
| JPH0422476Y2 true JPH0422476Y2 (ja) | 1992-05-22 |
Family
ID=30976744
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1985103823U Expired JPH0422476Y2 (ja) | 1985-07-08 | 1985-07-08 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0422476Y2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390837A (en) * | 1977-01-21 | 1978-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Ring-type shift circuit |
-
1985
- 1985-07-08 JP JP1985103823U patent/JPH0422476Y2/ja not_active Expired
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5390837A (en) * | 1977-01-21 | 1978-08-10 | Nippon Telegr & Teleph Corp <Ntt> | Ring-type shift circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6211300U (ja) | 1987-01-23 |
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