JPH0248916Y2 - - Google Patents
Info
- Publication number
- JPH0248916Y2 JPH0248916Y2 JP11141586U JP11141586U JPH0248916Y2 JP H0248916 Y2 JPH0248916 Y2 JP H0248916Y2 JP 11141586 U JP11141586 U JP 11141586U JP 11141586 U JP11141586 U JP 11141586U JP H0248916 Y2 JPH0248916 Y2 JP H0248916Y2
- Authority
- JP
- Japan
- Prior art keywords
- address
- data
- writing
- level
- stored
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000001514 detection method Methods 0.000 claims description 2
- 230000002401 inhibitory effect Effects 0.000 claims 1
- RRLHMJHRFMHVNM-BQVXCWBNSA-N [(2s,3r,6r)-6-[5-[5-hydroxy-3-(4-hydroxyphenyl)-4-oxochromen-7-yl]oxypentoxy]-2-methyl-3,6-dihydro-2h-pyran-3-yl] acetate Chemical compound C1=C[C@@H](OC(C)=O)[C@H](C)O[C@H]1OCCCCCOC1=CC(O)=C2C(=O)C(C=3C=CC(O)=CC=3)=COC2=C1 RRLHMJHRFMHVNM-BQVXCWBNSA-N 0.000 description 8
- 238000010586 diagram Methods 0.000 description 4
Landscapes
- Multi Processors (AREA)
Description
【考案の詳細な説明】
〔産業上の利用分野〕
この考案は、CPU相互間でデータの転送を行
うデータ転送装置に関する。
うデータ転送装置に関する。
従来、CPU相互間でデータを転送するデータ
転送装置としては、例えば第４図に示すようなも
のがある。これは、第５図に示すようにＡ部に
RAM５１を設けているので、送信側は受信側の
CPUが実行中であつても連続的にデータを送る
ことができ、受信側は送信側のCPUが実行中で
あつてもRAM５１から連続的にデータを取出す
ことができる。
転送装置としては、例えば第４図に示すようなも
のがある。これは、第５図に示すようにＡ部に
RAM５１を設けているので、送信側は受信側の
CPUが実行中であつても連続的にデータを送る
ことができ、受信側は送信側のCPUが実行中で
あつてもRAM５１から連続的にデータを取出す
ことができる。
しかしながら、このような従来のデータ伝送装
置にあつては、送信受信が同時に発生した場合、
どちらかの一方のCPUを優先し、他方のCPUの
実行を中断あるいは遅らせたりしなければならな
かつた。このため、高速演算が必要な嬢合、実行
時間が遅くなるという問題点があつた。
置にあつては、送信受信が同時に発生した場合、
どちらかの一方のCPUを優先し、他方のCPUの
実行を中断あるいは遅らせたりしなければならな
かつた。このため、高速演算が必要な嬢合、実行
時間が遅くなるという問題点があつた。
この考案は、このような従来の問題点に着目し
てなされたもので、実行時間を遅らすことなく、
CPU間のデータ伝送を可能にすることにより上
記問題点を解決することを目的としている。
てなされたもので、実行時間を遅らすことなく、
CPU間のデータ伝送を可能にすることにより上
記問題点を解決することを目的としている。
この考案は上記目的を達成するために、データ
信号を書込みアドレス指定用のアドレス信号と共
に一時的に記憶保持するラツチ回路３，４と、ラ
ンダムアクセスメモリ５からのデータ信号の読出
しを検出しその検出時に該ランダムアクセスメモ
リ５へのデータ信号の書込みを禁止する制御回路
８，１２とを備えたものである。
信号を書込みアドレス指定用のアドレス信号と共
に一時的に記憶保持するラツチ回路３，４と、ラ
ンダムアクセスメモリ５からのデータ信号の読出
しを検出しその検出時に該ランダムアクセスメモ
リ５へのデータ信号の書込みを禁止する制御回路
８，１２とを備えたものである。
上記構成にあるから、読出しと書込みが同時に
発生した場合、ランダムアクセスメモリへ書込み
が禁止になつて読出し優先となり、ランダムアク
セスメモリからの読出しが行なわれる。一方、書
込み用のデータ信号がラツチ回路に記憶され、前
記読出しが完了するとラツチ回路に記憶されたデ
ータがランダムアクセスメモリに書込まれる。
発生した場合、ランダムアクセスメモリへ書込み
が禁止になつて読出し優先となり、ランダムアク
セスメモリからの読出しが行なわれる。一方、書
込み用のデータ信号がラツチ回路に記憶され、前
記読出しが完了するとラツチ回路に記憶されたデ
ータがランダムアクセスメモリに書込まれる。
〔実施例〕
以下、この考案の実施例を図面に基づいて説明
する。
する。
第１図において、１はゲート１ａがＨレベルの
ときアドレス信号に対応して、ランダムアクセス
メモリ（RAM）５のアドレスを指定するバツフ
ア回路、２はゲート２ａがＨレベルのときランダ
ムアクセスメモリ（RAM）５の前記指定したア
ドレスからデータを読出して出力するバツフア回
路、３，４はラツチ端子３ｂ，４ｂがＨレベルの
ときアドレス信号、データ信号を一時記憶保持す
るラツチ回路で、このラツチ回路３，４のゲート
３ａ，４ａがＨレベルになるとラツチ回路３に記
憶されたアドレス信号によつてRAM５のアドレ
スが指定され、この指定されたアドレスにラツチ
回路４に記憶されたデータ信号が書込まれる。こ
のRAM５はライトイネーブル５ａがＬレベルの
とき書込み可能となり、Ｈレベルのとき書込み禁
止となる。６，７はフリツプフロツプ（Ｄ−FF）
で、これはナンド回路８とインバータ９とでクロ
ツク信号に同期してラツチ回路４に記憶されたデ
ータ信号をRAMに書込むタイミングを作成す
る。前記ナンド回路８とインバータ１２とで読込
み時RAM５への書込みを禁止する制御回路が構
成されている。１０はインバータ、１１，１３は
ノア回路である。
ときアドレス信号に対応して、ランダムアクセス
メモリ（RAM）５のアドレスを指定するバツフ
ア回路、２はゲート２ａがＨレベルのときランダ
ムアクセスメモリ（RAM）５の前記指定したア
ドレスからデータを読出して出力するバツフア回
路、３，４はラツチ端子３ｂ，４ｂがＨレベルの
ときアドレス信号、データ信号を一時記憶保持す
るラツチ回路で、このラツチ回路３，４のゲート
３ａ，４ａがＨレベルになるとラツチ回路３に記
憶されたアドレス信号によつてRAM５のアドレ
スが指定され、この指定されたアドレスにラツチ
回路４に記憶されたデータ信号が書込まれる。こ
のRAM５はライトイネーブル５ａがＬレベルの
とき書込み可能となり、Ｈレベルのとき書込み禁
止となる。６，７はフリツプフロツプ（Ｄ−FF）
で、これはナンド回路８とインバータ９とでクロ
ツク信号に同期してラツチ回路４に記憶されたデ
ータ信号をRAMに書込むタイミングを作成す
る。前記ナンド回路８とインバータ１２とで読込
み時RAM５への書込みを禁止する制御回路が構
成されている。１０はインバータ、１１，１３は
ノア回路である。
次に上記実施例の動作を第２図を参照しながら
説明する。
説明する。
時点t1でchip−SelectとwritがＬレベルになつ
てア側が書込みになると、ラツチ回路３，４のゲ
ート３ｂ，４ｂがＨレベルになり、アドレス信
号、データ信号がラツチ回路３，４に記憶され、
フリツプフロツプ６がリセツトされる。そして、
t2時点のクロツク信号によつてフリツプフロツプ
７のＱがＨレベルになりナンド回路８の出力はＬ
レベルになる（イ側のchip−Selech，writeがＨ
レベルなのでインバータ１２の出力がＨレベルの
ため）。このＬレベルの出力はインバータ９で反
転してラツチ回路３，４のゲート３ａ，４ａをＨ
レベルにし、これによりラツチ回路３に記憶され
たアドレス信号によつてRAM５のアドレスが指
定され、この指定されたアドレスにラツチ回路４
に記憶されたデータ信号が書込まれる。
てア側が書込みになると、ラツチ回路３，４のゲ
ート３ｂ，４ｂがＨレベルになり、アドレス信
号、データ信号がラツチ回路３，４に記憶され、
フリツプフロツプ６がリセツトされる。そして、
t2時点のクロツク信号によつてフリツプフロツプ
７のＱがＨレベルになりナンド回路８の出力はＬ
レベルになる（イ側のchip−Selech，writeがＨ
レベルなのでインバータ１２の出力がＨレベルの
ため）。このＬレベルの出力はインバータ９で反
転してラツチ回路３，４のゲート３ａ，４ａをＨ
レベルにし、これによりラツチ回路３に記憶され
たアドレス信号によつてRAM５のアドレスが指
定され、この指定されたアドレスにラツチ回路４
に記憶されたデータ信号が書込まれる。
時点t3でchip−SelectがＬレベル、writeがＨレ
ベルになつてイ側が読込みになると、バツフア回
路１，２のゲート１ａ，２ａがＨレベルになる。
そして、アドレス信号に対応した、RAM５のア
ドレスに記憶されたデータが読み出されてバツフ
ア回路２から出力される。
ベルになつてイ側が読込みになると、バツフア回
路１，２のゲート１ａ，２ａがＨレベルになる。
そして、アドレス信号に対応した、RAM５のア
ドレスに記憶されたデータが読み出されてバツフ
ア回路２から出力される。
t4時点で書込みと読出しが同時に発生した場
合、ノア回路１１の出力がＨレベルになり、この
Ｈレベルの出力がインバータ１２によつて反転し
てＬレベルになる。これによりナンド回路８の出
力はＨレベルになつてRAMは書込み禁止とな
る。一方、バツフア回路１，２のゲート１ａ，２
ａがＨレベルになり、上記と同様にRAM５のデ
ータが読み出されてバツフア回路２から出力され
る。このときラツチ回路３，４はアドレス、デー
タを記憶する。そして、イ側の読込み終了後、t5
時点のクロツク信号によつてナンド回路８の出力
はＬレベルになり（インバータ１２の出力はＨレ
ベルのため）、RAM５への書込みが可能となる。
ナンド回路８のＬレベルの出力はインバータ９に
よつて反転してＨレベルになる。これによりラツ
チ回路３，４のゲート３ａ，４ａがＨレベルにな
つてラツチ回路４に記憶されたデータ信号が上記
と様にRAM５に書込まれる。このように読出し
と書込みが同時に発生してもア側およびイ側の
CPUの実行を中断しなくても読出しおよび書込
みを行うことができる。
合、ノア回路１１の出力がＨレベルになり、この
Ｈレベルの出力がインバータ１２によつて反転し
てＬレベルになる。これによりナンド回路８の出
力はＨレベルになつてRAMは書込み禁止とな
る。一方、バツフア回路１，２のゲート１ａ，２
ａがＨレベルになり、上記と同様にRAM５のデ
ータが読み出されてバツフア回路２から出力され
る。このときラツチ回路３，４はアドレス、デー
タを記憶する。そして、イ側の読込み終了後、t5
時点のクロツク信号によつてナンド回路８の出力
はＬレベルになり（インバータ１２の出力はＨレ
ベルのため）、RAM５への書込みが可能となる。
ナンド回路８のＬレベルの出力はインバータ９に
よつて反転してＨレベルになる。これによりラツ
チ回路３，４のゲート３ａ，４ａがＨレベルにな
つてラツチ回路４に記憶されたデータ信号が上記
と様にRAM５に書込まれる。このように読出し
と書込みが同時に発生してもア側およびイ側の
CPUの実行を中断しなくても読出しおよび書込
みを行うことができる。
第３図は他の実施例を示したもので、これはア
側のデータ、イ側のデータをRAM１５，２５に
書込み、ア側、イ側がRAM２５，１５からデー
タを読出すようにしたものである。この実施例の
装置は、CPUの実行時間の遅れなしでデータを
相互に交換することができ、CPUを多数使用す
るペクトル演算やパラレル演算に有効であり、高
価でかつ容易の少ないデユアルポートRAMを使
用せずに安価で大容量のシングルポートRAMを
使用できるという利点がある。
側のデータ、イ側のデータをRAM１５，２５に
書込み、ア側、イ側がRAM２５，１５からデー
タを読出すようにしたものである。この実施例の
装置は、CPUの実行時間の遅れなしでデータを
相互に交換することができ、CPUを多数使用す
るペクトル演算やパラレル演算に有効であり、高
価でかつ容易の少ないデユアルポートRAMを使
用せずに安価で大容量のシングルポートRAMを
使用できるという利点がある。
以上説明したように、この考案は、データ信号
を書込みアドレス指定用のアドレス信号と共に一
時的に記憶保持するラツチ回路３，４と、該ラツ
チ回路３，４に記憶保持されたデータ信号を書込
みアドレス指定用のアドレス信号に対応するアド
レスに書込み記憶するランダムアクセスメモリ５
と、該ランダムアクセスメモリ５に読出しアドレ
ス指定用のアドレス信号を供給し該アドレス信号
に対応するアドレスに書込み記憶されているデー
タ信号を読出し出力するバツフア回路１，２と、
前記ランダムアクセスメモリ５からのデータ信号
の読出しを検出しその検出時に該ランダムアクセ
スメモリ５へのデータ信号の書込みを禁止する制
御回路８，１２とを備えたものであるから、読出
して書込みが同時に発生しても、CPUの実行を
中断したり遅らせたりしなくても読出しと書込み
を行なうことができる。
を書込みアドレス指定用のアドレス信号と共に一
時的に記憶保持するラツチ回路３，４と、該ラツ
チ回路３，４に記憶保持されたデータ信号を書込
みアドレス指定用のアドレス信号に対応するアド
レスに書込み記憶するランダムアクセスメモリ５
と、該ランダムアクセスメモリ５に読出しアドレ
ス指定用のアドレス信号を供給し該アドレス信号
に対応するアドレスに書込み記憶されているデー
タ信号を読出し出力するバツフア回路１，２と、
前記ランダムアクセスメモリ５からのデータ信号
の読出しを検出しその検出時に該ランダムアクセ
スメモリ５へのデータ信号の書込みを禁止する制
御回路８，１２とを備えたものであるから、読出
して書込みが同時に発生しても、CPUの実行を
中断したり遅らせたりしなくても読出しと書込み
を行なうことができる。
第１図はこの考案の実施例のブロツク図、第２
図は第１図のタイムチヤート、第３図は他の実施
例のブロツク図、第４，５図は従来のデータ伝送
装置の説明図である。 １，２……バツフア回路、３，４……ラツチ回
路、５……ランダムアクセスメモリ、８……ナン
ド回路、９，１２……インバータ。
図は第１図のタイムチヤート、第３図は他の実施
例のブロツク図、第４，５図は従来のデータ伝送
装置の説明図である。 １，２……バツフア回路、３，４……ラツチ回
路、５……ランダムアクセスメモリ、８……ナン
ド回路、９，１２……インバータ。
Claims (1)
- データ信号を書込みアドレス指定用のアドレス
信号と共に一時的に記憶保持するラツチ回路３，
４と、該ラツチ回路３，４に記憶保持されたデー
タ信号を書込みアドレス指定用のアドレス信号に
対応するアドレスに書込み記憶するランダムアク
セスメモリ５と、該ランダムアクセスメモリ５に
読出しアドレス指定用のアドレス信号を供給し該
アドレス信号に対応するアドレスに書込み記憶さ
れているデータ信号を読出し出力するバツフア回
路１，２と、前記ランダムアクセスメモリ５から
のデータ信号の読出しを検出しその検出時に該ラ
ンダムアクセスメモリ５へのデータ信号の書込み
を禁止する制御回路８，１２とを備えてなること
を特徴とするデータ伝送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141586U JPH0248916Y2 (ja) | 1986-07-22 | 1986-07-22 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11141586U JPH0248916Y2 (ja) | 1986-07-22 | 1986-07-22 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6320253U JPS6320253U (ja) | 1988-02-10 |
| JPH0248916Y2 true JPH0248916Y2 (ja) | 1990-12-21 |
Family
ID=30991317
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11141586U Expired JPH0248916Y2 (ja) | 1986-07-22 | 1986-07-22 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0248916Y2 (ja) |
-
1986
- 1986-07-22 JP JP11141586U patent/JPH0248916Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6320253U (ja) | 1988-02-10 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0421053A (ja) | 非同期データ伝送装置 | |
| JPH0146946B2 (ja) | ||
| JPH0248916Y2 (ja) | ||
| US4812973A (en) | Multiprocessor system and control method therefor | |
| JPS6145272B2 (ja) | ||
| JPS61165170A (ja) | バス制御方式 | |
| JPS63147245A (ja) | メモリアクセス方式 | |
| JPH02211571A (ja) | 情報処理装置 | |
| JPS5844420Y2 (ja) | デ−タ高速処理装置 | |
| JPH0422476Y2 (ja) | ||
| JPS6117478Y2 (ja) | ||
| JPH04333950A (ja) | 情報処理システム | |
| JPH0214741B2 (ja) | ||
| JPH0551931B2 (ja) | ||
| JPS63271647A (ja) | メモリ回路 | |
| JPS6048566A (ja) | メモリバスアクセス方式 | |
| JPS6080193A (ja) | メモリシステム | |
| JPS60247767A (ja) | 共有メモリの読出し書き込み動作の同時入出力方式 | |
| JPS60144148U (ja) | 記憶装置 | |
| JPS61204759A (ja) | 情報処理装置 | |
| JPS6010349U (ja) | メモリ共有装置 | |
| JPH02310749A (ja) | キャッシュ・メインメモリ制御方式 | |
| JPS58119029A (ja) | Ｄｍａ転送方式 | |
| JPS59122637U (ja) | 記憶制御装置 | |
| JPH03223953A (ja) | バス制御方式 |