JPS59122637U - 記憶制御装置 - Google Patents

記憶制御装置

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JPS59122637U
JPS59122637U JP1353083U JP1353083U JPS59122637U JP S59122637 U JPS59122637 U JP S59122637U JP 1353083 U JP1353083 U JP 1353083U JP 1353083 U JP1353083 U JP 1353083U JP S59122637 U JPS59122637 U JP S59122637U
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JP
Japan
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memory
cpu
cpus
writing
accessed
Prior art date
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Pending
Application number
JP1353083U
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English (en)
Inventor
大熊　健一
Original Assignee
日本ビクター株式会社
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Publication date
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【図面の簡単な説明】
第１図は本考案装置の一実施例の回路図、第２図Ａ〜Ｄ
は第１図示のＣＰＵの動作説明用タイムチャート、第３
図Ａ−Ｉは第１図示の装置の動作説明用タイムチャート
である。 １．２・・・ＣＰＵ、　３・・・クロック信号発生器、
４゜１２．２２，２４．２５・・・インバータ、５・・
・ＲＡＭ（ランダム・アクセス・メモリ）、６．１３・
・・アドレスデコーダ、７．１９・・・アドレスバッフ
ァ、８．　９．　１０．２１．　２３・・・ゲート回路
、１１．１７．１８・・・マルチプレクサ、１４，１５
゜１６・・・フリップフロップ。

Claims (1)

    【実用新案登録請求の範囲】
  1. 複数のＣＰＵに供給するクロック信号を夫々遅延して該
    複数のＣＰＵを異なるタイミングで動作せしめる遅一手
    段と、該複数のＣＰＵのうちいずれか−のＣＰＵが該複
    数のＣＰＵでアクセス可能なメモリに書き込み又は読み
    出しのためアクセスしている際に他のＣＰＵが該メモリ
    にアクセスを行なうと該他のＣＰＵを待ち状態とし該−
    のＣＰＵの該メモリへのアクセスが終了した後該他のＣ
    ＰＵの待ち状態を解除して該メモリへのアクセスを行な
    わしめるＣＰＵ制御手段と、該複数のＣＰＵ夫々が出力
    する該メモリへのアクセス用信号及び書き込み時のデー
    タのうち該メモリへアクセスを行なうＣＰＵからのアク
    セス用信号及び書き込み時のデータを選択して取り出し
    該メモリに供給する選択手段とよりなる記憶制御装置。
JP1353083U 1983-02-01 1983-02-01 記憶制御装置 Pending JPS59122637U (ja)

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JP1353083U JPS59122637U (ja) 1983-02-01 1983-02-01 記憶制御装置

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JP1353083U JPS59122637U (ja) 1983-02-01 1983-02-01 記憶制御装置

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JPS59122637U true JPS59122637U (ja) 1984-08-18

Family

ID=30144912

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JP1353083U Pending JPS59122637U (ja) 1983-02-01 1983-02-01 記憶制御装置

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