JPS60195658A - 記憶回路 - Google Patents
記憶回路Info
- Publication number
- JPS60195658A JPS60195658A JP59050419A JP5041984A JPS60195658A JP S60195658 A JPS60195658 A JP S60195658A JP 59050419 A JP59050419 A JP 59050419A JP 5041984 A JP5041984 A JP 5041984A JP S60195658 A JPS60195658 A JP S60195658A
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- JP
- Japan
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- data
- circuit
- write
- read
- memory
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-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
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- Engineering & Computer Science (AREA)
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- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は記憶回路に係り、特にコンピュータ及び高速プ
ロセッサの主記憶装置や外部記憶装置などの記憶回路に
関する。
ロセッサの主記憶装置や外部記憶装置などの記憶回路に
関する。
（従来技術）
記憶回路のメモリアクセスとして、リードアクセス（第
１図（ａ））及びライトアクセス（第１図（ｂ））があ
る。これら図に示す様に、クロック１の１周期を１サイ
クルとすると、第１図（ａ）のリードアクセスでは１サ
イクル目でメモリに対しアドレス２を送ってリード要求
３を行い、２サイクル目で読出されたリードデータをデ
ータバス出力４としている。第１図（ｂ）のライトアク
セスでは最初の１サイクルでライト要求３′によるライ
トデータ４′ヲメモリに畳込む。またメモリアクセスは
アドレスバス１本と、双方向データバス１本とで付う。
１図（ａ））及びライトアクセス（第１図（ｂ））があ
る。これら図に示す様に、クロック１の１周期を１サイ
クルとすると、第１図（ａ）のリードアクセスでは１サ
イクル目でメモリに対しアドレス２を送ってリード要求
３を行い、２サイクル目で読出されたリードデータをデ
ータバス出力４としている。第１図（ｂ）のライトアク
セスでは最初の１サイクルでライト要求３′によるライ
トデータ４′ヲメモリに畳込む。またメモリアクセスは
アドレスバス１本と、双方向データバス１本とで付う。
この従来の記憶回路のブロック図を第２図に示す。同図
において、本記憶回路は、ランダムアクセスメモリ回路
１１と、タイミング制御回路１２と、リードデータ出力
ドライバ１３とライトデータ入力ドライバ１４とから構
成される。まず、第３図にも示すように、第１４イクル
目にリード要求′Ｃがアドレスデータｆとともに入力さ
れると、タイミング制御回路１２はライトイネーブル信
号ｋｌオフにする。これによってメモリ１１からデータ
をリードし、同一サイクル内にリードデータｊを出力す
る。第２ｖイクル目のクロック信号ｅの立上りでアウト
プットコントロール信号りもハイレベルとなり、リード
データｊをデータバスａに出力して、リードアクセスを
終了する。この間、ライトアクセスは禁止される。第３
サイクル目でライト要求が可能となり、ライト要求ｄが
ＯＮになっ°Ｃいると、タイミング制御回路には、ライ
トイネーブル信号に’ｉＯＮにするとともにアウトプッ
トコントロール信号ｈ’ｌローレベルにし、リードデー
タ出力ドライバ１３の出力をハイインピーダンスにする
。同時にインプットコントロール信号ｇをハイレベルに
することによって、ライトデータｉは、アドレスデータ
ｆで指定されたアドレスに書き込まれる。このような従
莱回路では、１サイクル目でリード要求が行なわれ、そ
の次のサイクルでライト要求が行われると、リードアク
セスに２サイクル必喪なため、データバス上でライトデ
ータとリードデータとのぶつかりが生じる。このため、
第３図に示す様に、リードアクセスの２サイクル間はメ
モリアクセスを禁止しなければならず、メモリアクセス
の効率化が計れないという欠点があった。
において、本記憶回路は、ランダムアクセスメモリ回路
１１と、タイミング制御回路１２と、リードデータ出力
ドライバ１３とライトデータ入力ドライバ１４とから構
成される。まず、第３図にも示すように、第１４イクル
目にリード要求′Ｃがアドレスデータｆとともに入力さ
れると、タイミング制御回路１２はライトイネーブル信
号ｋｌオフにする。これによってメモリ１１からデータ
をリードし、同一サイクル内にリードデータｊを出力す
る。第２ｖイクル目のクロック信号ｅの立上りでアウト
プットコントロール信号りもハイレベルとなり、リード
データｊをデータバスａに出力して、リードアクセスを
終了する。この間、ライトアクセスは禁止される。第３
サイクル目でライト要求が可能となり、ライト要求ｄが
ＯＮになっ°Ｃいると、タイミング制御回路には、ライ
トイネーブル信号に’ｉＯＮにするとともにアウトプッ
トコントロール信号ｈ’ｌローレベルにし、リードデー
タ出力ドライバ１３の出力をハイインピーダンスにする
。同時にインプットコントロール信号ｇをハイレベルに
することによって、ライトデータｉは、アドレスデータ
ｆで指定されたアドレスに書き込まれる。このような従
莱回路では、１サイクル目でリード要求が行なわれ、そ
の次のサイクルでライト要求が行われると、リードアク
セスに２サイクル必喪なため、データバス上でライトデ
ータとリードデータとのぶつかりが生じる。このため、
第３図に示す様に、リードアクセスの２サイクル間はメ
モリアクセスを禁止しなければならず、メモリアクセス
の効率化が計れないという欠点があった。
（発明の目的）
本発明の目的は、前記欠点を解決し、連続サイクルでリ
ードアクセス、ライトアクセスを行った時のデータバス
上でのリードデータとライトデータとのぶつかりを回避
し、メモリアクセスの効率化ひいては高速化を可能とし
た記憶回路を提供することにある。
ードアクセス、ライトアクセスを行った時のデータバス
上でのリードデータとライトデータとのぶつかりを回避
し、メモリアクセスの効率化ひいては高速化を可能とし
た記憶回路を提供することにある。
（発明の構成）
本発明の記憶回路の構成は、単方向アドレスバス、双方
向データバス及びメモリ出力データを一時的に記録する
ラッチ回路と、前記ラッチ回路からのデータ出力を外部
からのリード・ライト信号でデータバスへ開閉制御する
制御回路とを備えたことを特徴とする。
向データバス及びメモリ出力データを一時的に記録する
ラッチ回路と、前記ラッチ回路からのデータ出力を外部
からのリード・ライト信号でデータバスへ開閉制御する
制御回路とを備えたことを特徴とする。
（（実施例）
次に本発明の実施例について図面を参照して詳細に説明
する。
する。
第４図は本発明の一実施例の記憶回路を示す回路ブロッ
ク図、第５図は第４図の記憶回路のタイミンク図である
。これらの図において、本記憶回路は、ランダムアクセ
スメモリ回路１１とタイミング制御回路１２とラッチ回
路１５とリードデータ出力ドライバ１３とライトデータ
入力ドライノζ１４とを含み構成される。まず、第１サ
イクル目に、リード要求ｄがアドレスデータｆとともに
入力されると、タイミング制御回路１２はライトイネー
ブル信号ｋをオフにする。これによってメモリ回路１１
からデータをリードし、同一サイクル内にメモリ回路１
１からのリードデータｊをラッチ回路１５に記録する。
ク図、第５図は第４図の記憶回路のタイミンク図である
。これらの図において、本記憶回路は、ランダムアクセ
スメモリ回路１１とタイミング制御回路１２とラッチ回
路１５とリードデータ出力ドライバ１３とライトデータ
入力ドライノζ１４とを含み構成される。まず、第１サ
イクル目に、リード要求ｄがアドレスデータｆとともに
入力されると、タイミング制御回路１２はライトイネー
ブル信号ｋをオフにする。これによってメモリ回路１１
からデータをリードし、同一サイクル内にメモリ回路１
１からのリードデータｊをラッチ回路１５に記録する。
このラッチ回路１５のラッチタイミングは、クロック信
号ｅｔ−１／４周期程度遅延させたサブクロック信号と
同期させたう、子信号ｌの立下りで行う。第２サイクル
目にライト要求ｄがＯＦＦになっている場合は、第２サ
イクル目のクロック信号ｅの立上りでアウトプ。
号ｅｔ−１／４周期程度遅延させたサブクロック信号と
同期させたう、子信号ｌの立下りで行う。第２サイクル
目にライト要求ｄがＯＦＦになっている場合は、第２サ
イクル目のクロック信号ｅの立上りでアウトプ。
トコントロールｍ号りもハイレベルとなり、２ツチデ一
タｍをデータバスａＫ出力してリードアクセスを終了す
る。第２サイクル目にライト要求ｄがＯＮＫなっている
と、タイミング制御回路１２はライトイネーブル信号ｋ
をＯＮにするとともに、アウトプットコントロール信号
ｈｌローレベルにし、ラッチデータｍのデータバスａへ
の出力を禁止する。これによって、リードデータとライ
トデータとのぶつかりを回避し、リードデータはラッチ
回路１５によって保持される。また、インプットコント
ロール信号ｇをハイレベルにすることによってライトデ
ータｉはアドレスデータｆで指定されたアドレスに書込
まれる。ライトアクセスが終了すると、ライト要求信号
ｄｌＯＦＦ、＋７−ド要求信号はＯＮになり、アウトプ
ットコントロール信号りはハイレベルとなる。これによ
って保持されていたリードデータすなわちラッチデータ
ｍは、データバスに出力される。尚第５図において、連
続サイクルで几ｌデータのリード要求、Ｒ２データのリ
ード要求、それにＷ１アータのライト要求を行った時の
メモリサイクルタイミング等が示されている。
タｍをデータバスａＫ出力してリードアクセスを終了す
る。第２サイクル目にライト要求ｄがＯＮＫなっている
と、タイミング制御回路１２はライトイネーブル信号ｋ
をＯＮにするとともに、アウトプットコントロール信号
ｈｌローレベルにし、ラッチデータｍのデータバスａへ
の出力を禁止する。これによって、リードデータとライ
トデータとのぶつかりを回避し、リードデータはラッチ
回路１５によって保持される。また、インプットコント
ロール信号ｇをハイレベルにすることによってライトデ
ータｉはアドレスデータｆで指定されたアドレスに書込
まれる。ライトアクセスが終了すると、ライト要求信号
ｄｌＯＦＦ、＋７−ド要求信号はＯＮになり、アウトプ
ットコントロール信号りはハイレベルとなる。これによ
って保持されていたリードデータすなわちラッチデータ
ｍは、データバスに出力される。尚第５図において、連
続サイクルで几ｌデータのリード要求、Ｒ２データのリ
ード要求、それにＷ１アータのライト要求を行った時の
メモリサイクルタイミング等が示されている。
（発明の効果）
以上説明したように、本発明によれば、メモリアクセス
をリードデータのメモリからの読出し、メモリから読出
したデータのデータバスへの出力、及びライトデータの
メモリへの書込みの３ステツプに分割し、パイプライン
的に並列処理する構成を取ることによって、連続サイク
ルにおけるメモリアクセスを高速に処理することができ
る等の効果が得られる。
をリードデータのメモリからの読出し、メモリから読出
したデータのデータバスへの出力、及びライトデータの
メモリへの書込みの３ステツプに分割し、パイプライン
的に並列処理する構成を取ることによって、連続サイク
ルにおけるメモリアクセスを高速に処理することができ
る等の効果が得られる。
第１図（ａ）はメモリアクセスのうちリードアクセスを
示すタイミング図、第１図（ｂ）はメモリアクセスのう
ちライトアクセスを示すタイミング図、第２図は従来の
記憶回路を示す回路ブロック図、第３図は第２図の記憶
回路において連続サイクルでリード要求、ライト要求を
行った場合を示すタイミング図、第４図は本発明の一実
施例の記憶回路を示す回路ブロック図、第５図は第４図
の記憶回路において連続サイクルでリード要求、ライト
要求を行った場合を示すタイミング図である。同図にお
いて、 １°°゛°・°クロック、２．２’・・・・・・アドレ
ス、３・・・・・・リード要求 請求 タ出力、１１・・・・・・ランダムアクセスメモリ回路
、１２・・・・・・タイミング制御回路、１３・・・・
・・出力ドライバ回路、１４・・・・・・入力ドライバ
回路、１５°°°°゛ラッチ回路、ａ・・・・・・デー
タバス、ｂ・・・・・・アウトプットイネーブル信号、
Ｃ・・・・・・リード要求信号、ｄ・・・・・・ライト
要求信号、ｅ・・・・・・クロック信号、ｆ・・・・・
・アドレスデータ、ｇ・・・・・・インプットコントロ
ール信号、ｈ・・・・・・アウトプットコントロール信
号、ｉ・・・・・・ライトデータ、ｊ・・・・・・リー
ドデータ、ｋ・・・・・・ライトイネーブル信号、ｌ・
・°・・・ラッチ信号、ｍ・・・・・・ラッｆｙ’−タ
、Ｒ１ｌ几２・・・・・・メモリからの読出しデータ、
Ｗｌ・・・・・・メモリへの書込みデータ。 ｚ １ 図（の Ｚｙ 図 （ｂ）
示すタイミング図、第１図（ｂ）はメモリアクセスのう
ちライトアクセスを示すタイミング図、第２図は従来の
記憶回路を示す回路ブロック図、第３図は第２図の記憶
回路において連続サイクルでリード要求、ライト要求を
行った場合を示すタイミング図、第４図は本発明の一実
施例の記憶回路を示す回路ブロック図、第５図は第４図
の記憶回路において連続サイクルでリード要求、ライト
要求を行った場合を示すタイミング図である。同図にお
いて、 １°°゛°・°クロック、２．２’・・・・・・アドレ
ス、３・・・・・・リード要求 請求 タ出力、１１・・・・・・ランダムアクセスメモリ回路
、１２・・・・・・タイミング制御回路、１３・・・・
・・出力ドライバ回路、１４・・・・・・入力ドライバ
回路、１５°°°°゛ラッチ回路、ａ・・・・・・デー
タバス、ｂ・・・・・・アウトプットイネーブル信号、
Ｃ・・・・・・リード要求信号、ｄ・・・・・・ライト
要求信号、ｅ・・・・・・クロック信号、ｆ・・・・・
・アドレスデータ、ｇ・・・・・・インプットコントロ
ール信号、ｈ・・・・・・アウトプットコントロール信
号、ｉ・・・・・・ライトデータ、ｊ・・・・・・リー
ドデータ、ｋ・・・・・・ライトイネーブル信号、ｌ・
・°・・・ラッチ信号、ｍ・・・・・・ラッｆｙ’−タ
、Ｒ１ｌ几２・・・・・・メモリからの読出しデータ、
Ｗｌ・・・・・・メモリへの書込みデータ。 ｚ １ 図（の Ｚｙ 図 （ｂ）
Claims (1)
- 単方向アドレスバス、双方向データバス及びメモリ出力
データを一時的に記録するラッチ回路と、前記ラッチ回
路からのデータ出力を外部からのリード・ライト信号で
データバスへ開閉制御する制御回路とを備えたことを特
徴とする記憶回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050419A JPH0630084B2 (ja) | 1984-03-16 | 1984-03-16 | 記憶回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59050419A JPH0630084B2 (ja) | 1984-03-16 | 1984-03-16 | 記憶回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS60195658A true JPS60195658A (ja) | 1985-10-04 |
| JPH0630084B2 JPH0630084B2 (ja) | 1994-04-20 |
Family
ID=12858343
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59050419A Expired - Lifetime JPH0630084B2 (ja) | 1984-03-16 | 1984-03-16 | 記憶回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0630084B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538668A (en) * | 1978-09-12 | 1980-03-18 | Nec Corp | Memory unit |
-
1984
- 1984-03-16 JP JP59050419A patent/JPH0630084B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5538668A (en) * | 1978-09-12 | 1980-03-18 | Nec Corp | Memory unit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0630084B2 (ja) | 1994-04-20 |
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