JPS6134586A - ビツトマツプメモリ制御方式 - Google Patents
ビツトマツプメモリ制御方式Info
- Publication number
- JPS6134586A JPS6134586A JP15597884A JP15597884A JPS6134586A JP S6134586 A JPS6134586 A JP S6134586A JP 15597884 A JP15597884 A JP 15597884A JP 15597884 A JP15597884 A JP 15597884A JP S6134586 A JPS6134586 A JP S6134586A
- Authority
- JP
- Japan
- Prior art keywords
- data
- memory
- module
- bitmap memory
- bitmap
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Memory System (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
技術分野
本発明は、ビットマツプメモリ制御方式に関し、詳シく
ハレーザ・ビームプリンタやＣＲＴコントローラ等が内
蔵するビットマツプメモリの制御、特に書込みとＤ Ｍ
Ａ （Ｄｉｒｅｃｔ Ｍ＠ｍｏｒｙ Ａｃｃｅｓｓ）
による読出しとが競合する場合でも、高速処理が可能な
制御方式に関するものである。
ハレーザ・ビームプリンタやＣＲＴコントローラ等が内
蔵するビットマツプメモリの制御、特に書込みとＤ Ｍ
Ａ （Ｄｉｒｅｃｔ Ｍ＠ｍｏｒｙ Ａｃｃｅｓｓ）
による読出しとが競合する場合でも、高速処理が可能な
制御方式に関するものである。
従来技術
従来よシ、ビットマツプ・メモリでは、レーザビーム・
プリンタやＣＲＴコントローラ等の解像度が高くなるに
伴って大容量となる。そこで、ビットマツプ・メモリに
は、高速性で安価などとが必要となシ、ダイナミックＲ
ＡＭが多く使用されている。
プリンタやＣＲＴコントローラ等の解像度が高くなるに
伴って大容量となる。そこで、ビットマツプ・メモリに
は、高速性で安価などとが必要となシ、ダイナミックＲ
ＡＭが多く使用されている。
また、本発明者は、先にビットマツプ・メモリの消去時
間を簡単かつ安価な方法で短縮することができる制御方
式を提案した（特願昭５９−３９７９７号明細書参照）
。しかし、この方式においては、ピットマツトメモリへ
の書込みとＤＭＡによる読出しとの競合時には、能率的
な制御ができないため、処理が遅くなってしまう欠点が
ある。
間を簡単かつ安価な方法で短縮することができる制御方
式を提案した（特願昭５９−３９７９７号明細書参照）
。しかし、この方式においては、ピットマツトメモリへ
の書込みとＤＭＡによる読出しとの競合時には、能率的
な制御ができないため、処理が遅くなってしまう欠点が
ある。
従来の方法では、ビットマツプメモリへノ書込みと読出
しが競合した場合、いずれか一方のアクセスにウェイト
をかける、つまシ一方を他方より優先させる方法がとら
れているが、この方法ではビットマツプメモリへの書込
み時間が長くなってしまう欠点がある。
しが競合した場合、いずれか一方のアクセスにウェイト
をかける、つまシ一方を他方より優先させる方法がとら
れているが、この方法ではビットマツプメモリへの書込
み時間が長くなってしまう欠点がある。
目 的
本発明の目的は、このような従来の欠点を改善し、書込
みとＤＭＡ読出しとが競合したときでも、遅延を生じさ
げに、高速処理が可能なピッ、トマップメモリ制御方式
を提供するととにある。
みとＤＭＡ読出しとが競合したときでも、遅延を生じさ
げに、高速処理が可能なピッ、トマップメモリ制御方式
を提供するととにある。
構成
上記目的を達成するだめ、本発明のビットマツプメモリ
制御方式では、大量のデータを格納するビットマツプメ
モリと、該ビットマツプメモリから直接データを読み出
して、とれを出力手段に転送するＤＭＡコントローラと
を有する制御装置において、上記ビットマツプメモリを
複数ブロックに分割し、任意のメモリ・ブロックに対し
てＤＭＡコントローラからデータ要求を行い、データの
読み出しとメモリの消去を行っている間、他のメモリ・
ブロックに対してＣＰＵからデータの書き込みを行うこ
とに特徴がある。
制御方式では、大量のデータを格納するビットマツプメ
モリと、該ビットマツプメモリから直接データを読み出
して、とれを出力手段に転送するＤＭＡコントローラと
を有する制御装置において、上記ビットマツプメモリを
複数ブロックに分割し、任意のメモリ・ブロックに対し
てＤＭＡコントローラからデータ要求を行い、データの
読み出しとメモリの消去を行っている間、他のメモリ・
ブロックに対してＣＰＵからデータの書き込みを行うこ
とに特徴がある。
以下、本発明の構成を実施例によシ説明する。
第１図は、本発明の一実施例を示すレーザビーム・プリ
ンタのブロック図である。
ンタのブロック図である。
レーザビーム・プリンタは、ＣＰＵモジュール１ 、
ＲＯＭ、 ＲＡＭモジュール２．ビットマツプメモリー
モジュール３、Ｉ／Ｆコントロール・モジュール４おヨ
ヒホストＩ／Ｆコントロール・モジュール５を、コモン
・バス８に接続して構成される。ビットマツプメモリ・
モジュール３とＩ／Ｆコントロール・モジュール４０間
には、ＤＭＡバス９が布設されている。ＣＰＵモジュー
ル１のプログラム制御によってビットマツプメモリ・モ
ジュール３にデータを書込んだ後、プログラム制御によ
りプリンタ６に出力する場合には、コモン・バス８を介
してビットマツプメモリ・モジュール３からデータを読
出し、Ｉ／Ｆコントロール・モジュール４を介してレー
ザビーム・プリンタ６にそのデータを転送する。しかし
、ビットマツプメモリ・モジュール３にデータを書込ん
だ後、ＣＰＵモジュール１からＤＭＡコントローラ（Ｉ
／Ｆコントロール・モジュール４に内蔵されており、図
示省略）に制御が渡されると、ビットマツプメモリモジ
ュール３からのデータの読出し転送は、ＤＭＡコントロ
ーラによｊｊ）ＤＭＡバス９を介して高速に行われる。
ＲＯＭ、 ＲＡＭモジュール２．ビットマツプメモリー
モジュール３、Ｉ／Ｆコントロール・モジュール４おヨ
ヒホストＩ／Ｆコントロール・モジュール５を、コモン
・バス８に接続して構成される。ビットマツプメモリ・
モジュール３とＩ／Ｆコントロール・モジュール４０間
には、ＤＭＡバス９が布設されている。ＣＰＵモジュー
ル１のプログラム制御によってビットマツプメモリ・モ
ジュール３にデータを書込んだ後、プログラム制御によ
りプリンタ６に出力する場合には、コモン・バス８を介
してビットマツプメモリ・モジュール３からデータを読
出し、Ｉ／Ｆコントロール・モジュール４を介してレー
ザビーム・プリンタ６にそのデータを転送する。しかし
、ビットマツプメモリ・モジュール３にデータを書込ん
だ後、ＣＰＵモジュール１からＤＭＡコントローラ（Ｉ
／Ｆコントロール・モジュール４に内蔵されており、図
示省略）に制御が渡されると、ビットマツプメモリモジ
ュール３からのデータの読出し転送は、ＤＭＡコントロ
ーラによｊｊ）ＤＭＡバス９を介して高速に行われる。
すなわち、ＣＰＵモジュール１によって、コモンバス８
を通して書込まれたビットマツプ・メモリモジュール３
の描画用データは、レーザビーム・プリンタ６の同期ク
ロックを受信シテいるＩ／Ｆコントロール・モジュール
４ＫＤＭＡバス９を介してＤＭＡデータ転送される。
を通して書込まれたビットマツプ・メモリモジュール３
の描画用データは、レーザビーム・プリンタ６の同期ク
ロックを受信シテいるＩ／Ｆコントロール・モジュール
４ＫＤＭＡバス９を介してＤＭＡデータ転送される。
Ｉ／Ｆコントロール・モジュール４は、レーザビーム・
プリンタ６への出力制御を行うと同時に、レーザビーム
・プリンタ６に対して、上記のＤＭＡデータ転送の動作
と、転送されたデータをパラレル−シリアル変換する動
作と、シリアルデータを同期クロックに同期させて出力
する３つの動作を繰シ返して実行する。
プリンタ６への出力制御を行うと同時に、レーザビーム
・プリンタ６に対して、上記のＤＭＡデータ転送の動作
と、転送されたデータをパラレル−シリアル変換する動
作と、シリアルデータを同期クロックに同期させて出力
する３つの動作を繰シ返して実行する。
ホス）Ｉ／Ｆコントロール句モジュール５は、外部のホ
ストコンピュータ７との間の伝送を制御するもので、送
受信機能とシリアル・パラレル変換機能を有している。
ストコンピュータ７との間の伝送を制御するもので、送
受信機能とシリアル・パラレル変換機能を有している。
本発明においては、ビットマツプメモリ・モジュール３
をブロック分けし、あるブロックに対してＤＭＡによ）
データ読取シが行われ、またメモリ消去が行われている
とき、他のブロックに対してデータの書込みを行うよう
にしている。
をブロック分けし、あるブロックに対してＤＭＡによ）
データ読取シが行われ、またメモリ消去が行われている
とき、他のブロックに対してデータの書込みを行うよう
にしている。
第２図は、第１図のＤＭＡ転送のための信号線構成図、
第３図は第１図のダイナミックＲＡＭ１ビツト当シの周
辺回路を示す回路図、第４図は第１図の動作タイムチャ
ートである。
第３図は第１図のダイナミックＲＡＭ１ビツト当シの周
辺回路を示す回路図、第４図は第１図の動作タイムチャ
ートである。
第２図の■／Ｆコントロール・モジュール４は１、レー
ザビーム・プリンタ６へのデータ送出に先立に ：つて、ビットマツプ・メモリモジュール３にアドレス
とリード（ＲＥＡＤ）信号を送出する（第４図のリード
参照）。第３図に示すように、大容量のダイナミックＲ
ＡＭ１２で構成されるビットマツプ・メモリモジュール
３は、上記リード（ＲＥＡＤ）信号を受信する゛ことに
より、ＲＡ Ｓ （Ｒｏｗ ＡｄｄｒｅｓｓＳ’ｔｒｏ
ｂｅ）信号、次にＣＡ Ｓ （Ｃｏｌｕｍｎ Ａｄｄｒ
ｅｓｓＳｔｒｏｂｅ’）信号を発生して、ｔビットのア
ドレスバスで指定するところの描画用データをｎビット
のデータバスに送出する。更に、その送出データが安定
したことをストローブ（ＳＴＢ ）信号で通知する（第
４図のＲＡＳ 、ＣＡＳ 、出力データ、スト ローブ
を参照）。
ザビーム・プリンタ６へのデータ送出に先立に ：つて、ビットマツプ・メモリモジュール３にアドレス
とリード（ＲＥＡＤ）信号を送出する（第４図のリード
参照）。第３図に示すように、大容量のダイナミックＲ
ＡＭ１２で構成されるビットマツプ・メモリモジュール
３は、上記リード（ＲＥＡＤ）信号を受信する゛ことに
より、ＲＡ Ｓ （Ｒｏｗ ＡｄｄｒｅｓｓＳ’ｔｒｏ
ｂｅ）信号、次にＣＡ Ｓ （Ｃｏｌｕｍｎ Ａｄｄｒ
ｅｓｓＳｔｒｏｂｅ’）信号を発生して、ｔビットのア
ドレスバスで指定するところの描画用データをｎビット
のデータバスに送出する。更に、その送出データが安定
したことをストローブ（ＳＴＢ ）信号で通知する（第
４図のＲＡＳ 、ＣＡＳ 、出力データ、スト ローブ
を参照）。
上記ストローブ（ＳＴＢ）信号を受けたＩ／Ｆコントロ
ール・モジュール４は、ｎビットのデータバス上の内容
をラッチし、それをレーザビーム・プリンタ６からの同
期クロックでパラレル−シリアル変換を行い、シリアル
データで送出する。
ール・モジュール４は、ｎビットのデータバス上の内容
をラッチし、それをレーザビーム・プリンタ６からの同
期クロックでパラレル−シリアル変換を行い、シリアル
データで送出する。
また同時に、ビットマツプ・メモリモジュール３にライ
ト（ＷＲＩＴＥ）信号を返送することによって、ｔビッ
トのアドレスバスで指定されている前記同様の番地に、
消去データを書き込むことができる。
ト（ＷＲＩＴＥ）信号を返送することによって、ｔビッ
トのアドレスバスで指定されている前記同様の番地に、
消去データを書き込むことができる。
第５図は、第１図のビットマツプメモリ・モジュールの
詳細ブロック図である。
詳細ブロック図である。
第１図のビットマツプメモリ・モジュールは、第５図に
示すようにブロック分けされており、（第５図では、４
個のブロックに分割されている）各ブロックはゲート１
１を介してコモン・バス８に、またゲート１２を介して
ＤＭＡバス９に、それぞれ接続されている。そして、任
意のブロックのビットマツプメモリにＤＭＡ方式による
データ要求が行われ、データの読み取りが行われると同
時にメモリの消去が行われている間、他のブロックのビ
ットマツプメモリに対してＣＰＵモジュール１からデー
タ書き込みが行われる。
示すようにブロック分けされており、（第５図では、４
個のブロックに分割されている）各ブロックはゲート１
１を介してコモン・バス８に、またゲート１２を介して
ＤＭＡバス９に、それぞれ接続されている。そして、任
意のブロックのビットマツプメモリにＤＭＡ方式による
データ要求が行われ、データの読み取りが行われると同
時にメモリの消去が行われている間、他のブロックのビ
ットマツプメモリに対してＣＰＵモジュール１からデー
タ書き込みが行われる。
この動作を、さらに詳細に述べる。先ず、■／Ｆコント
ロール・モジュール４がビットマツプメモリ（１）〜（
４）に対してアクセスする場合、コモン・バス８にどの
ビットマツプメモリのブロックをアクセスしているかを
示す信号を、ＣＰＵモジュール１からの要求により送出
することかできる。また、どのメモリ・ブロックをアク
セスするかは、ゲート１２の１つを開くことによシ決定
され、ゲート１２を開くとともにコントロール信号をメ
モリ・ブロック側に渡す。これにより、ＣＰＵモジュー
ル１がゲート１１を開いて、他のメモリ・ブロックを任
意にアクセスすることを可能とし、ビットマツプメモリ
に対して書き込みと読み出しを同時に行う場合にも、ア
クセス・スピードを低減させない。
ロール・モジュール４がビットマツプメモリ（１）〜（
４）に対してアクセスする場合、コモン・バス８にどの
ビットマツプメモリのブロックをアクセスしているかを
示す信号を、ＣＰＵモジュール１からの要求により送出
することかできる。また、どのメモリ・ブロックをアク
セスするかは、ゲート１２の１つを開くことによシ決定
され、ゲート１２を開くとともにコントロール信号をメ
モリ・ブロック側に渡す。これにより、ＣＰＵモジュー
ル１がゲート１１を開いて、他のメモリ・ブロックを任
意にアクセスすることを可能とし、ビットマツプメモリ
に対して書き込みと読み出しを同時に行う場合にも、ア
クセス・スピードを低減させない。
通常、ビットマツプメモリは大容量であって、ＣＰＵモ
ジュール１からのアクセス回数は膨大な数になるため、
その間にＤＭＡ方式によるアクセスと競合すると、ＣＰ
Ｕモジュール１のアクセスは遅延してしまい、さらに競
合が多くなってディレィが重複すると、処理速度も大幅
に低減する。
ジュール１からのアクセス回数は膨大な数になるため、
その間にＤＭＡ方式によるアクセスと競合すると、ＣＰ
Ｕモジュール１のアクセスは遅延してしまい、さらに競
合が多くなってディレィが重複すると、処理速度も大幅
に低減する。
本発明では、ビットマツプメモリをブロックに分割する
ことにより、ＣＰＵモジュール１とＩ／Ｆコントロール
・モジュール４とのアクセス競合を避けることができる
。
ことにより、ＣＰＵモジュール１とＩ／Ｆコントロール
・モジュール４とのアクセス競合を避けることができる
。
効果
以上説明したように、本発明によれば、ＣＰＵ、！：Ｉ
／Ｆコントロール・モジュールのビットマツプメモリへ
のアクセスが競合した場合でも、同時に書き込みと読み
出しが可能となるため、遅延が生ずることはなく、処理
速度の向上が計れる。
／Ｆコントロール・モジュールのビットマツプメモリへ
のアクセスが競合した場合でも、同時に書き込みと読み
出しが可能となるため、遅延が生ずることはなく、処理
速度の向上が計れる。
第１図は本発明の一実施例を示すレーザビーム・プリン
タのブロック図、第２図は第１図のＤＭＡ転送のための
信号線構成図、第３図は第１図のダイナミックＲＡＭ１
ビット当りの周辺回路を示す回路図、第４図は第１図の
動作タイムチャート、第５図は第１図のビットマツプメ
モリ・モジュールの詳細ブロック図である。 ３：ビットマツプメモリ・モジュール、８：コモン・バ
ス、９ ： ＤＭＡバス、１１．１２：ゲート、６：レ
ーザビーム・プリンタ、４ ： Ｉ／Ｆコントロール・
モジュール。 特許出願人 株式会社リ コ −第 牛
図 ＣＡＳ 出力データ ライト 第 ５ 図 ビットマツ メモリ ビツトマツ メモリ ビットマツ メモリ ビットマツ
タのブロック図、第２図は第１図のＤＭＡ転送のための
信号線構成図、第３図は第１図のダイナミックＲＡＭ１
ビット当りの周辺回路を示す回路図、第４図は第１図の
動作タイムチャート、第５図は第１図のビットマツプメ
モリ・モジュールの詳細ブロック図である。 ３：ビットマツプメモリ・モジュール、８：コモン・バ
ス、９ ： ＤＭＡバス、１１．１２：ゲート、６：レ
ーザビーム・プリンタ、４ ： Ｉ／Ｆコントロール・
モジュール。 特許出願人 株式会社リ コ −第 牛
図 ＣＡＳ 出力データ ライト 第 ５ 図 ビットマツ メモリ ビツトマツ メモリ ビットマツ メモリ ビットマツ
Claims (1)
- 大量のデータを格納するビットマップメモリと、該ビッ
トマップメモリから直接データを読み出して、これを出
力手段に転送するＤＭＡコントローラとを有する制御装
置において、上記ビットマップメモリを複数ブロックに
分割し、任意のメモリ・ブロックに対してＤＭＡコント
ローラからデータ要求を行い、データの読み出しとメモ
リの消去を行つている間、他のメモリ・ブロックに対し
てＣＰＵからデータの書き込みを行うことを特徴とする
ビットマップメモリ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15597884A JPS6134586A (ja) | 1984-07-26 | 1984-07-26 | ビツトマツプメモリ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15597884A JPS6134586A (ja) | 1984-07-26 | 1984-07-26 | ビツトマツプメモリ制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6134586A true JPS6134586A (ja) | 1986-02-18 |
Family
ID=15617681
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15597884A Pending JPS6134586A (ja) | 1984-07-26 | 1984-07-26 | ビツトマツプメモリ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6134586A (ja) |
-
1984
- 1984-07-26 JP JP15597884A patent/JPS6134586A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CA1152212A (en) | Main storage configuration control system | |
| JP2909592B2 (ja) | コンピュータメモリシステム | |
| KR890017611A (ko) | 페이지 모드 메모리에 기억된 정보를 억세스하기 위한 장치 및 방법 | |
| JP2004536417A (ja) | 読出及び書込動作でバースト順序が異なるアドレッシングを行うメモリデバイス | |
| WO2024007914A1 (zh) | Sram控制系统、方法、fpga芯片及电子设备 | |
| JPS6134586A (ja) | ビツトマツプメモリ制御方式 | |
| JP2004127305A (ja) | メモリ制御装置 | |
| US6766403B2 (en) | CPU system with high-speed peripheral LSI circuit | |
| US5566350A (en) | Information device for providing fast data transfer with minimum overhead | |
| US20010002481A1 (en) | Data access unit and method therefor | |
| JP2944280B2 (ja) | インタフェース回路 | |
| JP3079956B2 (ja) | プリンタ | |
| KR100283187B1 (ko) | 공통 메모리를 사용하는 시스템에서 공통 메모리 억세스장치 및 방법 | |
| JPS6326753A (ja) | メモリ−バス制御方法 | |
| JPH09311812A (ja) | マイクロコンピュータ | |
| KR100690597B1 (ko) | 이중모드 직접메모리접근을 지원하는 중앙처리장치를이용한 단일모드 직접메모리접근 구현 방법 | |
| JP2712733B2 (ja) | 拡張入出力装置におけるデータ転送制御方式 | |
| JP3136681B2 (ja) | データ処理装置 | |
| JP2906440B2 (ja) | 多重化伝送装置のメモリアクセス方式 | |
| JP2570271B2 (ja) | 半導体メモリ制御装置 | |
| JPS6269347A (ja) | ダイレクトメモリアクセスコントロ−ラ | |
| JPS62165782A (ja) | 高速アクセス可能な記憶装置 | |
| JPS59175091A (ja) | リフレツシユ制御方式 | |
| JPH0498435A (ja) | 計算機システムの共有メモリ制御装置 | |
| JPH01241457A (ja) | ページバッファ制御回路 |