JP2906440B2 - 多重化伝送装置のメモリアクセス方式 - Google Patents
多重化伝送装置のメモリアクセス方式Info
- Publication number
- JP2906440B2 JP2906440B2 JP1120024A JP12002489A JP2906440B2 JP 2906440 B2 JP2906440 B2 JP 2906440B2 JP 1120024 A JP1120024 A JP 1120024A JP 12002489 A JP12002489 A JP 12002489A JP 2906440 B2 JP2906440 B2 JP 2906440B2
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- JP
- Japan
- Prior art keywords
- address
- control
- memory
- fifo
- data
- Prior art date
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- Time-Division Multiplex Systems (AREA)
- Communication Control (AREA)
Description
【発明の詳細な説明】 （産業上の利用分野） 本発明は多重化伝送装置のハードウエア制御メモリの
アクセス方式に関し、特にCPUから制御メモリへのハー
ドウエア制御サイクルに影響を与えないアクセス方式に
関する。
アクセス方式に関し、特にCPUから制御メモリへのハー
ドウエア制御サイクルに影響を与えないアクセス方式に
関する。
（従来の技術） 従来、この種のメモリアクセス方式は、CPUからアク
セスする時間を設定し、その間にメモリ内容を読出し／
書込みする方式が公知である。
セスする時間を設定し、その間にメモリ内容を読出し／
書込みする方式が公知である。
従つて、CPUがメモリをアクセスするために或るサイ
クル期間だけ制御を停止し、メモリをアクセスする制御
を行つている。第３図は、従来技術によるメモリアクセ
スサイクルの一例を示す説明図である。第３図からも理
解されるように、CPUがメモリをアクセスするときにメ
モリはCPUに接続され、ハードウエアの制御を行うこと
ができない。
クル期間だけ制御を停止し、メモリをアクセスする制御
を行つている。第３図は、従来技術によるメモリアクセ
スサイクルの一例を示す説明図である。第３図からも理
解されるように、CPUがメモリをアクセスするときにメ
モリはCPUに接続され、ハードウエアの制御を行うこと
ができない。
（発明が解決しようとする課題） 上述した従来の多重化伝送装置のメモリアクセス方式
は、CPUがメモリをアクセスするために或るサイクル期
間だけ制御を停止し、メモリをアクセスするための制御
を行つているので、ハードウエアの制御を最大限に行う
ことができないと云う欠点がある。
は、CPUがメモリをアクセスするために或るサイクル期
間だけ制御を停止し、メモリをアクセスするための制御
を行つているので、ハードウエアの制御を最大限に行う
ことができないと云う欠点がある。
本発明の目的は、通常のハードウエアを制御するため
に必要な制御メモリアドレスとCPUから制御メモリをア
クセスするためのアドレスとを比較してFIFOを制御する
ことにより上記欠点を除去し、完全にハードウエアを制
御できるように構成した多重化伝送装置のメモリアクセ
ス方式を提供することにある。
に必要な制御メモリアドレスとCPUから制御メモリをア
クセスするためのアドレスとを比較してFIFOを制御する
ことにより上記欠点を除去し、完全にハードウエアを制
御できるように構成した多重化伝送装置のメモリアクセ
ス方式を提供することにある。
（課題を解決するための手段） 本発明による多重化伝送装置のメモリアクセス方式
は、多重化伝送装置のハードウエアを制御する制御メモ
リと、 前記制御メモリのアドレスをFIFO形式で格納しCPUバ
スとの間で授受するアドレスFIFOレジスタと、 前記制御メモリのデータをFIFO形式で格納し、前記CP
Uバスとの間で授受するデータFIFOレジスタと、 前記アドレスFIFOレジスタの内容とアドレス発生器か
らのアドレスとを比較する比較器と、 前記比較器出力により前記アドレスFIFOレジスタとデ
ータFIFOレジスタを制御することによりハードウエアの
制御サイクルを停止させずに前記制御メモリをアクセス
するFIFO制御部とを具備するものである。
は、多重化伝送装置のハードウエアを制御する制御メモ
リと、 前記制御メモリのアドレスをFIFO形式で格納しCPUバ
スとの間で授受するアドレスFIFOレジスタと、 前記制御メモリのデータをFIFO形式で格納し、前記CP
Uバスとの間で授受するデータFIFOレジスタと、 前記アドレスFIFOレジスタの内容とアドレス発生器か
らのアドレスとを比較する比較器と、 前記比較器出力により前記アドレスFIFOレジスタとデ
ータFIFOレジスタを制御することによりハードウエアの
制御サイクルを停止させずに前記制御メモリをアクセス
するFIFO制御部とを具備するものである。
（実施例） 次に、本発明について図面を参照して説明する。
第１図は、本発明による多重化伝送装置のメモリアク
セス方式の一実施例を示すブロツク図である。
セス方式の一実施例を示すブロツク図である。
第１図において、１は制御メモリ、２はアドレス発生
器、３はラツチ、４はバツフア、５は比較器、６はFIFO
制御部、７はアドレスFIFOレジスタ、８はデータFIFOレ
ジスタ、101はCPUバス、102はデータバス、103はアドレ
スバス、104はハードウエア制御信号線、105はクロツク
信号線である。
器、３はラツチ、４はバツフア、５は比較器、６はFIFO
制御部、７はアドレスFIFOレジスタ、８はデータFIFOレ
ジスタ、101はCPUバス、102はデータバス、103はアドレ
スバス、104はハードウエア制御信号線、105はクロツク
信号線である。
制御メモリ１に蓄積されている制御データはアドレス
発生器２のアドレスに従つて読出され、ラツチ３でラツ
チされ、ハードウエアの制御に使用される。このとき、
アドレスFIFOレジスタ７に蓄積されているアドレスデー
タと、アドレス発生器２により得られたアドレスとが比
較器５で比較される。これに伴つて、FIFO制御部６の制
御によりデータFIFOレジスタ８のデータを制御メモリ１
に書込んだり、あるいは制御メモリ１からのデータをバ
ツフア４を通してデータFIFOレジスタ８に読出したりす
る。
発生器２のアドレスに従つて読出され、ラツチ３でラツ
チされ、ハードウエアの制御に使用される。このとき、
アドレスFIFOレジスタ７に蓄積されているアドレスデー
タと、アドレス発生器２により得られたアドレスとが比
較器５で比較される。これに伴つて、FIFO制御部６の制
御によりデータFIFOレジスタ８のデータを制御メモリ１
に書込んだり、あるいは制御メモリ１からのデータをバ
ツフア４を通してデータFIFOレジスタ８に読出したりす
る。
第２図は、第１図に示すメモリアクセス方式における
メモリアクセスサイクルの一例を示す説明図である。
メモリアクセスサイクルの一例を示す説明図である。
読出し時には制御メモリ１から読出されたデータがデ
ータFIFOレジスタ８へ書込まれ、書込み時にはデータFI
FOレジスタ８から読出されたデータが制御メモリ１へ書
込まれ、同時にハードウエアの制御にも使用される。
ータFIFOレジスタ８へ書込まれ、書込み時にはデータFI
FOレジスタ８から読出されたデータが制御メモリ１へ書
込まれ、同時にハードウエアの制御にも使用される。
（発明の効果） 以上説明したように本発明は、実行サイクルのデータ
を盗取つたり、あるいは割込んで書込むことにより、CP
Uがアクセスするためのサイクルを挿入することなくハ
ードウエア制御を行うことができ、ハードウエアの機能
を十二分に使用できると云う効果がある。
を盗取つたり、あるいは割込んで書込むことにより、CP
Uがアクセスするためのサイクルを挿入することなくハ
ードウエア制御を行うことができ、ハードウエアの機能
を十二分に使用できると云う効果がある。
第１図は、本発明による多重化伝送装置のメモリアクセ
ス方式の一実施例を示すブロツク図である。 第２図は、第１図に示すメモリアクセス方式におけるメ
モリアクセスサイクルの一例を示す説明図である。 第３図は、従来技術によるメモリアクセスサイクルの一
例を示す説明図である。 １……制御メモリ、２……アドレス発生器 ３……ラツチ、４……バツフア ５……比較器、６……FIFO制御部 ７……アドレスFIFOレジスタ ８……データFIFOレジスタ
ス方式の一実施例を示すブロツク図である。 第２図は、第１図に示すメモリアクセス方式におけるメ
モリアクセスサイクルの一例を示す説明図である。 第３図は、従来技術によるメモリアクセスサイクルの一
例を示す説明図である。 １……制御メモリ、２……アドレス発生器 ３……ラツチ、４……バツフア ５……比較器、６……FIFO制御部 ７……アドレスFIFOレジスタ ８……データFIFOレジスタ
Claims (1)
- 【請求項１】多重化伝送装置のハードウエアを制御する
制御メモリと、 前記制御メモリのアドレスをFIFO形式で格納しCPUバス
との間で授受するアドレスFIFOレジスタと、 前記制御メモリのデータをFIFO形式で格納し、前記CPU
バスとの間で授受するデータFIFOレジスタと、 前記アドレスFIFOレジスタの内容とアドレス発生器から
のアドレスとを比較する比較器と、 前記比較器出力により前記アドレスFIFOレジスタとデー
タFIFOレジスタを制御することによりハードウエアの制
御サイクルを停止させずに前記制御メモリをアクセスす
るFIFO制御部と、 を具備することを特徴とする多重化伝送装置のメモリア
クセス方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120024A JP2906440B2 (ja) | 1989-05-12 | 1989-05-12 | 多重化伝送装置のメモリアクセス方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1120024A JP2906440B2 (ja) | 1989-05-12 | 1989-05-12 | 多重化伝送装置のメモリアクセス方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02299333A JPH02299333A (ja) | 1990-12-11 |
| JP2906440B2 true JP2906440B2 (ja) | 1999-06-21 |
Family
ID=14776024
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1120024A Expired - Lifetime JP2906440B2 (ja) | 1989-05-12 | 1989-05-12 | 多重化伝送装置のメモリアクセス方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2906440B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01102659A (ja) * | 1987-10-15 | 1989-04-20 | Fujitsu Ltd | Ｒａｍ書き込み／読み出し調停方式 |
-
1989
- 1989-05-12 JP JP1120024A patent/JP2906440B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02299333A (ja) | 1990-12-11 |
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