JPH064457A - 電子ファイリング装置 - Google Patents
電子ファイリング装置Info
- Publication number
- JPH064457A JPH064457A JP16246292A JP16246292A JPH064457A JP H064457 A JPH064457 A JP H064457A JP 16246292 A JP16246292 A JP 16246292A JP 16246292 A JP16246292 A JP 16246292A JP H064457 A JPH064457 A JP H064457A
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- JP
- Japan
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- image data
- memory
- dma
- image
- control unit
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- Pending
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- Bus Control (AREA)
Abstract
(57)【要約】
【目的】 画像読み取り装置と画像編集装置間の画像デ
ータの転送を高速化した電子ファイリング装置を提供す
る。 【構成】 画像読み取り装置１２側の画像データを格納
しておくメモリ８と、メモリ８から読み出した画像デー
タを一時蓄える出力バッファ１０との間にレジスタ１４
を加えた。 【効果】 メモリ制御部７はＤＭＡ制御部５が送り出す
ＤＭＡ確認信号を受け取ると同時に、予めレジスタ１４
にセットされた画像データを出力できるので画像データ
のＤＭＡ転送の高速化が図れる。
ータの転送を高速化した電子ファイリング装置を提供す
る。 【構成】 画像読み取り装置１２側の画像データを格納
しておくメモリ８と、メモリ８から読み出した画像デー
タを一時蓄える出力バッファ１０との間にレジスタ１４
を加えた。 【効果】 メモリ制御部７はＤＭＡ制御部５が送り出す
ＤＭＡ確認信号を受け取ると同時に、予めレジスタ１４
にセットされた画像データを出力できるので画像データ
のＤＭＡ転送の高速化が図れる。
Description
【０００１】
【産業上の利用分野】本発明は、画像読み取り装置と画
像編集装置間の画像データの転送を高速化した電子ファ
イリング装置に関する。
像編集装置間の画像データの転送を高速化した電子ファ
イリング装置に関する。
【０００２】
【従来の技術】従来の電子ファイリング装置における画
像読み取り装置と画像編集装置間の画像データのＤＭＡ
（ダイレクトメモリアクセス）転送は、以下のようにし
て行っていた。
像読み取り装置と画像編集装置間の画像データのＤＭＡ
（ダイレクトメモリアクセス）転送は、以下のようにし
て行っていた。
【０００３】図２は従来の電子ファイリング装置のブロ
ック図である。図２において、電子ファイリング装置は
画像読み取り装置１と画像編集装置２とで構成されてお
り、画像読み取り装置１と画像編集装置２との間のデー
タ等のやり取りは専用のインターフェイスケーブルを通
じて行われる。
ック図である。図２において、電子ファイリング装置は
画像読み取り装置１と画像編集装置２とで構成されてお
り、画像読み取り装置１と画像編集装置２との間のデー
タ等のやり取りは専用のインターフェイスケーブルを通
じて行われる。
【０００４】まず、構成の概要を説明する。画像編集装
置２のメインＣＰＵ３が画像読み取り装置１のスレーブ
ＣＰＵ４に対して読み取り命令を出すと、スレーブＣＰ
Ｕ４はこの命令を受けて、画像編集装置２のＤＭＡ制御
部５に対しＤＭＡ要求信号を送ると共に、画像データ読
み取り部６に対して画像データを読み取る制御信号を送
る。画像編集装置２のＤＭＡ制御部５は、スレーブＣＰ
Ｕ４のＤＭＡ要求信号を受け取るとメインＣＰＵ３に対
してバス要求信号を送る。メインＣＰＵ３はこのバス要
求信号を受け取るとバスを開放し、ＤＭＡ制御部５にバ
ス開放信号を送る。ＤＭＡ制御部５は、画像読み取り装
置１のメモリ制御部７に対してメインＣＰＵ３から指示
された一定量の範囲ＤＭＡ確認信号を送り、画像読み取
り装置１側のメモリ８と画像編集装置２側のビデオＲＡ
Ｍ９間で読み取った画像データのＤＭＡ転送が行われ
る。ＤＭＡ制御部５は、ＤＭＡ転送が終了するとスレー
ブＣＰＵ４に対してＤＭＡ終了信号を送る。
置２のメインＣＰＵ３が画像読み取り装置１のスレーブ
ＣＰＵ４に対して読み取り命令を出すと、スレーブＣＰ
Ｕ４はこの命令を受けて、画像編集装置２のＤＭＡ制御
部５に対しＤＭＡ要求信号を送ると共に、画像データ読
み取り部６に対して画像データを読み取る制御信号を送
る。画像編集装置２のＤＭＡ制御部５は、スレーブＣＰ
Ｕ４のＤＭＡ要求信号を受け取るとメインＣＰＵ３に対
してバス要求信号を送る。メインＣＰＵ３はこのバス要
求信号を受け取るとバスを開放し、ＤＭＡ制御部５にバ
ス開放信号を送る。ＤＭＡ制御部５は、画像読み取り装
置１のメモリ制御部７に対してメインＣＰＵ３から指示
された一定量の範囲ＤＭＡ確認信号を送り、画像読み取
り装置１側のメモリ８と画像編集装置２側のビデオＲＡ
Ｍ９間で読み取った画像データのＤＭＡ転送が行われ
る。ＤＭＡ制御部５は、ＤＭＡ転送が終了するとスレー
ブＣＰＵ４に対してＤＭＡ終了信号を送る。
【０００５】次に、画像データのＤＭＡ転送の詳細を説
明する。ＤＭＡ制御部５からＤＭＡ確認信号を受け取っ
たメモリ制御部７は、スレーブＣＰＵ４の指示に基づき
メモリ８のアドレス及び読み出し信号の作成を行い、画
像データ読み取り部６で読み取りメモリ８に格納してお
いた画像データを読み出して出力バッファ１０に転送す
る。出力バッファ１０に転送された画像データは、画像
編集装置２側の入力バッファ１１を経由してビデオＲＡ
Ｍ９へ書き込まれる。
明する。ＤＭＡ制御部５からＤＭＡ確認信号を受け取っ
たメモリ制御部７は、スレーブＣＰＵ４の指示に基づき
メモリ８のアドレス及び読み出し信号の作成を行い、画
像データ読み取り部６で読み取りメモリ８に格納してお
いた画像データを読み出して出力バッファ１０に転送す
る。出力バッファ１０に転送された画像データは、画像
編集装置２側の入力バッファ１１を経由してビデオＲＡ
Ｍ９へ書き込まれる。
【０００６】
【発明が解決しようとする課題】しかしながら、このよ
うな従来の構成では、画像読み取り装置１側のメモリ制
御部７は、ＤＭＡ制御部５が送り出すＤＭＡ確認信号を
受け取った後、初めてメモリ８のアドレス及び読み出し
信号を作成し、メモリ８から画像データを読み取って出
力バッファ１０に転送していた。このため、この一連の
過程で手間取り、画像読み取り装置１と画像編集装置２
間の画像データの高速転送に抑制がかかるという問題点
を有していた。
うな従来の構成では、画像読み取り装置１側のメモリ制
御部７は、ＤＭＡ制御部５が送り出すＤＭＡ確認信号を
受け取った後、初めてメモリ８のアドレス及び読み出し
信号を作成し、メモリ８から画像データを読み取って出
力バッファ１０に転送していた。このため、この一連の
過程で手間取り、画像読み取り装置１と画像編集装置２
間の画像データの高速転送に抑制がかかるという問題点
を有していた。
【０００７】本発明はこのような従来の問題点を解決
し、画像読み取り装置と画像編集装置間の画像データの
転送を高速化した電子ファイリング装置を提供すること
を目的とする。
し、画像読み取り装置と画像編集装置間の画像データの
転送を高速化した電子ファイリング装置を提供すること
を目的とする。
【０００８】
【課題を解決するための手段】以上の目的を達成するた
めに本発明は、画像読み取り装置側の画像データを格納
しておくメモリと、メモリから読み出した画像データを
一時蓄える出力バッファとの間にレジスタを加えた。
めに本発明は、画像読み取り装置側の画像データを格納
しておくメモリと、メモリから読み出した画像データを
一時蓄える出力バッファとの間にレジスタを加えた。
【０００９】
【作用】この構成により、メモリ制御部はＤＭＡ制御部
が送り出すＤＭＡ確認信号を受け取ると同時に、予めレ
ジスタにセットされた画像データを出力できる。
が送り出すＤＭＡ確認信号を受け取ると同時に、予めレ
ジスタにセットされた画像データを出力できる。
【００１０】
【実施例】以下、図面を参照しながら本発明の実施例を
請求項に即して説明するが、従来例と同一のものには同
一の番号を付し重複説明は省略する。
請求項に即して説明するが、従来例と同一のものには同
一の番号を付し重複説明は省略する。
【００１１】図１は本発明の電子ファイリング装置のブ
ロック図である。図１において、電子ファイリング装置
は画像読み取り装置１２と画像編集装置１３とで構成さ
れており、画像読み取り装置１２と画像編集装置１３と
の間のデータ等のやり取りは専用のインターフェイスケ
ーブルを通じて行われる。
ロック図である。図１において、電子ファイリング装置
は画像読み取り装置１２と画像編集装置１３とで構成さ
れており、画像読み取り装置１２と画像編集装置１３と
の間のデータ等のやり取りは専用のインターフェイスケ
ーブルを通じて行われる。
【００１２】まず、構成の概要を説明する。画像編集装
置１３のメインＣＰＵ３が画像読み取り装置１２のスレ
ーブＣＰＵ４に対して読み取り命令を出すと、スレーブ
ＣＰＵ４はこの命令を受けて、画像編集装置１３のＤＭ
Ａ制御部５に対しＤＭＡ要求信号を送ると共に、画像デ
ータ読み取り部６に対して画像データを読み取る制御信
号を送る。画像編集装置１３のＤＭＡ制御部５は、スレ
ーブＣＰＵ４のＤＭＡ要求信号を受け取るとメインＣＰ
Ｕ３に対してバス要求信号を送る。メインＣＰＵ３はこ
のバス要求信号を受け取るとバスを開放し、ＤＭＡ制御
部５にバス開放信号を送る。ＤＭＡ制御部５は、画像読
み取り装置１２のメモリ制御部７に対してメインＣＰＵ
３から指示された一定量の範囲ＤＭＡ確認信号を送り、
画像読み取り装置１２側のメモリ８と画像編集装置１３
側のビデオＲＡＭ９間で読み取った画像データのＤＭＡ
転送が行われる。ＤＭＡ制御部５は、ＤＭＡ転送が終了
するとスレーブＣＰＵ４に対してＤＭＡ終了信号を送
る。ここまでの処理は従来例と同一である。
置１３のメインＣＰＵ３が画像読み取り装置１２のスレ
ーブＣＰＵ４に対して読み取り命令を出すと、スレーブ
ＣＰＵ４はこの命令を受けて、画像編集装置１３のＤＭ
Ａ制御部５に対しＤＭＡ要求信号を送ると共に、画像デ
ータ読み取り部６に対して画像データを読み取る制御信
号を送る。画像編集装置１３のＤＭＡ制御部５は、スレ
ーブＣＰＵ４のＤＭＡ要求信号を受け取るとメインＣＰ
Ｕ３に対してバス要求信号を送る。メインＣＰＵ３はこ
のバス要求信号を受け取るとバスを開放し、ＤＭＡ制御
部５にバス開放信号を送る。ＤＭＡ制御部５は、画像読
み取り装置１２のメモリ制御部７に対してメインＣＰＵ
３から指示された一定量の範囲ＤＭＡ確認信号を送り、
画像読み取り装置１２側のメモリ８と画像編集装置１３
側のビデオＲＡＭ９間で読み取った画像データのＤＭＡ
転送が行われる。ＤＭＡ制御部５は、ＤＭＡ転送が終了
するとスレーブＣＰＵ４に対してＤＭＡ終了信号を送
る。ここまでの処理は従来例と同一である。
【００１３】次に、画像データのＤＭＡ転送の詳細を説
明する。スレーブＣＰＵ４はＤＭＡ制御部５に対しＤＭ
Ａ要求信号を送ると共に、メモリ制御部７に対してはメ
モリ８からアドレス先頭の画像データを読み出しレジス
タ１４にセットするように制御を行う。ＤＭＡ制御部５
からＤＭＡ確認信号を受け取ったメモリ制御部７は、レ
ジスタ１４にセットされた画像データを出力バッファ１
０に転送すると共にゲート信号を開く。出力バッファ１
０に転送された画像データは、画像編集装置１３側の入
力バッファ１１を経由してビデオＲＡＭ９へ書き込まれ
る。メモリ制御部７はＤＭＡ確認信号を受け取った際、
メモリ８からアドレスを１つ更新した画像データを読み
出してレジスタ１４へ出力し、レジスタ１４は出力バッ
ファ１０が前の画像データを出力し終わると同時にこの
新たなる画像データをセットする。この一連の処理はＤ
ＭＡ転送が終了するまで繰り返される。
明する。スレーブＣＰＵ４はＤＭＡ制御部５に対しＤＭ
Ａ要求信号を送ると共に、メモリ制御部７に対してはメ
モリ８からアドレス先頭の画像データを読み出しレジス
タ１４にセットするように制御を行う。ＤＭＡ制御部５
からＤＭＡ確認信号を受け取ったメモリ制御部７は、レ
ジスタ１４にセットされた画像データを出力バッファ１
０に転送すると共にゲート信号を開く。出力バッファ１
０に転送された画像データは、画像編集装置１３側の入
力バッファ１１を経由してビデオＲＡＭ９へ書き込まれ
る。メモリ制御部７はＤＭＡ確認信号を受け取った際、
メモリ８からアドレスを１つ更新した画像データを読み
出してレジスタ１４へ出力し、レジスタ１４は出力バッ
ファ１０が前の画像データを出力し終わると同時にこの
新たなる画像データをセットする。この一連の処理はＤ
ＭＡ転送が終了するまで繰り返される。
【００１４】この結果、画像読み取り装置１２側から画
像編集装置１３側への画像データの転送時間は、ＤＭＡ
制御部５が送り出すＤＭＡ確認信号に対して出力バッフ
ァ１０及び入力バッファ１１間の画像データの転送に要
する時間のみに依存する。このことにより、メモリ制御
部７でＤＭＡ確認信号を受け取った後、メモリ８に対し
てアドレス及び読み出し信号を作成する時間と、メモリ
８へのアクセス時間とを省くことが可能となり、画像デ
ータのＤＭＡ転送の高速化が図れる。
像編集装置１３側への画像データの転送時間は、ＤＭＡ
制御部５が送り出すＤＭＡ確認信号に対して出力バッフ
ァ１０及び入力バッファ１１間の画像データの転送に要
する時間のみに依存する。このことにより、メモリ制御
部７でＤＭＡ確認信号を受け取った後、メモリ８に対し
てアドレス及び読み出し信号を作成する時間と、メモリ
８へのアクセス時間とを省くことが可能となり、画像デ
ータのＤＭＡ転送の高速化が図れる。
【００１５】更に、レジスタ１４を追加するだけの簡単
な変更で済むので、アクセススピードは速いがコストが
高いメモリの使用や、ＤＭＡ回路部の並列処理化に伴う
回路の増大化を避けることができる。
な変更で済むので、アクセススピードは速いがコストが
高いメモリの使用や、ＤＭＡ回路部の並列処理化に伴う
回路の増大化を避けることができる。
【００１６】
【発明の効果】本発明の電子ファイリング装置は、画像
読み取り装置側の画像データを格納しておくメモリと、
メモリから読み出した画像データを一時蓄える出力バッ
ファとの間にレジスタを加えた。
読み取り装置側の画像データを格納しておくメモリと、
メモリから読み出した画像データを一時蓄える出力バッ
ファとの間にレジスタを加えた。
【００１７】この構成により、メモリ制御部はＤＭＡ制
御部が送り出すＤＭＡ確認信号を受け取ると同時に、予
めレジスタにセットされた画像データを出力できるので
画像データのＤＭＡ転送の高速化が図れる。
御部が送り出すＤＭＡ確認信号を受け取ると同時に、予
めレジスタにセットされた画像データを出力できるので
画像データのＤＭＡ転送の高速化が図れる。
【図１】本発明の電子ファイリング装置のブロック図
【図２】従来の電子ファイリング装置のブロック図
１ 画像読み取り装置 ２ 画像編集装置 ３ メインＣＰＵ ４ スレーブＣＰＵ ５ ＤＭＡ制御部 ６ 画像データ読み取り部 ７ メモリ制御部 ８ メモリ ９ ビデオＲＡＭ １０ 出力バッファ １１ 入力バッファ １２ 画像読み取り装置 １３ 画像編集装置 １４ レジスタ
Claims (1)
- 【請求項１】スレーブＣＰＵと、画像データ読み取り部
で読み取った画像データを格納するメモリと、メモリか
ら画像データの転送を受ける出力バッファと、メモリか
ら画像データを読み出して出力バッファに転送するメモ
リ制御部を備えた画像読み取り装置側と、メインＣＰＵ
と、メモリ制御部にＤＭＡ転送のための信号を送るＤＭ
Ａ制御部を備え、出力バッファから転送された画像デー
タを入力バッファで受け取りビデオＲＡＭに書き込む画
像編集装置側とで構成された電子ファイリング装置であ
って、画像読み取り装置側のメモリと出力バッファとの
間にレジスタを設けたことを特徴とする電子ファイリン
グ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16246292A JPH064457A (ja) | 1992-06-22 | 1992-06-22 | 電子ファイリング装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16246292A JPH064457A (ja) | 1992-06-22 | 1992-06-22 | 電子ファイリング装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH064457A true JPH064457A (ja) | 1994-01-14 |
Family
ID=15755081
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16246292A Pending JPH064457A (ja) | 1992-06-22 | 1992-06-22 | 電子ファイリング装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH064457A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9235421B2 (en) | 2012-03-30 | 2016-01-12 | Brother Kogyo Kabushiki Kaisha | Systems, methods, and non-transitory, computer-readable media for performing image processing using controllers that perform distinct functions |
-
1992
- 1992-06-22 JP JP16246292A patent/JPH064457A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9235421B2 (en) | 2012-03-30 | 2016-01-12 | Brother Kogyo Kabushiki Kaisha | Systems, methods, and non-transitory, computer-readable media for performing image processing using controllers that perform distinct functions |
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