JPH02293957A - データ選択転送方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目　次］ 概要 産業上の利用分野 従来の技術（第６〜９図） 発明が解決しようとする課悪 課題を解決するための手段（第１図） 作　用（第１図） 実施例（第２〜５図） 発明の効果 ［概　要］ ある記憶手段に記憶されているデータを他の記憶手段へ
選択的に転送記憶するデータ選択転送方式に関し、 ＭＰＵで行なっていた転送データの比較制御を分離する
ことにより、ダイナミックメモリアクセスコントローラ
を用いてデータを選択して転送できるようにすることを
目的とし、 第１の記憶手段に記憶されているデータを第２の記憶手
段へ転送して記憶するものにおいて、データ転送のため
の指示をするマイクロプロセッシングユニットと、マイ
クロプロセッシングユニットからの転送指示を受けて該
第１の記憶手段に記憶されているデータを該第２の記憶
手段へ転送するダイナミックメモリアクセスコントロー
ラと、マイクロプロセッシングユニットからデータ選択
転送のための比較元データを受けるとともにこの比較元
データと転送すべきデータとを比較して該第２の記憶手
段へのデータの書き込み状態を制御する比較制御手段と
をそなえるように構成する。

［産業上の利用分野］ 本発明は、ある記憶手段に記憶されているデータを他の
記憶手段へ選択的に転送記憶するデータ選択転送方式に
関する。

近年のコンピュータシステムにおいては、データ構造の
階暦化が進んでいるととと相まって，各階層へのデータ
転送の高速化が要求されている。

［従来の技術］ 第６図は従来のデータ選択転送方式を示すブロック図で
あるが、この第６図において、１０１は転送元記憶手段
、１０２は転送先記憶手段で、これらの記憶手段１０１
，１０２としては、メモリまたは記憶機能（バッファ機
能）付き入出力インタフェースｉ　／　ｏが考えられる
。

１０３はマイクロプロセッシングユニット（ＭＰＵ）１
’、．：ｌｍ（７）ＭＰＵ１０３１１記憶手段１ｏ１に
記憶されているデータを記憶手段１０２へ転送して記憶
させるものであり、このＭＰＵ１０３，記憶手段１０１
，１０２は相互にデータパス１０４，アドレスバス１０
５を介して接続されている。

１０６は発振回路で、この発振回路１０６からのクロッ
クＣＬＫによって転送タイミングがとられる， １０７は転送元記憶手段１０１からのリード（読み出し
）制御信号線、１０８は転送先記憶手段１０２へのライ
ト（書き込み）制御線である。

このような構成により，記憶手段１０１に記憶されてい
るデータを記憶手段１０２へ転送して記憶する場合につ
いて、第７図に示すフローチャートを用いて説明する。

まず．ＭＰｔＪ１０３がリード制御信号線１０７を介し
転送元記憶手段１０１へ読み出し制御信号Ｒを送出する
ことにより、転送元記憶手段１０１の所要のアドレスか
らデータを読み出し（ステップａ１；動作■）、ついで
転送元アドレスをインクリメントするとともに（ステッ
プａ２；動作■）、転送カウンタをデクリメントしたあ
と（ステップａ３；動作■）、比較元データと転送デー
タとが一致するかどうかを判定する（ステップａ４；動
作■）。

もし，一致すれば．ＭＰＵ１０３がライト制御信号線１
０８を介し転送先記憶手段１０２へ書き込み制御信号Ｗ
を送出することにより，転送先記憶手段１０２の所要ア
ドレスにデータを書き込んでから（ステップａ５；出力
動作）、転送先アドレスをインクリメントする（ステッ
プａ６；出力アドレスカウント更新）． そして、転送カウンタが０かどうかを判定し（ステップ
ａ７；動作■）、転送カウンタがＯでなければ，再度ス
テップａ１へ戻り、以降同様の処理を繰り返す． なお、ステップａ４でＮｏの場合、即ち比較元データと
転送データとが不一致の場合は、ステップａ５，ａ６を
ジャンプして、ステップａ７の処理を行なう． また，ステップａ７で、転送カウンタが０になると，処
理を終了する． このように比較元データと転送データとが一致している
場合は，転送データを記憶手段１０２に書き込み，比較
元データと転送データとが一致していない場合は，転送
データを記憶手段１０２に書き込まないように、ＭＰＵ
１０３で制御することにより，データを選択的に転送す
ることができる。

ここで、比較元データと転送データとが一致した場合の
タイミングチャートを示すと、第８図（ａ）〜（ｅ）の
ようになり、比較元データと転送データとが不一致の場
合のタイミングチャートを示すと、第９図（ａ）〜（ｄ
）のようになる。

［発明が解決しようとする課題コ しかしながら、このような従来のデータ選択転送方式で
は，データの転送および選択動作をＭＰＵｌ０３を介し
て行なっているので、非常に時間がかかるという問題点
がある。

なお、第７図に示すフローチャートを処理するに際して
のクロック数は，ステップａｌ（動作■）において６，
ステップａ２（動作■）において４、ステップａ３（動
作■）において４、ステップａ４（動作■）において４
、ステップａ５（出力動作）において４、ステップａ６
（出力アドレス更新）において４、ステップａ７（動作
■）において４必要になり，このため総計で、最大３２
クロック分必要となり、最小２２クロック分必要となる
。

ところで、一般にデータの高速転送技術として、ＭＰＵ
を介さずにメモリと周辺のデバイス間で直接データをや
りとりするコントローラ（ＤＭＡＣ：ダイナミックメモ
リアクセスコントローラ）が提供されているが、かかる
ＤＭＡＣでは、データを選択して転送することができな
い。

本発明は、上記のような問題点に鑑みてなされたもので
、ＭＰＵで行なっていた転送データの比較制御を分離す
ることにより、ダイナミックメモリアクセスコントロー
ラを用いてデータを選択して転送できるようにした、デ
ータ選択転送方式を提供することを目的とする。

［課題を解決するための手段］ 第１図は本発明の原理ブロック図である。

この第１図において、１は転送元記憶手段としての第１
の記憶手段、２は転送先記憶手段としての第２の記憶手
段で、第１の記憶手段１に記憶されているデータが第２
の記憶手段２へ転送して記憶されるようになっている． ３はマイクロプロセッシングユニット（ＭＰＵ）で、こ
のＭＰＵ３はデータ転送のための指示をするもので、４
はダイナミックメモリアクセスコントローラ（ＤＭＡＣ
）で、このＤＭＡＣ４は，ＭＰＵ３からの転送指示を受
けて第１の記憶手段１に記憶されているデータを第２の
記憶手段２へ転送するものである。

５は比較制御手段で，この比較制御手段５は、ＭＰＵ３
からデータ選択転送のための比較元データを受けるとと
もにこの比較元データと転送すべきデータとを比較して
第２の記憶手段２へのデータの書き込み状態を制御する
ものである。

また、６は発振回路で、この発振回路６がらのクロック
ＣＬＫによって転送タイミングがとられる． さらに、第１，第２の記憶手段１，２，ＭＰＵ３，ＤＭ
ＡＣ４，比較制御手段５は相互にデータバス７，アドレ
スバス８を介して接続されている．なお、９は第１の記
憶手段１からのリード（読み出し）制御信号線、１０は
第２の記憶手段２へのライト（書き込み）制御線であり
、１１は比較制御手段５から出される書き込み制御信号
のためのゲート回路である。

［作　用］ 上述の本発明のデータ選択転送方式では，第１の記憶手
段１に記憶されているデータを第２の記憶手段２へ選択
的に転送するには，まず、ＭＰＵ３が，データ転送のた
めの指示をＤＭＡＣ４へ出すとともに、データ選択転送
のための比較元データを比較制御手段５へ出す． これにより、ＤＭＡＣ４が、第１の記憶手段１に記憶さ
れているデータを第２の記憶手段２へ転送することにな
るが、このとき、比較制御手段５によって，ＭＰＵ３か
らの比較元データと転送すべきデータとが比較されるこ
とにより、第２の記憶手段２へのデータの書き込み状態
が制御される。

これにより、第１の記憶手段１に記憶されているデータ
を第２の記憶手段２へ選択的に転送することができる。

［実施例コ 以下、図面を参照して本発明の実施例を説明する． 第２図は本発明の一実施例を示すブロック図で、この第
２図において、１は転送元記憶手段（第１の記憶手段）
、２は転送先記憶手段（第２の記憶手段）で、転送元記
憶手段１に記憶されているデータが転送先記憶手段２へ
転送されて記憶されるようになっている。なお、これら
の記憶手段１，２としては、メモリまたは記憶機能（バ
ッファ機能）付き入出力インタフェースｉ　／　ｏが考
えられる。

３はマイクロプロセッシングユニット（ＭＰｔＪ）で、
このＭＰＵ３はデータ転送のための指示をするもので，
４はダイナミックメモリアクセスコントローラ（ＤＭＡ
Ｃ）で、このＤＭＡＣ４は、ＭＰＵ３のダイナミックメ
モリアクセス要求信号線３ａからの転送要求ＤＭＡＲＥ
Ｑを受けて転送元記憶手段１に記憶されているデータを
ＭＰＵ３を介さずに転送先記憶手段２へ転送するもので
ある。

なお、転送要求ＤＭＡＲＥＱを受けると，ＤＭＡＣ４か
らＭＰＵ３ヘダイナミックメモリアクセス許可信号線４
ａを通じて転送許可信号ＤＭＡＡＣＫが返される。

５は比較制御部（比較制御手段）で，この比較制御部５
は，ＭＰＵ３からデータ選択転送のための比較元データ
を受けるとともに転送すべきデータとを比較して転送先
記憶手段２へのデータの書き込み状態を制御するもので
、このために、この比較制御部５は、比較元レジスタ５
１，比較回路５２，信号制御回路５３，タイミング制御
回路５４，ゲート回路５５，５６を有している。

ここで、比較元レジスタ５１は、ＭＰＵ３からデータ選
択転送のための比較元データを受けてこれを記憶するも
ので、比較元データが設定されると、ゲート回路５５へ
の設定確認信号線５１ａをロー（Ｌｏｗ）レベルの固定
出力にする。なお、初期時はハイ（Ｈｉｇｈ）レベルに
ある．比較回路５２は、比較元レジスタ５１から内部デ
ータパス５ｌｂを通じで供給される比較元データとデー
タバス７上のデータとを比較して，不一致を検出すれば
、不一致検出信号線５２ａへローレベル信号（ＡＣＴ信
号）を出し、一致すれば，不一致検出信号線５２ａヘハ
イレベル信号を出すものである。

信号Ｍ御回Ｉ６５３は、比較回路５２の不一致検出信号
線５２ａからの信号を受け、タイミング制御回路５４の
タイミング通知信号線５４ａからの信号で、ゲート回路
５６を通じ出力部チャネルに対する外部エンド入力信号
ＥＮＤをＤＭＡＣ４へ出力するとともに，ゲート回路５
５を通じ出力部に対する外部ライト信号Ｗを出力するも
のである。

タイミング．制御回路５４は，発振回路６からのクロッ
クＣＬＫを分周してこの分周クロックをタイミング信号
として信号制御回路５３へ出力するものである。

ゲート回路５５は、比較元レジスタ５１の設定確認信号
線５１ａからの信号と、信号制御回路５３からの信号と
を受けて．出力部チャネルに対する外部エンド入力信号
ＥＮＤをＤＭＡＣ４へ出力するもので，ゲート回路５６
は、比較元レジスタ５１の設定確認信号線５１ａからの
信号と、信号制御回路５３からの信号とを受けて、出力
部に対する外部ライト信号Ｗを出力するものである。

また，６は発振回路で、この発振回路６からのクロツク
ＣＬＫによって転送タイミングがとられる。

さらに，転送元記憶手段１，転送先記憶手段２，ＭＰＵ
３，ＤＭＡＣ４，比較制御部５は相互にデータパス７，
アドレスバス８を介して接続されている。

なお，９は転送元記憶手段１からのリード制御信号線で
，この信号線９へのリード制御信号はＭＰＵ３，ＤＭＡ
Ｃ４から出される。

また，１０は転送先記憶手段２へのライト制御線であり
、この信号線１０へのライト制御信号はＭＰＵ３，ゲー
ト回路１１から出される。

ここで、ゲート回路１ｌは，ＤＭＡＣ４からの信号と、
比較制御部５から出される書き込み制御信号とに応じて
、上記の外部ライト信号Ｗを出力するものである。

上述の構成により、転送元記憶手段１に記憶されている
データを転送先記憶手段２へ選択的に転送するに際して
は、まず．ＭＰＵ３から比較制御部５の比較元レジスタ
５１へ比較元データを送り、この比較元データを比較元
レジスタ５１に格納する。

次に、ＭＰＵ３は、ＤＭＡＣ４に対し、転送元アドレス
（転送元記憶手段１），転送先アドレス（転送先記憶手
段２），転送バイト数を設定し、転送要求ＤＭＡＲＥＱ
を出す．即ち、ダイナミックメモリアクセス要求信号線
３ａをハイにする。

これにより、ＤＭＡＣ４は、転送元記憶手段１における
転送元アドレスよりデータをＤＭＡＣ４の中に読み込み
、転送先記憶手段２の転送先アドレスへ出力する。

このとき、比較元データとＤＭＡＣ４が読み込むときの
データとが一致していれば、設定確認信号線５１ａはロ
ーレベル，不一致検出信号線５２ａはハイレベルとなり
、これにより，信号制御回路５３の制御信号線５３ａ，
５３ｂの信号は、タイミング制御回路５４のタイミング
通知信号ｆｉ５４ａからのタイミング信号により、共に
ローレベルになる。従って，この場合は．転送先記憶手
段２へのライト制御信号Ｗは書き込み状態になり、書き
込みはＤＭＡＣ４の出力に依存し、従来のＤＭＡ転送を
行なう（第３図の動作■，■参照）。

一方、比較元データとＤＭＡＣ４が読み込むデータとが
一致していなければ，設定確認信号線５１ａはローレベ
ル，不一致検出信号線５２ａは口−レベルとなり、これ
により，信号制御回路５３の制御線５３ａ，５３ｂの信
号は共にハイレベルになる。従って、この場合は、転送
先記憶手段２へのライト制御信号ＷはＤＭＡＣ４によら
ずハイレベル状態、即ち書き込み禁止状態になり、ＤＭ
ＡＣ４からの出力は無効となる（第３図の動作■，■参
照）。

このようにして、比較元データと一致したちののみ、転
送元記憶手段１への書き込みが有効となるように、比較
制御部５がＤＭＡＣ４を制御することにより、セレテイ
ングとデータ転送とを同時且つＭＰＵ３を介さずに行な
うことができ、これにより，データを選択的に転送する
処理を高速に行なうことができる。

なお、第３＠（ａ）〜（ｈ）に示すタイミングチャート
を説明するためのフローチャートは、第４図のようにな
る。すなわち、このフローでは、まず、ステップＡ１で
、転送元アドレスからデータを読み出し、アドレスをイ
ンクリメントするとともに，転送カウントをデクリメン
トし（第３図の動作■，■；クロツク数にすると、２ク
ロツク分）、次のステップＡ２で、転送先アドレスへデ
ータを書き込むと共に，アドレスをインクリメントする
［第３図の動作■，■（動作■は実際には無効動作とな
る；クロツク数にすると、２クロツク分）．このように
，本方式によれば，クロツクは総計で、最大，最小４ク
ロツク分あれば足り、従来、最大で３２クロツク分必要
とし、最小２２クロック分必要としていた場合に比べ、
クロック総数を激減することができる。このようにクロ
ック数を少なくできるということは、高速な処理が可能
であることを意味する。

なお、比較制御部５に対しデータの上位３ビット分を入
力し、転送元記憶手段（ＲＡＭ）１内の４バイト構成の
データ群（モードが上位３ビット）からｒｏｌｌモード
のデータ（Ｄｉ，Ｄ２）のみを転送先記憶手段（ＲＡＭ
）２へ選択して転送する場合の例を示すと、第５図のよ
うになる。この場合は、まず、ＭＰＵ３がＤＭＡＣ４に
転送元記憶手段１の転送アドレス，転送先記憶手段２の
転送先アドレス，転送元記憶手段１の最大個数を転送カ
ウントし、４バイトごとの転送モードとして設定し，比
較制御部５に対しては，比較元レジスタ５１にｒｏ　１
　１Ｊを設定する。次に，ＤＭＡＣ４に転送要求ＤＭＡ
ＲＥＱを送る。この転送要求ＤＭＡＲＥＱを受けたＤＭ
ＡＣ４は転送元記憶手段１から転送先記憶手段２へｔｏ
１　１Ｊモードのデータのみを選択してデータ転送する
．このようにしてセレクティングを行ないデータ転送を
行なう処理に対して，比較とデータ転送とを同時に行な
うため、時間を大幅に短縮することができ、これにより
、従来の性能の４〜６倍のデータ転送が可能となり，そ
の結果、かかるセレクティング転送処理の高速化におお
いに寄与するものである。

［発明の効果］ 以上詳述したように、本発明のデータ選択転送方式によ
れば，データ転送のための指示をするＭＰＵと、ＭＰＵ
からの転送指示を受けて第１の記憶手段に記憶されてい
るデータを第２の記憶手段へ転送するＤＭＡＣと、ＭＰ
Ｕからデータ選択転送のための比較元データを受けると
ともにこの比較元データと転送すべきデータとを比較し
て第２の記憶手段へのデータの書き込み状態を制御する
比較制御手段とをそなえているという簡素な楕成で、Ｍ
ＰＵで行なっていた転送データの比較制御を分離するこ
とができ、これにより、ＤＭＡＣを用いてデータを選択
して転送することができるので、従来の性能の４〜６倍
のデータ転送が可能となり、その結果、かかるセレクテ
ィング転送処理の高速化におおいに寄与するという利点
がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図， 第２図は本発明の一実施例を示すブロック図，第３図は
本発明の一実施例の作用を説明するためのタイミングチ
ャート、 第４図は本発明の一実施例の作用を説明するためのフロ
ーチャート， 第５図は本発明の具体的な実施例を示すブロック図、 第６図は従来例を示すブロック図， 第７図は従来例の作用を説明するためのフローチャート
、 第８，９図はそれぞれ従来例の作用を説明するためのタ
イミングチャートである。 図において、 １は転送元記憶手段（第１の記憶手段），２は転送先記
憶手段（第２の記憶手段）、３はＭＰＵ、 ３ａはダイナミックメモリアクセス要求信号線、４はＤ
ＭＡＣ． ４ａはダイナミックメモリアクセス許可信号線、５は比
較制御部（比較制御手段）、 ６は発振回路、 ７はデータパス， ８はアドレスバス、 ９はライト制御線、 １０はリード制御線， １１はゲート回路， ５１は比較元レジスタ、 ５１ａは設定確認信号線、 ５ｌｂは内部データパス， ５２は比較回路， ５２ａは不一致検出信号線、 ５３は信号制御回路， ５３ａ，５３ｂは制御信号線， ５４はタイミング制御回路、 ５４ａはタイミング通知信号線、 ５５．５６はゲート回路である。 オリ発日月の１児理ブロック凪 ５−−一比較制卿軒 ９−一一ライト利養Ｐ糸袈 〇一−’）−Ｆ’年Ｉ１卸手東 ５ｌｂ−−一内皆ｆデニ５Ｋス ５４ａ−−−タイミング通欠ロイ８！７棟長日ｒＡｃｈ
一ラＣ′かヒ令１ｊの４丁用ｊ言え帽す不ためめフロー
チャート第４図 １　−一一Φ反デ（テし名己小声、う一ｔ９，４ａ−−
−ブイナミッグメ毛り丁刊１．．創甲１丁イ吉弓糸身し
９−一−ライト制令甲糸象， １０−一一リード′牛り哨［ｌｌｌｌ＃檗．１　１−一
一往二ト凹Ｅ名→ 本溌帆のＨ−的な犬］管有ｈ示すブロック目第５図 第６図 イＬ表勿り呵￥＆ｔ是日ｇす乃ためハフロー今ヤード第
７図

Claims (1)

1. 【特許請求の範囲】 第１の記憶手段（１）に記憶されているデータを第２の
   記憶手段（２）へ転送して記憶するものにおいて、 データ転送のための指示をするマイクロプロセッシング
   ユニット（３）と、 該マイクロプロセッシングユニット（３）からの転送指
   示を受けて該第１の記憶手段（１）に記憶されているデ
   ータを該第２の記憶手段（２）へ転送するダイナミック
   メモリアクセスコントローラ（３）と、 該マイクロプロセッシングユニット（３）からデータ選
   択転送のための比較元データを受けるとともに該比較元
   データと転送すべきデータとを比較して該第２の記憶手
   段（２）へのデータの書き込み状態を制御する比較制御
   手段（５）とをそなえていることを 特徴とする、データ選択転送方式。