JP2003150534A - チェインブロック転送方法及び通信制御装置 - Google Patents

Abstract

(57)【要約】 【課題】 ポーリング直後において、前回アクセスした
ものと異なるデータバッファのアクセスを可能とする。 【解決手段】 フラグの論理状態に基づいて上記ＤＭＡ
制御部によりポーリングが行われ、ポーリングの終了後
にそのディスクリプタ（１６１７）における第１ポイン
タ及び第２ポインタが上記ＤＭＡ制御部により再リード
され、上記ポーリングが終了する前に当該ディスクリプ
タの内容を更新することにより、ポーリング直後におい
て、前回アクセスしたものと異なるデータバッファ（１
６０９）のアクセスが可能とされる。また、上記ポーリ
ングが終了する前に当該ディスクリプタの内容を更新す
ることにより、ポーリング直後に異なるチェイン列に変
更可能であり、その際に、チェインブロック転送が停止
されたディスクリプタの次のディスクリプタで別のチェ
イン列を指定する方式に比べてオーバーヘッドの低減を
図る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、通信制御技術、さ
らにはチェインブロック転送方法及び通信制御装置に関
する。

【０００２】

【従来の技術】ＨＤＬＣ系通信制御用ＬＳＩにおいて
は、高度なパケット処理を行うため、チェインブロック
転送というＤＭＡ（ダイレクト・メモリ・アクセス）形
式の転送方式がサポートされている。このチェインブロ
ック転送方式は、メモリ上の複数のデータバッファを連
続して転送制御するための手段とされる。各データバッ
ファにはそれの属性を示すためのディスクリプタが付随
している。このディスクリプタには、次のディスクリプ
タ先頭アドレス、対応するバッファアドレス、データ
長、及びステータスが含まれる。

【０００３】ＭＰＵ（マイクロプロセッシングユニッ
ト）によって必要数のディスクリプタがメモリ上に予め
記憶されることにより、通信制御用ＬＳＩに内蔵された
ダイレクトメモリアクセスコントローラ（ＤＭＡＣ）
は、自立的にデータの連続転送を行い得る。複数のディ
スクリプタが存在するとき、ＭＰＵは、リング状にディ
スクリプタを結合させることが可能である。リング状に
ディスクリプタが関連付けられたとき、ＤＭＡＣは、あ
るディスクリプタが初めてアクセスされるものなのか、
かつて一度アクセスされたものなのかは、そのディスク
リプタの情報からは判断できない。そこでオーナーシッ
プビット（ＯＳＢ）と称されるビットをディスクリプタ
のステータス中に設け、一度でもＤＭＣＡがディスクリ
プタをアクセスした場合には、そのディスクリプタのオ
ーナーシップビット（ＯＳＢ）を論理値“１”にセット
することによってＤＭＡＣがアクセス済みのディスクリ
プタか否かの判別を可能としている。オーナーシップビ
ット（ＯＳＢ）が論理値“０”の場合、当該ディスクリ
プタに属するバッファは転送許可状態とされるが、オー
ナーシップビット（ＯＳＢ）が論理値“１”の場合、当
該ディスクリプタに属するバッファは転送禁止状態とさ
れる。従ってオーナーシップビット（ＯＳＢ）が論理値
“１”にセットされているディスクリプタをアクセスし
た場合、ＤＭＡＣは次の転送に入らず、一定時間をおい
てディスクリプタにおけるステータスのリードを繰り返
す。この動作を「ポーリング」と称する。そして、ＭＰ
Ｕによってオーナーシップビット（ＯＳＢ）が論理値
“１”から論理値“０”に書き換えられると、ＤＭＡＣ
は動作を再開する。

【０００４】尚、チェインブロック転送について記載さ
れた文献の例としては、特許公開２０００−２９８６４
０号公報がある。

【０００５】

【発明が解決しようとする課題】チェインブロック転送
モードにおいて、データ転送終了後、ＤＭＡＣはオーナ
ーシップビット（ＯＳＢ）に論理値“１”をライトす
る。ＤＭＡＣがディスクリプタ・ステータスをリードし
たときに、オーナーシップビット（ＯＳＢ）が論理値
“１”だった場合、ＤＭＡプライオリティ・コントロー
ル・レジスタ（ＰＣＲ）のＯＳＥＢビットが論理値
“１”ならば当該バッファの転送を行わず、一定期間お
いた後に再びそのディスクリプタ・ステータスのリード
が行われる。オーナーシップビット（ＯＳＢ）が論理値
“０”になった場合、ＤＭＡＣによるデータ転送が行わ
れる。このやり方は、シーケンスの流れからも自然であ
るが、停止していたディスクリプタに対応するデータバ
ッファを必ずアクセスすることになり柔軟性に欠ける。
つまり、ポーリング直後において、前回アクセスしたも
のと異なるデータバッファへアクセスしたくても、それ
ができない。また、別のチェイン列に変更したい場合に
は、上記のようにオーナーシップビット（ＯＳＢ）が論
理値“１”とされてチェインブロック転送が停止された
ディスクリプタの次のディスクリプタで別のチェイン列
を指定する必要がある。この場合、あるディスクリプタ
においてオーナーシップビット（ＯＳＢ）が論理値
“１”とされてチェインブロック転送が停止され、次に
オーナーシップビット（ＯＳＢ）が論理値“０”に書き
換えられた場合に、当該ディスクリプタに対応するデー
タバッファがアクセスされてから、次のディスクリプタ
のリードが行われることから、そこで必ずオーバーヘッ
ドが発生する。

【０００６】本発明の目的は、ポーリング直後におい
て、前回アクセスしたものと異なるデータバッファのア
クセスを可能とするための技術を提供することにある。

【０００７】本発明の別の目的は、異なるチェイン列に
変更する場合のオーバーヘッドを低減するための技術を
提供することにある。

【０００８】本発明の上記並びにその他の目的と新規な
特徴は本明細書の記述及び添付図面から明らかになるで
あろう。

【０００９】

【課題を解決するための手段】本願において開示される
発明のうち代表的なものの概要を簡単に説明すれば下記
の通りである。

【００１０】〔１〕ＤＭＡ制御部がポインタ情報に基づ
いて上記ディスクリプタをリードする第１リード処理
と、上記第１処理でリードされたディスクリプタに含ま
れている所定ビットが所定論理値に変化されるのを待つ
ポーリング処理と、上記ポーリング処理が終了された
後、上記ポーリング処理にかかるディスクリプタをその
先頭アドレスから上記ＤＭＡ制御部が再リードする第２
リード処理とを含める。

【００１１】上記の手段によれば、ディスクリプタにお
ける所定ビットの論理状態に基づくポーリングが終了し
た後に、上記ＤＭＡ制御部によりディスクリプタが再リ
ードされるため、上記ポーリングが終了する前に当該デ
ィスクリプタの内容を更新することにより、ポーリング
直後において、前回アクセスしたものと異なるデータバ
ッファのアクセスが可能とされる。また、上記ポーリン
グが終了する前に当該ディスクリプタの内容を更新する
ことにより、ポーリング直後に異なるチェイン列に変更
可能であり、その際に、チェインブロック転送が停止さ
れたディスクリプタの次のディスクリプタで別のチェイ
ン列を指定する方式に比べてオーバーヘッドの低減を図
ることができる。

【００１２】〔２〕ＤＭＡ制御部がポインタ情報に基づ
いて上記ディスクリプタをリードする第１リード処理
と、上記第１処理でリードされたディスクリプタに含ま
れている上記フラグが所定論理値に変化されるのを待つ
ポーリング処理と、上記ポーリング処理が終了された
後、上記ポーリング処理にかかるディスクリプタにおけ
る上記第１ポインタ及び上記第２ポインタを上記ＤＭＡ
制御部が再リードする第２リード処理とを含める。

【００１３】上記の手段によれば、上記ディスクリプタ
における上記フラグの論理状態に基づいて上記ＤＭＡ制
御部によりポーリングが行われ、ポーリングの終了後に
そのディスクリプタにおける第１ポインタ及び第２ポイ
ンタが上記ＤＭＡ制御部により再リードされ、上記ポー
リングが終了する前に当該ディスクリプタの内容が更新
されることにより、ポーリング直後において、前回アク
セスしたものと異なるデータバッファのアクセスが可能
とされる。また、上記ポーリングが終了する前に当該デ
ィスクリプタの内容を更新することにより、ポーリング
直後に異なるチェイン列に変更可能であり、その際に、
チェインブロック転送が停止されたディスクリプタの次
のディスクリプタで別のチェイン列を指定する方式に比
べてオーバーヘッドの低減を図ることができる。

【００１４】〔３〕次にアクセスされるディスクリプタ
のスタートアドレスが設定される第１ポインタと、その
ディスクリプタに属するデータバッファのスタートアド
レスが設定される第２ポインタと、上記ＤＭＡ制御部に
よって一度アクセスされてから上記マイクロプロセッシ
ングユニットによって書き換えられるまでは、上記ＤＭ
Ａ制御回路の再アクセスが禁止されるフラグとを有し、
データバッファの属性情報を有すると共にポインタ情報
によって連鎖可能にされた複数のディスクリプタと、上
記ディスクリプタを順次参照しながらデータのチェイン
ブロック転送を制御可能なＤＭＡ制御部とを用いてチェ
インブロック転送が行われるとき、上記ＤＭＡ制御部が
ポインタ情報に基づいて上記ディスクリプタをリードす
る第１リード処理と、上記第１処理でリードされたディ
スクリプタに含まれている上記フラグが所定論理値に変
化されるのを待つポーリング処理と、上記フラグの論理
値がマイクロプロセッシングユニットによって書き換え
られる前に、上記マイクロプロセッシングユニットが上
記第１ポインタ及び上記第２ポインタを更新するポイン
タ更新処理と、上記フラグが上記マイクロプロセッシン
グユニットによって所定論理値に変化されることにより
上記ポーリング処理が終了された後、上記ポーリング処
理が終了されたディスクリプタにおける上記第１ポイン
タ及び上記第２ポインタを上記ＤＭＡ制御部が再リード
する第２リード処理とを含める。

【００１５】上記の手段によれば、上記ディスクリプタ
における上記フラグの第１論理状態に基づいて上記ＤＭ
Ａ制御部によりポーリングが行われ、上記フラグが上記
マイクロプロセッシングユニットによって第２論理状態
に書き換えられる前に、上記マイクロプロセッシングユ
ニットによってそのディスクリプタが更新され、上記フ
ラグが上記マイクロプロセッシングユニットによって第
２論理状態に書き換えられた後にそのディスクリプタは
上記ＤＭＡ制御部により上記第１ポインタ及び第２ポイ
ンタが再リードされることにより、上記ポーリングが終
了する前に当該ディスクリプタの内容を更新することに
より、ポーリング直後において、前回アクセスしたもの
と異なるデータバッファのアクセスが可能とされる。ま
た、上記ポーリングが終了する前に当該ディスクリプタ
の内容を更新することにより、ポーリング直後に異なる
チェイン列に変更可能であり、その際に、チェインブロ
ック転送が停止されたディスクリプタの次のディスクリ
プタで別のチェイン列を指定する方式に比べてオーバー
ヘッドの低減を図ることができる。

【００１６】〔４〕このとき、上記ポーリングのインタ
ーバルタイムは、そのときの上記マイクロプロセッシン
グユニットの負荷に応じて制御することができる。マイ
クロプロセッシングユニットの負荷が比較的重くなった
場合には、インターバルタイムが比較的長めに調整さ
れ、また、マイクロプロセッシングユニットの負荷が比
較的軽くなった場合には、インターバルタイムが比較的
短めに調整することができる。通常、ディスクリプタの
書き換えはバスを介してマイクロプロセッシングユニッ
トによって行われるが、マイクロプロセッシングユニッ
トの負荷が比較的重い場合において、インターバルタイ
ムが短いと、マイクロプロセッシングユニットはバスの
使用権を獲得するのが困難になる。そうかといってイン
ターバルタイムを長めに設定すると、データ転送処理時
間の短縮化が阻害される。そこで、上記のようにマイク
ロプロセッシングユニットの負荷に応じてインターバル
タイムを制御することにより、このインターバルタイム
の適正化を図ることができる。

【００１７】〔５〕複数のデータバッファと、上記デー
タバッファに対応して形成され、上記データバッファの
属性情報を有すると共にポインタ情報によって連鎖可能
にされた複数のディスクリプタと、上記ディスクリプタ
を順次参照しながらデータのチェインブロック転送を制
御可能なＤＭＡ制御部と、上記ディスクリプタの書き換
えを可能とするマイクロプロセッシングユニットとを含
んで通信制御装置が構成されるとき、上記ディスクリプ
タは、次にアクセスされるディスクリプタのスタートア
ドレスが設定される第１ポインタと、そのディスクリプ
タに属するデータバッファのスタートアドレスが設定さ
れる第２ポインタと、上記ＤＭＡ制御部によって一度ア
クセスされてから上記マイクロプロセッシングユニット
によって書き換えられるまでは、上記ＤＭＡ制御回路の
再アクセスが禁止されるフラグとを含み、ＤＭＡ制御部
は、上記ディスクリプタにおける上記フラグの論理状態
に基づくポーリングが行われるとき、そのポーリングの
終了後に当該ディスクリプタを再リードするための制御
回路を含む。

【００１８】上記の手段によれば、上記ディスクリプタ
における上記フラグの論理状態に基づいて上記ＤＭＡ制
御部によりポーリングが行われ、ポーリングの終了後に
そのディスクリプタにおける第１ポインタ及び第２ポイ
ンタが上記ＤＭＡ制御部により再リードされ、上記ポー
リングが終了する前に当該ディスクリプタの内容が更新
されることにより、ポーリング直後において、前回アク
セスしたものと異なるデータバッファのアクセスが可能
とされる。また、上記ポーリングが終了する前に当該デ
ィスクリプタの内容を更新することにより、ポーリング
直後に異なるチェイン列に変更可能であり、その際に、
チェインブロック転送が停止されたディスクリプタの次
のディスクリプタで別のチェイン列を指定する方式に比
べてオーバーヘッドの低減を図ることができる。

【００１９】〔６〕複数のデータバッファと、上記デー
タバッファに対応して形成され、上記データバッファの
属性情報を有すると共にポインタ情報によって連鎖可能
にされた複数のディスクリプタと、上記ディスクリプタ
を順次参照しながらデータのチェインブロック転送を制
御可能なＤＭＡ制御部と、上記ディスクリプタの書き換
えを可能とするマイクロプロセッシングユニットとを含
んで通信制御装置が構成されるとき、上記ディスクリプ
タは、次にアクセスされるディスクリプタのスタートア
ドレスが設定される第１ポインタと、そのディスクリプ
タに属するデータバッファのスタートアドレスが設定さ
れる第２ポインタと、上記ＤＭＡ制御部によって一度ア
クセスされてから上記マイクロプロセッシングユニット
によって書き換えられるまでは、上記ＤＭＡ制御回路の
再アクセスが禁止されるフラグと、再リード処理を有効
にするか否かが設定される選択ビットとを含み、上記Ｄ
ＭＡ制御部は、上記選択ビットによって上記再リード処
理が有効とされ、且つ、上記ディスクリプタにおける上
記フラグの論理状態に基づくポーリングが行われると
き、そのポーリングの終了後に当該ディスクリプタを再
リードするための制御回路を含む。

【００２０】上記の手段によれば、選択ビットによっ
て、再リード処理を有効とされる場合に、上記ディスク
リプタにおける上記フラグの論理状態に基づいて上記Ｄ
ＭＡ制御部によりポーリングが行われ、ポーリングの終
了後にそのディスクリプタにおける第１ポインタ及び第
２ポインタが上記ＤＭＡ制御部により再リードされ、上
記ポーリングが終了する前に当該ディスクリプタの内容
が更新されることにより、ポーリング直後において、前
回アクセスしたものと異なるデータバッファのアクセス
が可能とされる。また、そのとき上記ポーリングが終了
する前に当該ディスクリプタの内容を更新することによ
り、ポーリング直後に異なるチェイン列に変更可能であ
り、その際に、チェインブロック転送が停止されたディ
スクリプタの次のディスクリプタで別のチェイン列を指
定する方式に比べてオーバーヘッドの低減を図ることが
できる。

【００２１】〔７〕複数のデータバッファと、上記デー
タバッファに対応して形成され、上記データバッファの
属性情報を有すると共にポインタ情報によって連鎖可能
にされた複数のディスクリプタと、上記ディスクリプタ
を順次参照しながらデータのチェインブロック転送を制
御可能なＤＭＡ制御部と、上記ディスクリプタの書き換
えを可能とするマイクロプロセッシングユニットとを含
んで通信制御装置が構成されるとき、上記ディスクリプ
タは、次にアクセスされるディスクリプタのスタートア
ドレスが設定される第１ポインタと、そのディスクリプ
タに属するデータバッファのスタートアドレスが設定さ
れる第２ポインタと、上記ＤＭＡ制御部によって一度ア
クセスされてから上記マイクロプロセッシングユニット
によって書き換えられるまでは、上記ＤＭＡ制御回路の
再アクセスが禁止されるフラグとを含み、ＤＭＡ制御部
は、上記ディスクリプタの所望アドレスを退避可能なレ
ジスタと、上記ディスクリプタにおける所定フラグの論
理状態に基づいてポーリングが行われるとき、そのポー
リングが終了後に、上記レジスタの保持情報に基づいて
当該ディスクリプタを再リードするための制御回路とを
含む。

【００２２】上記の手段によれば、ＤＭＡ制御部は、上
記ディスクリプタの先頭アドレスを退避しておくための
レジスタが設けられることにより、上記ディスクリプタ
における所定フラグの論理状態に基づいてポーリングが
行われるとき、そのポーリングが終了後に、上記レジス
タの保持情報に基づいて当該ディスクリプタの先頭アド
レスから再リードすることができるので、上記ポーリン
グが終了する前に当該ディスクリプタの内容を更新する
ことにより、ポーリング直後において、前回アクセスし
たものと異なるデータバッファのアクセスが可能とされ
る。また、そのとき上記ポーリングが終了する前に当該
ディスクリプタの内容を更新することにより、ポーリン
グ直後に異なるチェイン列に変更可能であり、その際
に、チェインブロック転送が停止されたディスクリプタ
の次のディスクリプタで別のチェイン列を指定する方式
に比べてオーバーヘッドの低減を図ることができる。

【００２３】〔８〕複数のデータバッファと、上記デー
タバッファに対応して形成され、上記データバッファの
属性情報を有すると共にポインタ情報によって連鎖可能
にされた複数のディスクリプタと、上記ディスクリプタ
を順次参照しながらデータのチェインブロック転送を制
御可能なＤＭＡ制御部と、上記ディスクリプタの書き換
えを可能とするマイクロプロセッシングユニットとを含
んで通信制御装置が構成されるとき、上記ディスクリプ
タは、上記ＤＭＡ制御部が一度アクセスしたディスクリ
プタを上記マイクロプロセッシングユニットが書き換え
る前に再アクセスしないためのフラグに基づいて行われ
る処理を有効にするか否かを設定するための機能選択用
ビットを含み、ＤＭＡ制御部は、上記ディスクリプタの
所望アドレスを退避しておくためのレジスタと、上記機
能選択用ビットによって上記処理が有効とされる場合の
上記ディスクリプタにおける上記フラグの論理状態に基
づくポーリングが行われるとき、そのポーリングの終了
後に、上記レジスタの保持情報に基づいて当該ディスク
リプタを再リードするための制御回路とを含む。

【００２４】上記の手段によれば、上記ＤＭＡ制御部が
一度アクセスしたディスクリプタを上記マイクロプロセ
ッシングユニットが書き換える前に再アクセスしないた
めのフラグに基づいて行われる処理を有効にするか否か
を設定するための選択ビットを含み、この機能選択用ビ
ットによって上記処理が有効とされる場合に、ポーリン
グの後にレジスタの保持情報に基づいて当該ディスクリ
プタの先頭アドレスから再リードされるようになってい
るため、必要に応じて上記処理を選択することができる
ので、使い勝手の向上を図ることができる。

【００２５】

〔９〕複数のデータバッファと、上記デー
タバッファに対応して形成され、上記データバッファの
属性情報を有すると共にポインタ情報によって連鎖可能
にされた複数のディスクリプタと、上記ディスクリプタ
を順次参照しながらデータのチェインブロック転送を制
御可能なＤＭＡ制御部と、上記ディスクリプタの書き換
えを可能とするマイクロプロセッシングユニットとを含
んで通信制御装置が構成されるとき、上記ディスクリプ
タは、上記ＤＭＡ制御部によって一度アクセスされてか
ら上記マイクロプロセッシングユニットによって書き換
えられるまでは、上記ＤＭＡ制御回路の再アクセスが禁
止されるフラグを有するステータスが、上記ディスクリ
プタのスタートアドレスに配置され、上記ステータスの
後には、次にアクセスされるディスクリプタのスタート
アドレスが設定される第１ポインタと、そのディスクリ
プタに属するデータバッファのスタートアドレスが設定
される第２ポインタとが配置され、上記ＤＭＡ制御部
は、上記ディスクリプタにおける上記フラグの論理状態
に基づくポーリングが行われるとき、そのポーリングの
終了後に、上記第１ポインタから順に当該ディスクリプ
タをリードするための制御回路を含む。

【００２６】上記の手段によれば、ステータスの後に第
１ポインタ及び第２ポインタが配置される構成が採用さ
れることにより、上記ディスクリプタにおける上記フラ
グの論理状態に基づくポーリングの終了後に、上記第１
ポインタから順に当該ディスクリプタがリードされる。
例えば別のチェイン列に変更したい場合には、ステータ
スにおける上記フラグに基づいてでポーリングが行われ
る期間中に、マイクロプロセッシングユニットによっ
て、上記第１ポインタや、上記第２ポインタなどを別の
チェイン列の情報に書き換えれば良い。それによれば、
ステータスにおける上記フラグの論理状態に基づくポー
リングが終了された後には、ステータスの後に配置され
ている上記第１ポインタや上記第２ポインタが順にリー
ドされ、このリードにより別のチェイン列への変更が可
能とされるため、上記ディスクリプタの再リードは不要
とされる。

【００２７】〔１０〕上記ＤＭＡ制御部に、上記マイク
ロプロセッシングユニットの負荷に応じて上記ポーリン
グのインターバルタイムを制御するためのインターバル
タム調整回路を含めることができる。その場合には、上
記のようにマイクロプロセッシングユニットの負荷に応
じてインターバルタイムを制御することにより、このイ
ンターバルタイムの適正化を図ることができる。

【００２８】〔１１〕上記ディスクリプタと上記ＤＭＡ
制御部とは、互いに共通の半導体チップに形成し、上記
データバッファは、上記ディスクリプタとは異なる半導
体チップに形成することができる。このとき、上記ＤＭ
Ａ制御部は、半導体チップ内のバスを介してディスクリ
プタをアクセスすることができるから、ディスクリプタ
リードの高速化を図ることができる。

【００２９】

【発明の実施の形態】図１には、本発明にかかる通信制
御装置の一例であるルータが示される。このルータ１０
０は、特に制限されないが、それぞれ公知の半導体集積
回路製造技術により単結晶シリコン基板などの一つの半
導体基板に形成されたＭＰＵ（マイクロプロセッシング
ユニット）１０１、シリアル制御装置１０２，１０３、
ＲＡＭ（ランダムアクセスメモリ）１０５、フラッシュ
メモリ１０６、及びＲＯＭ（リードオンリメモリ）１０
７を含み、それらが共通のバス１０４によって相互に結
合されている。

【００３０】ＭＰＵ１０１は、ＲＯＭ１０７上に格納さ
れた制御プログラム１１４を読み込み、そこに書かれた
手順に従って制御を行う。制御プログラムが書かれる場
所は、ＲＯＭ１０７以外でなくともよい。例えばフラッ
シュメモリ上や、ＲＡＭ１０５上に書かれてもよく、メ
モリの種類には依存しない。

【００３１】ＭＰＵ１０１は、制御プログラム１１４に
従い、シリアル制御装置Ａ、シリアル制御装置Ｂのレジ
スタの初期化、割込み処理、ＤＭＡ制御を行う。本例で
は、シリアル制御装置は２個であるが、２個以外の数量
であってもよい。

【００３２】また、ＭＰＵ１０１は、制御プログラム１
１４に従い、受送信データの処理を行い、フラッシュメ
モリ１０６上のルーティングテーブル１１３を参照しな
がらフレームを処理し、目的の局に処理されたフレーム
を、シリアル制御装置１０２又は１０３を介して送信す
る。ここで目的の局とは、本例には図示されていない
が、回線を介して接続される他の通信システムを指す。
本例では、ルーティングテーブル１１３をフラッシュメ
モリ１０６に形成しているが、制御プログラムあるいは
データエリアと同じメモリ、又はその他のメモリに形成
してもよい。

【００３３】シリアル回線Ａ上のデータをシリアル制御
装置１０２で受信し、回線Ａ用受信データエリア１０９
に格納する。シリアル制御装置１０２は、シリアル回線
Ａ上のフレームを認識し、プロトコル処理を行ってデー
タを分離する。分離された該データを内蔵されたＤＭＡ
Ｃを使用して回線Ａ用受信データエリア１０９に格納さ
れる。データが回線Ａ用受信データエリア１０９に格納
されると、ＭＰＵ１０１は、該データを解析し、ルーテ
ィングテーブル１１３に従って、宛先アドレスに対応す
る必要な処理を行う。この処理は、ワークエリア１１２
で行われるが、直接回線Ａ用受信データエリア１０９上
で行ってもよい。このデータの必要な処理を加え終わる
と、ＭＰＵ１０１は、該データを回線Ｂ用送信データエ
リア１１０に格納して、シリアル制御装置１０３を設定
して送信させる。シリアル制御装置１０３は、内蔵ＤＭ
ＡＣを使用して回線Ｂ用送信データエリア１１０上の該
データを取り込み、プロトコル処理を施してフレームに
組み立て、それをシリアル回線Ｂに送信する。

【００３４】シリアル回線Ｂ上のデータをシリアル制御
装置１０３で受信し、回線Ｂ用受信データエリア１１１
に格納する。シリアル制御装置１０３は、シリアル回線
Ｂ上のフレームを認識し、プロトコル処理を行ってデー
タを分離する。分離された該データは内蔵されたＤＭＡ
Ｃを使用して回線Ｂ用受信データエリア１１１に格納さ
れる。データが回線Ｂ用受信データエリア１１１に格納
されると、ＭＰＵ１０１は、そのデータを解析し、ルー
ティングテーブル１１３に従って、宛先アドレスに対応
する必要な処理を行う。この処理は、通常はワークエリ
ア１１２で行われるが、直接回線Ｂ用受信データエリア
上で行ってもよい。上記データに必要な処理を加え終わ
ると、ＭＰＵ１０１は、このデータを回線Ａ用送信デー
タエリア１０８に格納し、シリアル制御装置１０２を設
定して送信させる。シリアル制御装置１０２は、内蔵Ｄ
ＭＡＣを使用して回線Ａ用送信データエリア１０８上の
データを取り込み、プロトコル処理を施し、フレームに
組み立て、それをシリアル回線Ａに送信する。

【００３５】上記回線Ａ用送信データエリア１０８、上
記回線Ａ用受信データエリア１０９、上記回線Ｂ用送信
データエリア１１０、及び上記回線Ｂ用受信データエリ
ア１１１には、特に制限されないが、図５に示されるよ
うに、それぞれチェインブロック転送モードにおいて送
信データ又は受信データを格納するための複数のデータ
バッファ５０５〜５０８が形成される。このデータバッ
ファ５０５〜５０８には、その属性情報を有すると共に
ポインタ情報によって連鎖可能にされたディスクリプタ
５１５〜５１８が付加されており、このディスクリプタ
５１５〜５１８によって上記複数のデータバッファ５０
５〜５０８のアクセスが可能とされる。

【００３６】上記回線Ａ用送信データエリア１０８と上
記回線Ｂ用送信データエリア１１０とが同一構成とさ
れ、上記回線Ａ用受信データエリア１０９と上記回線Ｂ
用受信データエリア１１１とが同一構成とされるため、
ここでは、上記回線Ａ用送信データエリア１０８と上記
回線Ａ用受信データエリア１０９におけるディスクリプ
タについて説明する。

【００３７】図８には上記回線Ａ用送信データエリア１
０８における複数のディスクリプタのうちの一つが示さ
れる。

【００３８】図８に示されるように送信用ディスクリプ
タ８１は、特に制限されないが、チェインポインタ（Ｃ
Ｐ）、バッファポインタ（ＢＰ）、データ長（ＤＬ）、
ステータス（ＳＴ）を含んで成る。

【００３９】チェインポインタ（ＣＰ）は、特に制限さ
れないが、３２ビット構成とされ、次のディスクリプタ
のスタートアドレス３２ビットが初期設定される。バッ
ファ切換え時にチェインポインタ（ＣＰ）の設定値がカ
レント・ディスクリプタ・アドレス・レジスタにロード
される。

【００４０】バッファポインタ（ＢＰ）は、特に制限さ
れないが、３２ビット構成とされ、当該ディスクリプタ
に属するバッファのスタートアドレスが初期設定され
る。転送開始又はバッファ切換え時にバッファポインタ
の初期値がバッファ・アドレス・レジスタにロードされ
る。

【００４１】データ長（ＤＬ）は、特に制限されない
が、１６ビット構成とされ、当該ディスクリプタに属す
るバッファ内のデータ長がバイト数で初期設定される。
転送開始又はバッファ切換え時にデータ長の設定値がバ
イト・カウンタ・レジスタにロードされる。

【００４２】ステータス（ＳＴ）は、特に制限されない
が、８ビット構成とされ、当該ディスクリプタに属する
バッファ内のデータのフレーム転送終了指定、及び転送
終了指定が可能とされる。このステータス（ＳＴ）は、
送信時にはＭＰＵ１０１によって管理され、ＭＰＵ１０
１によって初期設定される。特に制限されないが、８ビ
ット構成におけるステータス（ＳＴ）の７ビット目、３
ビット目、１ビット目、及び０ビット目は、それぞれＥ
ＯＭ、ＵＤＲ、ＯＳＢ、及びＥＯＴとされる。

【００４３】ＥＯＭは、当該ディスクリプタに属するバ
ッファ内に、フレームの末尾があるか否かを指定するビ
ットとされる。このビットはＭＰＵ１０１によって予め
セットされる。特に制限されないが、ＥＯＭが論理値
“０”の場合には、当該ディスクリプタに属するバッフ
ァ内にフレームの末尾が無いことを示し、ＥＯＭが論理
値“１”の場合には、当該ディスクリプタに属するバッ
ファ内にフレームの末尾があることを示している。

【００４４】ＵＤＲは、当該ディスクリプタに属するバ
ッファがアンダーラン・フレームの一部であることを示
している。このビットはアンダーランが発生した場合
に、後述する送信ＤＭＡＣによってライトされる。特に
制限されないが、ＵＤＲが論理値“０”の場合には、当
該ディスクリプタに属するバッファが正常なフレームで
あることを示し、ＵＤＲが論理値“１”の場合には、当
該ディスクリプタに属するバッファがアンダーラン・フ
レームの一部であることを示している。送信中にアンダ
ーランが発生すると、そのときに転送されていたフレー
ムはアンダーラン・フレームとされる。

【００４５】ＯＳＢは、後述する送信ＤＭＡＣが一度ア
クセスしたディスクリプタをＭＰＵ１０１が書き換える
前に再アクセスしないためのフラグとされる。特に制限
されないが、ＯＳＢが論理値“０”の場合には、当該デ
ィスクリプタに属するバッファは転送許可状態とされ、
ＯＳＢが論理値“１”の場合には、当該ディスクリプタ
に属するバッファは転送禁止状態とされる。

【００４６】ＥＯＴは、複数フレーム転送時に、当該デ
ィスクリプタに属するバッファ内のデータを転送後、転
送終了とするか否かを指定するビットとされ、予めＭＰ
Ｕ１０１によって設定される。特に制限されないが、Ｅ
ＯＴが論理値“０”の場合には、当該ディスクリプタに
属するバッファ内のデータを転送後、転送終了としない
ことが指定される。また、ＥＯＴが論理値“１”の場合
には、当該ディスクリプタに属するバッファ内のデータ
を転送後、転送終了とすることが指定される。

【００４７】図９には上記回線Ａ用受信データエリア１
０９における複数のディスクリプタのうちの一つが示さ
れる。

【００４８】図９に示されるように受信用ディスクリプ
タ９１は、特に制限されないが、チェインポインタ（Ｃ
Ｐ）、バッファポインタ（ＢＰ）、データ長（ＤＬ）、
ステータス（ＳＴ）を含んで成る。

【００４９】チェインポインタ（ＣＰ）は、特に制限さ
れないが、３２ビット構成とされ、次のディスクリプタ
のスタートアドレス３２ビットが初期設定される。バッ
ファ切換え時にチェインポインタ（ＣＰ）の設定値がカ
レント・ディスクリプタ・アドレス・レジスタにロード
される。

【００５０】バッファポインタ（ＢＰ）は、特に制限さ
れないが、３２ビット構成とされ、当該ディスクリプタ
に属するバッファのスタートアドレスが初期設定され
る。転送開始又はバッファ切換え時にバッファポインタ
の初期値がバッファ・アドレス・レジスタにロードされ
る。

【００５１】データ長（ＤＬ）は、特に制限されない
が、１６ビット構成とされ、当該ディスクリプタに属す
るバッファ内のデータ長がバイト数で初期設定される。
チェインブロック転送モード（受信）時には、後述する
受信ＤＭＡＣにより管理され、受信データがバッファに
ライトされた後、そのバッファにライトしたデータのバ
イト数が後述する受信ＤＭＡＣにより書き込まれる。

【００５２】ステータス（ＳＴ）は、特に制限されない
が、８ビット構成とされ、当該ディスクリプタに属する
バッファ内のデータのステータスがセットされる。チェ
インブロック転送モード（受信）時には後述する受信Ｄ
ＭＡＣにより管理され、受信データがバッファにライト
された後、そのバッファにライトしたデータのステータ
スが、後述する受信ＤＭＡＣにより書き込まれる。この
ステータス（ＳＴ）は特に制限されないが、８ビット構
成におけるステータス（ＳＴ）の７ビット目、１ビット
目は、それぞれＥＯＭ、ＯＳＢとされる。ＥＯＭは当該
ディスクリプタに属するバッファ内に、フレームの末尾
があるか否かを指定するためのビットとされる。特に制
限されないが、ＥＯＭが論理値“０”の場合、当該ディ
スクリプタに属するバッファ内にフレームの末尾が無い
ことを指定し、ＥＯＭが論理値“１”の場合、当該ディ
スクリプタに属するバッファ内にフレームの末尾がある
ことを指定する。また、ＯＳＢは、後述する受信ＤＭＡ
Ｃが一度アクセスしたディスクリプタをＭＰＵ１０１が
書き換える前に再アクセスしないためのフラグとされ
る。特に制限されないが、このＯＳＢが論理値“０”の
場合、当該ディスクリプタに属するバッファは転送許可
状態とされるが、ＯＳＢが論理値“１”の場合には当該
ディスクリプタに属するバッファは転送禁止状態とされ
る。

【００５３】図２には、シリアル制御装置１０２，１０
３の構成例が示される。シリアル制御装置１０２，１０
３は互いに同一構成とされる。

【００５４】シリアル回線上の受信データ２３７は、受
信クロック２４２に同期して受信制御部２１１にて受信
され、プロトコル処理を受けてデータが取り出され、パ
ラレル形式に変換される。本例では、受信クロックを回
線より受けているが、回線から受信クロックが供給され
ない場合でも、ＤＰＬＬ(Digital Phase Locked Loop)
等でクロック成分を抽出することにより、受信データ２
３７の受信が可能である。

【００５５】パラレル形式に変換されたデータは、受信
データ２１５として受信ＦＩＦＯ２１２に出力される。

【００５６】受信制御部２１１は、受信データ（パラレ
ル）２１５及び受信ステータス信号２５２を出力すると
同時にライトストローブ信号２１６を出力する。

【００５７】受信ステータス信号２５２は、受信制御部
２１１で生成され、ＣＲＣ（Cyclicredundancy check；
巡回冗長検査）エラー、オーバランエラー、フレーミン
グエラー、端数ビットエラー、アボートフレームエラ
ー、フレーム終了（ＥＯＭ）が含まれるが、これらすべ
てが含まなくてもよいし、これら以外のステータスを含
んでもよい。

【００５８】受信ＦＩＦＯ制御部２１３は、ライトスト
ローブ信号２１６を入力し、これと同期して受信ＦＩＦ
Ｏ制御信号２１４を制御し、受信ＦＩＦＯ２１２に受信
データ２１５及び受信ステータス信号２５２を格納させ
る。

【００５９】受信ＦＩＦＯ２１２は、ファーストインフ
ァーストアウトメモリであり、８ビット単位で受信デー
タ（パラレル）２１５を格納していき、格納された順に
データバス２３４に出力していく。格納のタイミング及
び出力のタイミングは、受信ＦＩＦＯ制御信号２１４に
より与えられる。データバス２３４に出力される単位
は、１バイトからバス幅の最大まで可変であり、１アク
セス毎に受信ＦＩＦＯ制御信号２１４により大きさが制
御される。例えば、データバス幅が３２ビットであれ
ば、出力される単位は１バイトから４バイトまで可変で
あるが、データバス幅が３２ビット以外であってもなん
らさしつかえない。

【００６０】受信ＦＩＦＯ２１２は、入力された受信ス
テータス信号２５２を同時に入力された受信データ２１
５と同じ位置に格納する。

【００６１】受信ＦＩＦＯ制御部２１３は、受信ＤＭＡ
Ｃ２０２より受信ＦＩＦＯアクセス信号２１８を受け取
り、受信ＦＩＦＯ２１２の出力動作の制御を行う。受信
ＦＩＦＯ２１８には、出力タイミングを与えるストロー
ブ及び出力するバイト数を決める信号が含まれる。

【００６２】受信ＦＩＦＯ制御部２１３からは、受信Ｆ
ＩＦＯ情報２１７が受信ＤＭＡＣ２０２に対して出力さ
れる。受信ＦＩＦＯ情報２１７には、受信ＦＩＦＯ２１
２中に格納されているデータバイト数、フレーム最終デ
ータの位置が含まれる。上記データバイト数は、受信Ｆ
ＩＦＯアクセス信号２１８とライトストローブ信号２１
６によるカウンタのアップダウンにより求められる。上
記フレーム最終データの位置は、受信ＦＩＦＯステータ
ス信号２５３から求められる。

【００６３】本例には図示されていないが、受信ＦＩＦ
Ｏ２１２に格納された受信ステータス信号２５２は、Ｍ
ＰＵ１０１又はＤＭＡＣ２０２からのアクセスによって
外部に読み出されるか、又はＲＡＭ１０５内に書き込ま
れるようにしてもよい。

【００６４】受信ＤＭＡＣ２０２は、受信ＦＩＦＯ情報
２１７によりＤＭＡ動作を開始し、ＤＭＡ転送を行う。
受信ＦＩＦＯ情報２１７に含まれるデータバイト数が既
定値より大きくなるとＤＭＡ動作を開始する。また、デ
ータバイト数がゼロになるとＤＭＡ動作を一旦停止す
る。

【００６５】受信ＤＭＡＣ２０２は、受信ＦＩＦＯ情報
２１７に含まれる該データバイト数及び該フレーム最終
データの位置により、次のＤＭＡ転送が何バイト可能か
判断する。また、フレーム最終データを転送した後、Ｄ
ＭＡ終了動作を行うか、次のフレームの転送を準備す
る。

【００６６】受信ＤＭＡＣ２０２が動作を開始すると、
先ず受信ＤＭＡバス要求信号２３２がアサートされる。
受信ＤＭＡバス要求信号２３２は、バス調停制御部２２
７に入力され、バス調停制御部２２７は、外部バス要求
信号２２８をアサートする。

【００６７】外部バス要求信号２３２がアサートされる
と、ここでは図示されていない外部のバス調停回路で調
停され、他のデバイスがバスを使用中でないなら外部バ
スアクノレッジ信号２２９が返される。

【００６８】バス調停制御部２２７に外部バスアクノレ
ッジ信号２２９が入力されると、バス調停制御部２２７
は調停を行い、バス要求のあるＤＭＡＣ２０１，２０２
のうち最も優先順位の高いＤＭＡＣに対しバスアクノレ
ッジ信号を返す。本例では、ＤＭＡＣの数は２個である
が、１個でもよいし、これより多くてもよい。

【００６９】例えば受信ＤＭＡＣ２０２の優先順位が最
も高い場合、バス調停制御部２２７は、受信ＤＭＡバス
アクノレッジ信号２３３をアサートする。

【００７０】受信ＤＭＡＣ２０２では、受信ＤＭＡバス
アクノレッジ信号２３３がアサートされている期間だけ
ＤＭＡ動作が可能とされる。ＤＭＡ動作の途中で受信Ｄ
ＭＡバスアクノレッジ信号２３３がネゲートされた場
合、受信ＤＭＡＣ２０２は、次に動作停止可能な時点で
ＤＭＡ動作を停止する。

【００７１】受信ＤＭＡＣ２０２がＤＭＡ動作を開始す
ると、先ずここには図示されていない外部メモリとの間
でディスクリプタアクセスを行う。このディスクリプタ
アクセスにより、受信ＤＭＡＣ２０２は必要なＤＭＡ情
報を得る。必要なＤＭＡ情報には、次のディスクリプタ
の先頭アドレス、受信データをメモリ上に格納するバッ
ファの先頭アドレス、及びディスクリプタステータスで
ある。ディスクリプタステータスには、オーナーシップ
ビット等が含まれる。

【００７２】受信ＤＭＡＣ２０２は、ディスクリプタア
クセスをするとき、受信ＤＭＡアドレスバス制御信号２
２６を出力し、アドレスバス制御部２２０を制御し、内
部アドレスバス２３５に出力したディスクリプタアドレ
ス信号を外部アドレスバス２２２に出力する。同時に受
信ＤＭＡデータバス制御信号２２５を出力し、データバ
ス制御部２１９を制御し、外部データバス２２１上のデ
ータを内部データバス２３４に載せ、受信ＤＭＡＣ２０
２内部に取り込んだり、受信ＤＭＡＣ２０２から内部デ
ータバス２３４に出力したデータを外部データバス２２
１に出力したりする。

【００７３】受信ＤＭＡＣ２０２は、ディスクリプタア
クセスを終えると、受信データのＤＭＡ転送を行う。

【００７４】受信ＤＭＡＣ２０２がＤＭＡ転送を行うと
き、受信ＤＭＡアドレスバス制御信号２２６を出力し、
アドレスバス制御部２２０を制御し、内部アドレスバス
２３５に出力した受信データを格納すべきアドレス信号
を外部アドレスバス２２２に出力する。同時に受信ＦＩ
ＦＯアクセス信号２１８を出力して受信ＦＩＦＯ２１２
からの受信データを内部データバス２３４に載せ、受信
ＤＭＡデータバス制御信号２２５を出力してデータバス
制御部２１９を制御し、内部データバス２３４上の該受
信データを外部データバス２２１に出力する。

【００７５】受信ＤＭＡＣ２０２は、フレーム最終デー
タを転送した後、ディスクリプタにこれまで転送したデ
ータ数及びステータスを書き込む。これまで転送したデ
ータ数は受信ＤＭＡＣ２０２に内蔵したカウンタによ
る。ステータスは、受信ＦＩＦＯ中２１２中に格納され
た受信ステータス信号２５２の出力に受信ＤＭＡＣ２０
２が出力するステータスを加えたものである。受信ＤＭ
ＡＣ２０２が出力する該ステータスには、オーナーシッ
プビット（ＯＳＢ）及びフレーム転送終了ビット（ＥＯ
Ｍ）があるが、これらすべてを備えてもよいし、どれか
ひとつでもよいし、それがなくてもよい。

【００７６】シリアル回線上の送信データ２３６は、送
信クロック２４１に同期して送信制御部２０３にて送信
される。本例では、送信クロックを回線より受けている
が、回線から受信クロックが供給されない場合でも、内
蔵ＢＧＲ(Baud Rate Generator)でクロックを生成する
ことにより、送信データ２３６の送信が可能である。ま
た、受信クロック２４２を送信クロックに用いてもよ
い。

【００７７】送信制御部２０３から送信されるデータ
は、送信ＦＩＦＯ２０４より送信データ（パラレル）２
０７として入力される。

【００７８】送信データ（パラレル）２０７を送信制御
部２０３で取り込むタイミングはリードストローブ信号
２０８で与えられ、リードストローブ信号２０８は送信
制御部２０３で生成される。

【００７９】送信ＦＩＦＯ制御部２０５は、送信ＦＩＦ
Ｏ制御信号２０６を出力し、送信ＦＩＦＯ２０４を制御
する。

【００８０】送信ＦＩＦＯ制御部２０５は、送信ＦＩＦ
Ｏ情報２０９を送信ＤＭＡＣ２０１に対して出力する。
送信ＦＩＦＯ情報２０９には、送信ＦＩＦＯ内データ
数、送信ＤＭＡ要求、アンダーランステータスが含まれ
る。

【００８１】該送信ＦＩＦＯ内データ数は、送信ＦＩＦ
Ｏ制御部２０５内のカウンタを送信ＦＩＦＯアクセス信
号２１０により送信ＦＩＦＯ２０４に書き込まれたデー
タバイト数を加算し、リードストローブ信号２０８によ
り送信ＦＩＦＯ２０４から読み出されたデータ数を減算
して求める。該送信ＤＭＡ要求は、送信ＦＩＦＯ内のデ
ータバイト数が予め設定されているＤＭＡ要求閾値以下
であればアサートされ、同じく予め設定されているＤＭ
Ａ要求取り下げ閾値以上になるとネゲートされる。アン
ダーランステータスは、送信ＦＩＦＯ２０４内にデータ
がないにもかかわらずリードストローブ信号２０８がア
サートされたときに出力される。

【００８２】アンダーランステータスは、送信ＦＩＦＯ
情報２０９として送信ＤＭＡＣ２０１に出力されると同
時に、送信アンダーランステータス信号２５１として送
信制御部２０３にも出力される。

【００８３】送信制御部２０３は、送信アンダーランス
テータス信号２５１がアサートされるとアンダーラン処
理を行う。ここでアンダーラン処理とは、フレームの送
信を中止し、すべて論理値“１”のアボートシーケンス
を出力するか、通常のフレーム終了処理を指す。また、
とくにアンダーラン処理を行わなくてもよい。

【００８４】送信ＦＩＦＯ２０４は、ファーストインフ
ァーストアウトメモリであり、内部データバス２３４か
らデータを取りいれて格納し、格納した順に送信データ
（パラレル）２０７として送信制御部２０３に送り出
す。

【００８５】送信ＦＩＦＯ２０４にデータを取り込むタ
イミングは、送信ＦＩＦＯ制御信号２０６で与え、ま
た、送信ＦＩＦＯ制御信号２０６には、内部データバス
２３４から取り込むデータのバイト数も与えられる。取
り込むデータのバイト数は、１バイトから内部データバ
ス２３４の幅までバイト単位で取り得る。もし、内部デ
ータバス２３４の幅が３２ビットであるなら、１バイト
から４バイトまで取り得る。もちろん、内部データバス
幅が３２ビット以外であっても同様である。

【００８６】送信ＦＩＦＯ２０４からデータを取り出す
タイミングは、リードストローブ信号２０８で与えら
れ、取り出される単位は常に１バイト（８ビット）であ
る。

【００８７】リードストローブ信号２０８は、送信ＦＩ
ＦＯ制御部２０５で処理され、送信ＦＩＦＯ制御信号２
０６のなかに含まれるかたちで送信ＦＩＦＯ２０４から
データを取り出すストローブを与える。

【００８８】送信ＦＩＦＯ制御信号２０６には、内部デ
ータバス２３４からフレームの最終データを読み込むと
きに同期して出力される送信コマンドが含まれる。送信
コマンドは、送信ＦＩＦＯアクセス信号２１０に含ま
れ、取り込まれたデータがフレームの最終データである
ことを示す。該送信コマンドは、フレーム最終データに
付随し、フレーム最終データが送信データ（パラレル）
２０７に出力されるのと同時に、送信コマンド信号２５
０として出力される。

【００８９】送信制御部２０３は、送信コマンド信号２
５０が出力されているときに入力された送信データ２０
７をフレームの最終データとみなし、このデータを送出
後、フレーム終了処理を行う。該フレーム終了処理と
は、フレーム最終データのあとにフレームチェックシー
ケンス及びクロージングフラグを付けることを意味する
が、フレームチェックシーケンスをつけなくてもよい。

【００９０】送信ＦＩＦＯ情報２０９の送信ＤＭＡ要求
が出力されると、送信ＤＭＡＣ２０１は動作を開始し、
ＤＭＡ転送を行う。また、該送信ＤＭＡ要求が出力され
なくなると、ＤＭＡ転送を停止する。

【００９１】送信ＤＭＡＣ２０１は、送信ＦＩＦＯ情報
２０９に含まれるデータバイト数により、次のＤＭＡ転
送が何バイト可能か判断する。また、フレーム最終デー
タを転送したのちＤＭＡ終了動作を行うか、次のフレー
ムの転送を準備する。

【００９２】送信ＤＭＡＣ２０１が動作を開始すると、
先ず送信ＤＭＡバス要求信号２３０がアサートされる。
送信ＤＭＡバス要求信号２３０は、バス調停制御部２２
７に入力され、バス調停制御部２２７によって、外部バ
ス要求信号２３２がアサートされる。

【００９３】外部バス要求信号２３２がアサートされる
と、ここでは図示されていない外部のバス調停回路で調
停され、他のデバイスがバスを使用中でないなら外部バ
スアクノレッジ信号２２９が返される。

【００９４】外部バスアクノレッジ信号２２９がアサー
トされると、バス調停制御部２２７はバス調停を行い、
バス要求のあるＤＭＡＣのうち最も優先順位の高いＤＭ
ＡＣに対しバスアクノレッジ信号を返す。本例では、Ｄ
ＭＡＣの数は２個であるが（２０１，２０２）、１個で
もよいし、これより多くてもよい。

【００９５】送信ＤＭＡＣ２０１の優先順位が最も高い
場合、バス調停制御部２２７は、送信ＤＭＡバスアクノ
レッジ信号２３１をアサートする。

【００９６】送信ＤＭＡＣ２０１は、送信ＤＭＡバスア
クノレッジ信号２３１が入力されている期間だけＤＭＡ
動作可能とされる。このＤＭＡ動作の途中で送信ＤＭＡ
バスアクノレッジ信号２３１がネゲートされた場合に
は、送信ＤＭＡＣ２０１は、次に動作停止可能な時点で
ＤＭＡ動作を停止する。

【００９７】送信ＤＭＡＣ２０１がＤＭＡ動作を開始す
ると、先ず、図示されていない外部メモリとの間でディ
スクリプタアクセスを行う。このディスクリプタアクセ
スにより、送信ＤＭＡＣ２０１は必要なＤＭＡ情報を得
る。必要なＤＭＡ情報には、次のディスクリプタの先頭
アドレス、受信データをメモリ上に格納するバッファの
先頭アドレス、バッファデータ数及びディスクリプタス
テータスが含まれる。ディスクリプタステータス（Ｓ
Ｔ）には、オーナーシップビット（ＯＳＢ）、フレーム
転送終了ビット（ＥＯＭ）、転送終了ビット（ＥＯＴ）
が含まれる。

【００９８】ディスクリプタステータスにＥＯＭが含ま
れていた場合、送信ＤＭＡＣ２０１は、当該データバッ
ファをフレームの最終とみなし、当該データバッファの
最終データを送信ＦＩＦＯ２０４に格納する際、送信Ｆ
ＩＦＯアクセス信号２１０の送信コマンドを出力する。

【００９９】ディスクリプタステータスにＥＯＭが含ま
れていた場合、送信ＤＭＡＣ２０１は、当該データバッ
ファの最終データを転送し、ディスクリプタのステータ
スへのアクセスが終わると、動作を停止する。

【０１００】ここでバッファデータ数とは、当該データ
バッファで転送可能なデータバイト数を示す。

【０１０１】送信ＤＭＡＣ２０１は、ディスクリプタア
クセスをする際に、送信ＤＭＡアドレスバス制御信号２
２４により、アドレスバス制御部２２０を制御して、内
部アドレスバス２３５に出力したディスクリプタアドレ
ス信号を外部アドレスバス２２２に送出する。同時に送
信ＤＭＡデータバス制御信号２２３により、データバス
制御部２１９を制御して、外部データバス２２１上のデ
ータを内部データバス２３４に載せることによって、送
信ＤＭＡＣ２０１の内部に取り込んだり、送信ＤＭＡＣ
２０１から内部データバス２３４に出力したデータを外
部データバス２２１に送出したりする。

【０１０２】送信ＤＭＡＣ２０１は、ディスクリプタア
クセスを終えると、送信データのＤＭＡ転送を行う。

【０１０３】送信ＤＭＡＣ２０１がＤＭＡ転送を行うと
き、送信ＤＭＡアドレスバス制御信号２２４により、ア
ドレスバス制御部２２０を制御して、内部アドレスバス
２３５に出力した送信データを読み出すべきアドレス信
号を外部アドレスバス２２２に送出する。同時に送信Ｆ
ＩＦＯアクセス信号２１０により送信ＦＩＦＯ制御部２
０５を制御して受信ＦＩＦＯ２１２からの受信データを
内部データバス２３４に載せ、送信ＤＭＡデータバス制
御信号２２３を出力してデータバス制御部２１９を制御
して、外部データバス２２１上のデータを内部データバ
ス２３４に載せる。また、送信ＤＭＡＣ２０１は、送信
ＦＩＦＯアクセス信号２１０により、内部データバス２
３４上の送信データを送信ＦＩＦＯ２０４に取り込む。

【０１０４】送信ＤＭＡＣ２０１は、ディスクリプタに
書かれていたバッファデータ数と同じ数のデータを転送
した後、ディスクリプタにステータスを書き込む。この
ステータスには、オーナーシップビット及びアンダーラ
ンステータスが含まれる。

【０１０５】もし、ディスクリプタにＥＯＴが書かれて
いたなら、ここで送信ＤＭＡＣ２０１は動作を停止す
る。ＥＯＴが書かれていないのであれば、送信ＤＭＡＣ
２０１は、次ぎのディスクリプタのアクセスを開始す
る。

【０１０６】図３には、送信ＤＭＡＣ２０１の構成例が
示される。

【０１０７】送送信状態遷移制御回路３００が設けら
れ、この送信状態遷移制御回路３００は、送信ＤＭＡＣ
２０１の状態遷移を制御する。送信状態遷移制御回路３
００は、例えばシステムクロック３０２に同期して送信
ステートコード３０１、送信ＤＭＡバスアクノレッジ信
号３０３、送信ＦＩＦＯ情報３０４、送信ステータスリ
ードバス３０９及び送信ＢＣＲ加算結果出力バス３５４
をイベントとして取り込み、次ステートの送信ステート
コード３０１、送信ＤＭＡバス要求信号３０５、送信Ｆ
ＩＦＯアクセス信号３０６、送信データバス制御信号３
０７、送信ＤＭＡアドレスバス制御信号３０８、送信ス
テータスライトバス３１０及び各種レジスタ制御信号を
出力する。

【０１０８】送信ＦＩＦＯ情報３０４における送信ＤＭ
Ａ要求が入力されると、送信状態遷移制御回路３００
は、送信ＤＭＡバス要求信号３０５を出力する。外部の
回路が動作し、やがて送信ＤＭＡバスアクノレッジ信号
３０３が入力されると送信状態遷移制御回路３００は、
次ぎのステートに遷移し、ディスクリプタアクセスの制
御を行う。

【０１０９】先ず、送信状態遷移制御回路３００は、デ
ィスクリプタ先頭アドレスからチェインポインタ（Ｃ
Ｐ）をリードする。予めＭＰＵ１０１は、第１送信ＣＤ
Ａ（カレント・ディスクリ・プタアドレス）レジスタ３
１３にアドレスを書いておく。このアドレスは、送信Ｄ
ＭＡＣ２０１が最初にアクセスすべきディスクリプタの
スタートアドレスであり、カレント・ディスクリプタ・
アドレスとされる。例えば、図１５に示される例では、
第１送信ＣＤＡレジスタ３１３にディスクリプタ５１５
のスタートアドレスが保持されている場合、ディスクリ
プタ５１５がカレントディスクリプタとされ、それが送
信ＤＭＡＣ２０１によって最初にアクセスされる。ＭＰ
Ｕ１０１が第１送信ＣＤＡレジスタ３１３に値を書いて
おくパスは図示されていない。送信状態遷移制御回路３
００は、送信ＣＤＡアクセス信号３３０を制御し、第１
送信ＣＤＡレジスタ３１３の内容を送信アドレスバス３
１１に載せ、送信ＤＭＡアドレスバス制御信号３０８を
制御し、外部にアドレス信号を出力する。同時に、送信
ＤＭＡデータバス制御信号３０７を制御し、外部データ
バス２２１の内容を送信データバス３１２に載せる。送
信状態遷移制御回路３００は、第１送信ＣＤＡライトス
トローブ３２７を出力し、送信データバス３１２上のデ
ータを第２送信ＣＤＡレジスタ３１４に格納する。

【０１１０】次に、送信状態遷移制御回路３００は、バ
ッファポインタ（ＢＰ）をリードする。送信状態遷移制
御回路３００は、送信ＣＤＡ加算値選択信号３３１を制
御し、送信ＣＤＡ加算値出力回路３１８から送信ＣＤＡ
加算値３２５を出力させる。このとき、ＣＰが格納され
ているアドレスに送信ＣＤＡ加算値３２５を加えた値が
バッファポインタ（ＢＰ）の格納されているアドレスに
なるように送信ＣＤＡ加算値選択信号３３１が制御され
る。第１送信ＣＤＡレジスタ３１３の値は、常に送信Ｃ
ＤＡ被加算バス３２３に載せられている。送信ＣＤＡ加
算器３１７は、送信ＣＤＡ被加算値バス３２３と送信Ｃ
ＤＡ加算値３２５を加算し、その結果を送信ＣＤＡ加算
結果出力バス３２６に出力する。ＣＰリード後、送信状
態遷移制御回路３００は、送信ＣＤＡ入力選択信号３２
９を制御し、送信ＣＤＡ入力セレクタ３１６を介して送
信ＣＤＡ入力バス３２２に送信ＣＤＡ加算結果出力バス
３２６の内容が載るようにする。同時に送信ＣＤＡアク
セス信号３３０を制御し、第１送信ＣＤＡレジスタ３１
３に送信ＣＤＡ入力バス３２２を格納する。送信状態遷
移制御回路３００は、次に送信ＣＤＡアクセス信号３３
０を制御し、第１送信ＣＤＡレジスタ３１３の内容を送
信アドレスバス３１１に載せ、送信ＤＭＡアドレスバス
制御信号３０８を制御し、外部にアドレス信号を出力す
る。同時に、送信ＤＭＡデータバス制御信号３０７を制
御し、外部データバスの内容を送信データバス３１２に
載せる。送信状態遷移制御回路３００は、送信ＢＡＲ入
力選択信号３４２を制御し、送信ＢＡＲ入力セレクタ３
３３を介して送信ＢＡＲリードバス３３６の値が送信Ｂ
ＡＲ入力バス３３７に載るようにする。送信状態遷移制
御回路３００は、送信ＢＡＲアクセス信号３４３を出力
し、送信ＢＡＲ入力バス３３７上のデータを送信ＢＡＲ
レジスタ３３２に格納する。

【０１１１】次に、データ長（ＤＬ）がリードされる。
送信状態遷移制御回路３００は、送信ＣＤＡ加算値選択
信号３３１を制御し、送信ＣＤＡ加算値出力回路３１８
から送信ＣＤＡ加算値３２５を出力させる。このとき、
バッファポインタ（ＢＰ）が格納されているアドレスに
送信ＣＤＡ加算値３２５を加えた値がデータ長（ＤＬ）
の格納されているアドレスになるように送信ＣＤＡ加算
値選択信号３３１が制御される。第１送信ＣＤＡレジス
タ３１３の値は、常に送信ＣＤＡ被加算バス３２３に載
せられている。送信ＣＤＡ加算器３１７は、送信ＣＤＡ
被加算値バス３２３と送信ＣＤＡ加算値３２５を加算
し、その結果を送信ＣＤＡ加算結果出力バス３２６に出
力する。ＢＰリード後、送信状態遷移制御回路３００
は、送信ＣＤＡ入力選択信号３２９を制御し、送信ＣＤ
Ａ入力セレクタ３１６を介して送信ＣＤＡ入力バス３２
２に送信ＣＤＡ加算結果出力バス３２６の内容が載るよ
うにする。同時に送信ＣＤＡアクセス信号３３０を制御
し、第１送信ＣＤＡレジスタ３１３に送信ＣＤＡ入力バ
ス３２２を格納する。以上の一連の動作で第１送信ＣＤ
Ａレジスタ３１３のインクリメントが行われる。送信状
態遷移制御回路３００は、次に送信ＣＤＡアクセス信号
３３０を制御し、第１送信ＣＤＡレジスタ３１３の内容
を送信アドレスバス３１１に載せ、送信ＤＭＡアドレス
バス制御信号３０８を制御し、外部にアドレス信号を出
力する。同時に、送信ＤＭＡデータバス制御信号３０７
を制御し、外部データバスの内容を送信データバス３１
２に載せる。送信状態遷移制御回路３００は、送信ＢＣ
Ｒ入力選択信号３５５を制御し、送信ＢＣＲ入力セレク
タ３４６を介して送信ＢＣＲリードバス３４６の値が送
信ＢＣＲ入力バス３５０に載るようにする。送信状態遷
移制御回路３００は、送信ＢＣＲアクセス信号３５６を
出力し、送信ＢＣＲ入力バス３５０上のデータを送信Ｂ
ＣＲレジスタ３４５に格納する。

【０１１２】次に、ステータス（ＳＴ）がリードされ
る。送信状態遷移制御回路３００は、送信ＣＤＡ加算値
選択信号３３１を制御し、送信ＣＤＡ加算値出力回路３
１８から送信ＣＤＡ加算値３２５を出力させる。このと
き、ＤＬが格納されているアドレスに送信ＣＤＡ加算値
３２５を加えた値がステータス（ＳＴ）の格納されてい
るアドレスになるように送信ＣＤＡ加算値選択信号３３
１が制御される。第１送信ＣＤＡレジスタ３１３の値
は、常に送信ＣＤＡ被加算バス３２３に載せられてい
る。送信ＣＤＡ加算器３１７は、送信ＣＤＡ被加算値バ
ス３２３と送信ＣＤＡ加算値３２５を加算し、その結果
を送信ＣＤＡ加算結果出力バス３２６に出力する。ＤＬ
リード後、送信状態遷移制御回路３００は、送信ＣＤＡ
入力選択信号３２９を制御し、送信ＣＤＡ入力セレクタ
３１６を介して送信ＣＤＡ入力バス３２２に送信ＣＤＡ
加算結果出力バス３２６の内容が載るようにする。同時
に送信ＣＤＡアクセス信号３３０を制御し、第１送信Ｃ
ＤＡレジスタ３１３に送信ＣＤＡ入力バス３２２を格納
する。以上の一連の動作で第１送信ＣＤＡレジスタ３１
３のインクリメントが行われる。送信状態遷移制御回路
３００は、次に送信ＣＤＡアクセス信号３３０を制御
し、第１送信ＣＤＡレジスタ３１３の内容を送信アドレ
スバス３１１に載せ、送信ＤＭＡアドレスバス制御信号
３０８を制御し、外部にアドレス信号を出力する。同時
に、送信ＤＭＡデータバス制御信号３０７を制御し、外
部データバスの内容を送信データバス３１２に載せる。
送信状態遷移制御回路３００は、送信ステータスリード
バス３０９を通してステータス（ＳＴ）を取り込む。

【０１１３】以上でディスクリプタリードを終了する。

【０１１４】次に、データ転送を行う。送信状態遷移制
御回路３００は、送信ＢＡＲアクセス信号３４３を制御
し、送信アドレスバス３１１上に送信ＢＡＲレジスタ３
３２の内容を出力する。同時に送信ＤＭＡデータバス制
御信号３０７及び送信ＤＭＡアドレスバス制御信号３０
８を出力し、アドレス信号を内部アドレスバス２３５を
経由し、外部アドレスバス２２２に出力する。指定され
たアドレスのデータが外部データバス２２１上に出力さ
れ、同時に内部データバス２３４に取り込まれる。送信
状態遷移制御回路３００は、さらに送信ＦＩＦＯアクセ
ス信号３０６を制御し、送信ＦＩＦＯ２０４に内部デー
タバス２３４上のデータを格納させる。

【０１１５】ここでＢＣＲの減算を行う。送信状態遷移
制御回路３００は、送信ＢＣＲ減算値選択信号３５７を
制御し、転送したデータバイト数と同じ値を送信ＢＣＲ
減算値出力回路３４８から送信ＢＣＲ減算値３５３とし
て出力させる。送信ＢＣＲレジスタ３４５の値は、常に
送信ＢＣＲ被減算値バス３５１に出力されている。送信
ＢＣＲ減算器３４７は、送信ＢＣＲ被減算値バス３５１
の値から送信ＢＣＲ減算値３５３の値を減算し、その結
果を送信ＢＣＲ減算結果出力バス３５４に出力する。送
信状態遷移制御回路３００は、送信ＢＣＲ減算結果出力
バス３５４の値を取り込み、もし値がゼロであるなら、
ディスクリプタステータスライトを行う。

【０１１６】送信状態遷移制御回路３００は、送信ＣＤ
Ａアクセス信号３３０を制御し、第１送信ＣＤＡレジス
タ３１３の内容を送信アドレスバス３１１に載せ、送信
ＤＭＡアドレスバス制御信号３０８を制御し、外部にア
ドレス信号を出力する。ここで、第１送信ＣＤＡレジス
タ３１３の内容は、最後にアクセスしたディスクリプタ
ステータスのアドレス信号を指している。引き続き、送
信状態遷移制御回路３００は、送信ステータスライトバ
ス３１０にステータスを出力し、送信データバス３１２
に載せる。このときのステータスには、オーナーシップ
ビット（ＯＳＢ）、フレーム転送終了ビット（ＥＯ
Ｍ）、転送終了ビット（ＥＯＴ）、アンダーランステー
タス（ＵＤＲ）が含まれる。同時に、送信状態遷移制御
回路３００は、送信ＤＭＡデータバス制御信号３０７を
制御し、送信データバス３１２の内容を外部データバス
に出力する。

【０１１７】送信状態遷移制御回路３００は、送信ＢＣ
Ｒ減算結果出力バス３５４の値を取り込み、もし値がゼ
ロでないなら次のデータ転送を行う。送信状態遷移制御
回路３００は、送信ＢＡＲ加算値選択信号３４４を制御
し、前回転送したデータバイト数と同じ値を送信ＢＡＲ
加算値出力回路３３５から送信ＢＡＲ加算値３４０とし
て出力させる。送信ＢＡＲレジスタ３３２の値は、常に
送信ＢＡＲ被加算値バス３３８に出力されている。送信
ＢＡＲ加算器３３４は、送信ＢＡＲ被加算値バス３３８
の値と送信ＢＡＲ加算値３４０の値を加算し、その結果
を送信ＢＡＲ加算結果出力バス３４１に出力する。送信
状態遷移制御回路３００は、送信ＢＡＲ入力選択信号３
４２を制御し、送信ＢＡＲ入力セレクタ３３３を介して
送信ＢＡＲ入力バス３３７に送信ＢＡＲ加算結果出力バ
ス３４１の内容が載るようにする。同時に送信ＢＡＲア
クセス信号３４３を制御し、送信ＢＡＲレジスタ３３２
に送信ＢＡＲ入力バス３３７の値を格納する。以上の一
連の動作で送信ＢＡＲレジスタ３３２のインクリメント
が行われる。

【０１１８】送信状態遷移制御回路３００は、以上述べ
たデータ転送と送信ＢＣＲレジスタ３４５の減算及び送
信ＢＡＲレジスタ３３２の加算を繰り返し、送信ＢＣＲ
レジスタ３４５の値がゼロになるまで続け、ゼロになる
と上記ディスクリプタステータスライトを行う。そし
て、ディスクリプタステータスライトを行った後、次の
ディスクリプタリードを行う。

【０１１９】送信状態遷移制御回路３００は、送信ＣＤ
Ａ入力選択信号３２９を制御し、送信ＣＤＡ入力セレク
タ３１６を介して送信ＣＤＡ入力バス３２２に第２送信
ＣＤＡバス３２０の値を出力させる。第２送信ＣＤＡバ
ス３２０には、常に第２送信ＣＤＡレジスタ３１４の内
容が出力されている。同時に、送信状態遷移制御回路３
００は、送信ＣＤＡアクセス信号３３０を制御し、第１
送信ＣＤＡレジスタ３１３に送信ＣＤＡ入力バス３２２
の値を格納する。

【０１２０】以下、上記ディスクリプタリードから繰り
返えされる。

【０１２１】上記ディスクリプタステータスのリードに
おいて、転送終了ビット（ＥＯＴ）が出力されていた場
合、送信状態遷移制御回路３００は、ＤＭＡ動作を停止
する。

【０１２２】上記ディスクリプタステータスのリードに
おいて、ＥＯＭが出力されていた場合、当該データバッ
ファの最終データを転送する際に、送信ＦＩＦＯアクセ
ス信号３０６に、フレーム転送終了（ＥＯＭ）コマンド
を加える。

【０１２３】送信ＢＣＲレジスタ３４５の値は、送信Ｂ
ＣＲ出力バス３５２を介してＭＰＵ１０１によってリー
ド可能とされる。

【０１２４】本例には、図示されていないが、同様の手
順により送信ＢＡＲレジスタ３３２の値及び第１送信Ｃ
ＤＡレジスタ３１３の値もＭＰＵ１０１によってリード
可能とされる。

【０１２５】図４には、受信ＤＭＡＣ２０２の構成例が
示される。

【０１２６】受信ＤＭＡＣ２０２における構成及び動作
の概要は送信ＤＭＡＣ２０１と同様である。ここでは先
ず、受信ＤＭＡＣ２０２が送信ＤＭＡＣ２０１と大きく
異なる点について述べる。

【０１２７】受信ＤＭＡＣ２０２には、受信ＢＦＬレジ
スタ４６０が存在する。送信ＤＭＡＣ２０１の場合、転
送データ長は、予めＭＰＵ１０１が設定できるが、受信
ＤＭＡＣ２０２の場合、相手から何バイトのデータが送
られてくるかは事前に知ることができない。しかしなが
ら、無制限に受信していては、与えられたメモリの領域
に収まらなくなり種々の障害が発生してしまうので、そ
れを回避するため、受信ＢＦＬレジスタ４６０を設け、
ひとつの受信バッファに格納できる最大のデータ数を設
定しておく。

【０１２８】受信ＢＦＬレジスタ４６０への設定は、予
めＭＰＵ１０１が受信ＢＦＬリードバス４６１を介して
行う。受信ＢＦＬレジスタ４６０の値は、受信ＢＦＬバ
ス４６２に常に出力されている。

【０１２９】受信状態遷移制御回路４００は、データ転
送に先立ち、受信ＢＣＲ入力選択信号４５５を制御し、
受信ＢＣＲ入力セレクタ４４６を介して受信ＢＣＲ入力
バス４５０に受信ＢＦＬ４６２の値を載せるように制御
する。同時に受信ＢＣＲアクセス信号４５６を制御し、
受信ＢＣＲレジスタ４４５に受信ＢＣＲ入力バス４５０
の値を格納する。

【０１３０】以下、データ転送が行われるたびに受信Ｂ
ＣＲレジスタ４４５の値は減算されていき、値がゼロに
なった場合、次のディスクリプタリードを実行する。

【０１３１】受信ＦＩＦＯ情報４０４には、フレーム転
送終了ビット（ＥＯＭ）が含まれている。このＥＯＭが
入力すると、受信フレーム最終データの転送が終了した
ことになり、受信状態遷移制御回路４００は、ＤＬライ
ト及びディスクリプタステータスライト処理を行う。

【０１３２】受信ＤＭＡＣ２０２においては、ディスク
リプタリード期間にＤＬリード及びステータスリードは
行われない。つまり、ディスクリプタリードからデータ
転送に移ったとき、第１受信ＣＤＡレジスタ４１３の値
は、ＤＬのアドレス信号を指している。

【０１３３】ＤＬライトの際には、受信ＢＣＲレジスタ
４４５の値がメモリ上のＤＬのアドレスにライトされ
る。この値だとＢＦＬの値から実際に転送したデータ数
を引いた値になる。ここでは回路を図示していないが、
ＤＬに書き込む値として、受信ＢＦＬレジスタ４６０か
ら受信ＢＣＲレジスタ４４５の値を引いた値でもよい。
この場合、ＤＬには実際に転送されたデータ数が格納さ
れ理解しやすくなる。

【０１３４】受信ＢＦＬ出力バス４６３は、ＭＰＵ１０
１が受信ＢＦＬレジスタ４６０の値をリードしたときに
使用される。

【０１３５】受信ＢＦＬアクセス信号４６４は、受信Ｂ
ＦＬレジスタ４６０に受信ＢＦＬリードバス４６１の値
を格納するときに使用される。ＭＰＵ１０１からの受信
ＢＦＬアクセス信号４６４への制御回路は図示されてい
ない。

【０１３６】受信ＤＭＡＣ２０２におけるその他の点に
ついては、受信ＤＭＡＣ２０２と同様とされ、以下のよ
うに構成される。

【０１３７】受信状態遷移制御回路４００は、ディスク
リプタ先頭アドレスからチェインポインタ（ＣＰ）をリ
ードする。受信状態遷移制御回路４００は、受信ＣＤＡ
アクセス信号４３０を制御し、第１受信ＣＤＡレジスタ
４１３の内容を受信アドレスバス４１１に載せ、受信Ｄ
ＭＡアドレスバス制御信号４０８を制御し、外部にアド
レス信号を出力する。同時に、受信ＤＭＡデータバス制
御信号４０７を制御し、外部データバス２２１の内容を
受信データバス４１２に載せる。受信状態遷移制御回路
４００は、第１受信ＣＤＡライトストローブ４２７を出
力し、受信データバス４１２上のデータを、第１受信Ｃ
ＤＡバス４１９を介して第２受信ＣＤＡレジスタ４１４
に格納する。

【０１３８】次に、受信状態遷移制御回路４００は、バ
ッファポインタ（ＢＰ）をリードする。受信状態遷移制
御回路４００は、受信ＣＤＡ加算値選択信号４３１を制
御し、受信ＣＤＡ加算値出力回路４１８から受信ＣＤＡ
加算値４２５を出力させる。このとき、ＣＰが格納され
ているアドレスに受信ＣＤＡ加算値４２５を加えた値が
ＢＰの格納されているアドレスになるように受信ＣＤＡ
加算値選択信号４３１が制御される。第１受信ＣＤＡレ
ジスタ４１３の値は、常に受信ＣＤＡ被加算バス４２３
に載せられている。受信ＣＤＡ加算器４１７は、受信Ｃ
ＤＡ被加算値バス４２３と受信ＣＤＡ加算値４２５を加
算し、その結果を受信ＣＤＡ加算結果出力バス４２６に
出力する。ＣＰリード後、受信状態遷移制御回路４００
は、受信ＣＤＡ入力選択信号４２９を制御し、受信ＣＤ
Ａ入力セレクタ４１６を介して受信ＣＤＡ入力バス４２
２に受信ＣＤＡ加算結果出力バス４２６の内容が載るよ
うにする。同時に受信ＣＤＡアクセス信号４３０を制御
し、第１受信ＣＤＡレジスタ４１３に受信ＣＤＡ入力バ
ス４２２を格納する。以上の一連の動作で第１受信ＣＤ
Ａレジスタ４１３のインクリメントが行われる。受信状
態遷移制御回路４００は、次に受信ＣＤＡアクセス信号
４３０を制御し、第１受信ＣＤＡレジスタ４１３の内容
を受信アドレスバス４１１に載せ、受信ＤＭＡアドレス
バス制御信号４０８を制御し、外部にアドレス信号を出
力する。同時に、受信ＤＭＡデータバス制御信号４０７
を制御し、外部データバスの内容を受信データバス４１
２に載せる。受信状態遷移制御回路４００は、受信ＢＡ
Ｒ入力選択信号４４２を制御し、受信ＢＡＲ入力セレク
タ４３３を介して受信ＢＡＲリードバス４３６の値が受
信ＢＡＲ入力バス４３７に載るようにする。受信状態遷
移制御回路４００は、受信ＢＡＲアクセス信号４４３を
出力し、受信ＢＡＲ入力バス４３７上のデータを受信Ｂ
ＡＲレジスタ４３２に格納する。

【０１３９】次に、データ長（ＤＬ）がリードされる。
受信状態遷移制御回路４００は、受信ＣＤＡ加算値選択
信号４３１を制御し、受信ＣＤＡ加算値出力回路４１８
から受信ＣＤＡ加算値４２５を出力させる。このとき、
ＢＰが格納されているアドレスに受信ＣＤＡ加算値４２
５を加えた値タがＤＬの格納されているアドレスになる
ように受信ＣＤＡ加算値選択信号４３１が制御される。
第１受信ＣＤＡレジスタ４１３の値は、常に受信ＣＤＡ
被加算バス４２３に載せられている。受信ＣＤＡ加算器
４１７は、受信ＣＤＡ被加算値バス４２３と受信ＣＤＡ
加算値４２５を加算し、その結果を受信ＣＤＡ加算結果
出力バス４２６に出力する。ＢＰリード後、受信状態遷
移制御回路４００は、受信ＣＤＡ入力選択信号４２９を
制御し、受信ＣＤＡ入力セレクタ４１６を介して受信Ｃ
ＤＡ入力バス４２２に受信ＣＤＡ加算結果出力バス４２
６の内容が載るようにする。同時に受信ＣＤＡアクセス
信号４３０を制御し、第１受信ＣＤＡレジスタ４１３に
受信ＣＤＡ入力バス４２２を格納する。以上の一連の動
作で第１受信ＣＤＡレジスタ４１３のインクリメントが
行われる。受信状態遷移制御回路４００は、次に受信Ｃ
ＤＡアクセス信号４３０を制御し、第１受信ＣＤＡレジ
スタ４１３の内容を受信アドレスバス４１１に載せ、受
信ＤＭＡアドレスバス制御信号４０８を制御し、外部に
アドレス信号を出力する。同時に、受信ＤＭＡデータバ
ス制御信号４０７を制御し、外部データバスの内容を受
信データバス４１２に載せる。

【０１４０】次に、ステータス（ＳＴ）がリードされ
る。受信状態遷移制御回路４００は、受信ＣＤＡ加算値
選択信号４３１を制御し、受信ＣＤＡ加算値出力回路４
１８から受信ＣＤＡ加算値４２５を出力させる。このと
き、ＤＬが格納されているアドレスに受信ＣＤＡ加算値
４２５を加えた値がステータスの格納されているアドレ
スになるように受信ＣＤＡ加算値選択信号４３１が制御
される。第１受信ＣＤＡレジスタ４１３の値は、常に受
信ＣＤＡ被加算バス４２３に載せられている。受信ＣＤ
Ａ加算器４１７は、受信ＣＤＡ被加算値バス４２３と受
信ＣＤＡ加算値４２５を加算し、その結果を受信ＣＤＡ
加算結果出力バス４２６に出力する。ＤＬリード後、受
信状態遷移制御回路４００は、受信ＣＤＡ入力選択信号
４２９を制御し、受信ＣＤＡ入力セレクタ４１６を介し
て受信ＣＤＡ入力バス４２２に受信ＣＤＡ加算結果出力
バス４２６の内容が載るようにする。同時に受信ＣＤＡ
アクセス信号４３０を制御し、第１受信ＣＤＡレジスタ
４１３に受信ＣＤＡ入力バス４２２を格納する。以上の
一連の動作で第１受信ＣＤＡレジスタ４１３のインクリ
メントが行われる。受信状態遷移制御回路４００は、次
に受信ＣＤＡアクセス信号４３０を制御し、第１受信Ｃ
ＤＡレジスタ４１３の内容を受信アドレスバス４１１に
載せ、受信ＤＭＡアドレスバス制御信号４０８を制御
し、外部にアドレス信号を出力する。同時に、受信ＤＭ
Ａデータバス制御信号４０７を制御し、外部データバス
の内容を受信データバス４１２に載せる。受信状態遷移
制御回路４００は、受信ステータスリードバス４０９を
通してステータス（ＳＴ）を取り込む。

【０１４１】以上でディスクリプタリードを終了する。

【０１４２】次に、データ転送を行う。受信状態遷移制
御回路４００は、受信ＢＡＲアクセス信号４４３を制御
し、受信アドレスバス４１１上に受信ＢＡＲレジスタ４
３２の内容を出力する。同時に受信ＤＭＡデータバス制
御信号４０７及び受信ＤＭＡアドレスバス制御信号４０
８を出力し、アドレス信号を、内部アドレスバス２３５
を経由して外部アドレスバス２２２に出力する。指定さ
れたアドレスのデータが外部データバス２２１上に出力
され、同時に内部データバス２３４に取り込まれる。受
信状態遷移制御回路４００は、さらに受信ＦＩＦＯアク
セス信号４０６を制御し、受信ＦＩＦＯ２１２に内部デ
ータバス２３４上のデータを格納させる。

【０１４３】ここでＢＣＲの減算を行う。受信状態遷移
制御回路４００は、受信ＢＣＲ減算値選択信号４５７を
制御し、転送したデータバイト数と同じ値を受信ＢＣＲ
減算値出力回路４４８から受信ＢＣＲ減算値４５３とし
て出力させる。受信ＢＣＲレジスタ４４５の値は、常に
受信ＢＣＲ被減算値バス４５１に出力されている。受信
ＢＣＲ減算器４４７は、受信ＢＣＲ被減算値バス４５１
の値から受信ＢＣＲ減算値４５３の値を減算し、その結
果を受信ＢＣＲ減算結果出力バス４５４に出力する。受
信状態遷移制御回路４００は、受信ＢＣＲ減算結果出力
バス４５４の値を取り込み、もし値がゼロであるなら、
ディスクリプタステータスライトを行う。

【０１４４】受信状態遷移制御回路４００は、受信ＣＤ
Ａアクセス信号４３０を制御し、第１受信ＣＤＡレジス
タ４１３の内容を受信アドレスバス４１１に載せ、受信
ＤＭＡアドレスバス制御信号４０８を制御し、外部にア
ドレス信号を出力する。ここで、第１受信ＣＤＡレジス
タ４１３の内容は、最後にアクセスしたディスクリプタ
ステータスのアドレス信号を指している。引き続き、受
信状態遷移制御回路４００は、受信ステータスライトバ
ス４１０にステータスを出力し、受信データバス４１２
に載せる。同時に、受信状態遷移制御回路４００は、受
信ＤＭＡデータバス制御信号４０７を制御し、受信デー
タバス４１２の内容を外部データバスに出力する。

【０１４５】受信状態遷移制御回路４００は、受信ＢＣ
Ｒ減算結果出力バス４５４の値を取り込み、もし値がゼ
ロでないなら次のデータ転送を行う。受信状態遷移制御
回路４００は、受信ＢＡＲ加算値選択信号４４４を制御
し、前回転送したデータバイト数と同じ値を受信ＢＡＲ
加算値出力回路４３５から受信ＢＡＲ加算値４４０とし
て出力させる。受信ＢＡＲレジスタ４３２の値は、常に
受信ＢＡＲ被加算値バス４３８に出力されている。受信
ＢＡＲ加算器４３４は、受信ＢＡＲ被加算値バス４３８
の値と受信ＢＡＲ加算値４４０の値を加算し、その結果
を受信ＢＡＲ加算結果出力バス４４１に出力する。受信
状態遷移制御回路４００は、受信ＢＡＲ入力選択信号４
４２を制御し、受信ＢＡＲ入力セレクタ４３３を介して
受信ＢＡＲ入力バス４３７に受信ＢＡＲ加算結果出力バ
ス４４１の内容が載るようにする。同時に受信ＢＡＲア
クセス信号４４３を制御し、受信ＢＡＲレジスタ４３２
に受信ＢＡＲ入力バス４３７の値を格納する。以上の一
連の動作で受信ＢＡＲレジスタ４３２のインクリメント
が行われる。

【０１４６】受信状態遷移制御回路４００は、以上述べ
たデータ転送と受信ＢＣＲレジスタ４４５の減算及び受
信ＢＡＲレジスタ４３２の加算を繰り返し、受信ＢＣＲ
レジスタ４４５の値がゼロになるまで続け、ゼロになる
と上記ディスクリプタステータスライトを行う。そし
て、ディスクリプタステータスライトを行った後、次の
ディスクリプタリードを行う。

【０１４７】受信状態遷移制御回路４００は、受信ＣＤ
Ａ入力選択信号４２９を制御し、受信ＣＤＡ入力セレク
タ４１６を介して受信ＣＤＡ入力バス４２２に第２受信
ＣＤＡバスの値を出力させる。第２受信ＣＤＡバス４２
０には、常に第２受信ＣＤＡレジスタ４１４の内容が出
力されている。同時に、受信状態遷移制御回路４００
は、受信ＣＤＡアクセス信号４３０を制御し、第１受信
ＣＤＡレジスタ４１３に受信ＣＤＡ入力バス４２２の値
を格納する。

【０１４８】以下、上記ディスクリプタリードから繰り
返えされる。

【０１４９】上記ディスクリプタステータスのリードに
おいて、転送終了ビット（ＥＯＴ）が出力されていた場
合、受信状態遷移制御回路４００は、ＤＭＡ動作を停止
する。

【０１５０】上記ディスクリプタステータスのリードに
おいて、ＥＯＭが出力されていた場合、当該データバッ
ファの最終データを転送する際に、受信ＦＩＦＯアクセ
ス信号４０６に、フレーム転送終了（ＥＯＭ）コマンド
を加える。

【０１５１】受信ＢＣＲレジスタ４４５の値は、受信Ｂ
ＣＲ出力バス４５２を介してＭＰＵ１０１によってリー
ド可能とされる。

【０１５２】本例には、図示されていないが、同様の手
順により受信ＢＡＲレジスタ４３２の値及び第１受信Ｃ
ＤＡレジスタ４１３の値もＭＰＵ１０１によってリード
可能とされる。

【０１５３】次に、オーナーシップビット（ＯＳＢ）に
関する制御機能について詳述する。

【０１５４】チェインブロック転送モードにおいて、デ
ータ転送終了後、ＤＭＡＣ２０１や２０２はオーナーシ
ップビット（ＯＳＢ）に論理値“１”をライトする。Ｄ
ＭＡＣ２０１や２０２がディスクリプタ・ステータスを
リードしたときに、オーナーシップビット（ＯＳＢ）が
論理値“１”だった場合、ＤＭＡプライオリティ・コン
トロール・レジスタ（ＰＣＲ）のＯＳＢビットが論理値
“１”ならば当該バッファの転送を行わず、一定期間お
いた後に再びそのオーナーシップビット（ＯＳＢ）のリ
ードが行われる（ポーリング）。オーナーシップビット
（ＯＳＢ）が論理値“０”になった場合、ＤＭＡＣ２０
１や２０２によるデータ転送が行われる。例えば、図５
においてディスクリプタ５１６において、オーナーシッ
プビット（ＯＳＢ）が論理値“１”とされてチェインブ
ロック転送が停止された位置のデータバッファ５０６は
一度転送済みである。また、図５に示されるチェイン列
のデータをそのままにして、それとは別のチェイン列に
変更したい場合があるが、それを行うには、上記のよう
にオーナーシップビット（ＯＳＢ）が論理値“１”とさ
れてチェインブロック転送が停止されたディスクリプタ
の次のディスクリプタで別のチェイン列を指定する必要
がある。例えばディスクリプタ５１６においてオーナー
シップビット（ＯＳＢ）が論理値“１”とされてチェイ
ンブロック転送が停止され、次にオーナーシップビット
（ＯＳＢ）が論理値“０”に書き換えられた場合に、当
該ディスクリプタに対応するバッファがアクセスされて
から、次のディスクリプタ５１７のリードが行われる。
このことから、図５に示されるチェイン列のデータをそ
のままにして、それとは別のチェイン列に変更したい場
合には、必ずオーバーヘッドが発生する。

【０１５５】そこで本例では、オーナーシップビット
（ＯＳＢ）に関する以下のような制御機能により、ポー
リング直後でも前回アクセスしたものと異なるバッファ
をアクセス可能にしたり、異なるチェイン列に変更する
場合のオーバーヘッドを低減している。

【０１５６】ＭＰＵ１０１によってオーナーシップビッ
ト（ＯＳＢ）が論理値“０”に設定される。送信ＤＭＡ
Ｃ２０１や受信ＤＭＡＣ２０２は、一連のＤＭＡ転送制
御を行った後、ディスクリプタステータスライト時に、
ディスクリプタステータスのオーナーシップビットに論
理値“１”をライトする。ディスクリプタはチェインさ
れているため、次々にアクセスされてゆき、やがて一度
アクセスしたディスクリプタをアクセスするようにな
る。このディスクリプタステータスのオーナーシップビ
ット（ＯＳＢ）が論理値“１”であった場合、ＤＭＡＣ
は次のデータ転送に入らず、ポーリングにより、一定時
間をおいてディスクリプタステータスのリードを繰り返
す（ポーリング）。ポーリング期間中、各ＣＤＡレジス
タの値は更新されない。

【０１５７】例えば送信ＤＭＡＣ２０１がポーリングし
ている間、ＭＰＵ１０１はフレームの処理を行い、当該
フレームの処理が終了すると、そのフレームデータに該
当するディスクリプタステータスにアクセスし、オーナ
ーシップビット（ＯＳＢ）に論理値“０”をライトす
る。そして送信ＤＭＡＣ２０１は、次のポーリングによ
るディスクリプタステータスのリードにおいて論理値
“０”であるオーナーシップビットをリードする。送信
ＤＭＡＣ２０１は、論理値“０”であるオーナーシップ
ビット（ＯＳＢ）をリードすると、ポーリングステート
から抜け出し、次のステートに入る。

【０１５８】ここで本例の比較対象とされる技術によれ
ば、図７に示されるように、ディスクリプタステータス
のオーナーシップビット（ＯＳＢ）が論理値“１”であ
った場合、ポーリング７０１が行われ、その後、ディス
クリプタステータスのオーナーシップビット（ＯＳＢ）
が論理値“０”にライトされることにより、このポーリ
ング７０１のステートから抜け出た後は、ＤＭＡＣによ
るデータ転送が行われるようになっている。すなわち、
ポーリング終了後には、ポーリング前に取り込んだバッ
ファポインタ（ＢＰ）によって示されるデータバッファ
のアクセスが行われるようになっているため、上記バッ
ファポインタ（ＢＰ）によって示されるデータバッファ
以外はアクセスすることができない。

【０１５９】これに対して本例では、ポーリングステー
トから抜け出た後は、当該ディスクリプタの先頭アドレ
スから当該ディスクリプタの再リードが行われる。すな
わち、図６に示されるように、ディスクリプタステータ
スのオーナーシップビット（ＯＳＢ）が論理値“１”で
あった場合、ポーリング６０１が行われ、その後、ディ
スクリプタステータスのオーナーシップビット（ＯＳ
Ｂ）が論理値“０”にライトされることにより、このポ
ーリング６０１のステートから抜け出た後は、当該ディ
スクリプタの先頭アドレスから、チェインポインタ（Ｃ
Ｐ）やバッファポインタ（ＢＰ）の再リードが行われ
る。カレントディスクリプタの先頭アドレスは送信ＤＭ
ＡＣ２０１においては、第２送信ＣＤＡライトイネーブ
ル信号３２８に基づいて第３送信ＣＤＡレジスタ３１５
に格納され、受信ＤＭＡＣ２０２においては第２受信Ｃ
ＤＡライトストローブ信号４２８に基づいて第３受信Ｃ
ＤＡレジスタ４１５に格納されている。ポーリングが終
了されると、上記第３送信ＣＤＡレジスタ３１５又は上
記第３受信ＣＤＡレジスタ４１５の保持アドレスに基づ
いて当該ディスクリプタの先頭アドレスから当該ディス
クリプタが再リードされるが、このとき、ディスクリプ
タの構成が、図８や図９に示されるように、チェインポ
インタ（ＣＰ）、バッファポインタ（ＢＰ）の順に形成
されている場合には、それに従って上記ディスクリプタ
の先頭アドレスは、当該ディスクリプタにおけるチェイ
ンポインタ（ＣＰ）の保持アドレスに相当するから、上
記のディスクリプタの再リードはこのチェインポインタ
（ＣＰ）から順に行われる。従って、ＭＰＵ１０１は、
ディスクリプタステータスのオーナーシップビット（Ｏ
ＳＢ）を論理値“０”にライトする前に、チェインポイ
ンタ（ＣＰ）やバッファポインタ（ＢＰ）の内容を更新
し、その後に、ディスクリプタステータスのオーナーシ
ップビット（ＯＳＢ）を論理値“０”にライトするよう
にすれば、ディスクリプタステータスのオーナーシップ
ビット（ＯＳＢ）が論理値“０”にライトされることに
より、このポーリング６０１のステートから抜け出た後
においては、当該ディスクリプタの更新されたチェイン
ポインタ（ＣＰ）やバッファポインタ（ＢＰ）のリード
が行われることで、更新されたチェインポインタ（Ｃ
Ｐ）やバッファポインタ（ＢＰ）がチェインブロック転
送に反映される。このため、元のチェイン列のデータを
そのままにして、別のチェイン列に変更したい場合にお
いては、ＭＰＵ１０１の制御により、ディスクリプタス
テータスのオーナーシップビット（ＯＳＢ）が論理値
“０”にライトされる前に、チェインポインタ（ＣＰ）
やバッファポインタ（ＢＰ）の内容を別のチェイン列の
ディスクリプタ情報に更新し、その後に、ディスクリプ
タステータスのオーナーシップビット（ＯＳＢ）を論理
値“０”にライトするようにすれば、別のチェイン列に
簡単に変更することができる。例えば図１６に示される
ように、第１チェイン列として、データバッファ１６０
５〜１６０８と、その属性を示すためのディスクリプタ
１６０５〜１６０８とが設けられ、第２チェイン列とし
て、データバッファ１６０９〜１６１１と、その属性を
示すためのディスクリプタ１６１９〜１６２１とが設け
られた場合において、例えばディスクリプタ１６１７か
ら、別のチェイン列に変更したい場合においては、ＭＰ
Ｕ１０１の制御により、ディスクリプタ１６１７におけ
るステータスのオーナーシップビット（ＯＳＢ）が論理
値“０”にライトされる前に、チェインポインタ（Ｃ
Ｐ）やバッファポインタ（ＢＰ）の内容をディスクリプ
タ１６１９の情報に更新し、その後に、ディスクリプタ
ステータスのオーナーシップビット（ＯＳＢ）を論理値
“０”にライトするようにすれば、第１チェイン列から
第２チェイン列に簡単に変更することができる。しか
も、この場合において、データバッファ１６０９の内容
は変更されない。

【０１６０】ここで、送信ＤＭＡＣ２０１によるディス
クリプタの先頭アドレスからの再リードについて詳述す
る。

【０１６１】送信ＤＭＡＣ２０１による最初のディスク
リプタアクセスにおいて、チェインポインタ（ＣＰ）を
リードし、その内容（次ディスクリプタのスタートアド
レス）を、第２送信ＣＤＡライトストローブ信号３２７
に従って第１送信ＣＤＡバス３１９を介して第２送信Ｃ
ＤＡレジスタ３１４に格納すると、格納直後より第２送
信ＣＤＡレジスタ３１４の内容が第２送信ＣＤＡバス３
２０に出力される。第２送信ＣＤＡレジスタ３１４の内
容が第１送信ＣＤＡレジスタ３１３に格納されるタイミ
ングのとき、同時に送信状態遷移制御回路３００は、第
２送信ＣＤＡライトストローブ３２８をアサートし、第
２送信ＣＤＡバス３２０上のデータを第３送信ＣＤＡレ
ジスタ３１５に格納する。これにより第２送信ＣＤＡレ
ジスタ３１４の保持アドレスが第３送信ＣＤＡレジスタ
３１５にも格納される。第３送信ＣＤＡレジスタ３１５
の内容は、常に第３送信ＣＤＡバス３２１に出力され
る。そしてこの第３送信ＣＤＡレジスタ３１５の保持ア
ドレスはカレントディスクリプタの先頭アドレスとさ
れ、ポーリング終了後におけるディスクリプタの先頭ア
ドレスからの再リードの際には、この第３送信ＣＤＡレ
ジスタ３１５の保持内容が、送信ＣＤＡ入力セレクタ３
１６を介して第１送信ＣＤＡレジスタ３１３に書き込ま
れる。

【０１６２】送信ＤＭＡＣ２０１によるＤＭＡ動作開始
前にＭＰＵ１０１が直接第１送信ＣＤＡレジスタ３１３
に値をライトした際には、カレントディスクリプタの先
頭アドレスを退避するため、同時に第３送信ＣＤＡレジ
スタ３１５にも同じ値がライトされる。送信ＣＤＡ入力
セレクタ３１６によって送信ＣＤＡ加算結果出力バス３
２６のデータが選択され、それが第１送信ＣＤＡレジス
タ３１３に書き込まれることにより、カレントディスク
リプタアドレスの更新が行われる。このカレントディス
クリプタアドレスの更新により、カレントディスクリプ
タにおける各ポインタが順次リードされる。

【０１６３】そして、ポーリングステートにて論理値
“０”であるオーナーシップビット（ＯＳＢ）をリード
した後、送信状態遷移制御回路３００は、送信ＣＤＡ入
力選択信号３２９を制御して、送信ＣＤＡ入力バス３２
２に載せるデータとして第３送信ＣＤＡバス３２１のデ
ータを選択する。このとき、送信状態遷移制御回路３０
０は、送信ＣＤＡアクセス信号３３０を制御し、送信Ｃ
ＤＡ入力バス３２２上のデータを第１送信ＣＤＡレジス
タ３１３に格納する。これによりカレントディスクリプ
タの先頭アドレスが第１送信ＣＤＡレジスタ３１３に設
定される。そして、送信ＣＤＡ入力セレクタ３１６によ
って送信ＣＤＡ加算結果出力バス３２６のデータが選択
され、それが第１送信ＣＤＡレジスタ３１３に書き込ま
れることにより、カレントディスクリプタアドレスの更
新が行われる。このカレントディスクリプタアドレスの
更新により、カレントディスクリプタにおける各ポイン
タが順次リードされることにより、当該ディスクリプタ
の先頭アドレスからの再リードが行われる。

【０１６４】次に、受信ＤＭＡＣ２０２によるディスク
リプタの先頭アドレスからの再リードについて詳述す
る。

【０１６５】受信ＤＭＡＣ２０２による最初のディスク
リプタアクセスにおいて、チェインポインタ（ＣＰ）を
リードし、その内容（次ディスクリプタのスタートアド
レス）を、第２受信ＣＤＡライトストローブ信号４２７
に従って第１受信ＣＤＡバス４１９を介して第２受信Ｃ
ＤＡレジスタ４１４に格納すると、格納直後より第２受
信ＣＤＡレジスタ４１４の内容が第２受信ＣＤＡバス４
２０に出力される。第２受信ＣＤＡレジスタ４１４の内
容が第１受信ＣＤＡレジスタ４１３に格納されるタイミ
ングのとき、同時に受信状態遷移制御回路４００は、第
２受信ＣＤＡライトストローブ４２８をアサートし、第
２受信ＣＤＡバス４２０上のデータを第３受信ＣＤＡレ
ジスタ４１５に格納する。これにより第２受信ＣＤＡレ
ジスタ４１４の保持アドレスが第３受信ＣＤＡレジスタ
４１５にも格納される。第３受信ＣＤＡレジスタ４１５
の内容は、常に第３受信ＣＤＡバ４２１に出力される。
そしてこの第３受信ＣＤＡレジスタ４１５の保持アドレ
スはカレントディスクリプタの先頭アドレスとされ、ポ
ーリング終了後におけるディスクリプタの先頭アドレス
からの再リードの際には、この第３受信ＣＤＡレジスタ
４１５の保持内容が、受信ＣＤＡ入力セレクタ４１６を
介して第１受信ＣＤＡレジスタ４１３に書き込まれる。

【０１６６】受信ＤＭＡＣ２０２によるＤＭＡ動作開始
前にＭＰＵ１０１が直接第１受信ＣＤＡレジスタ４１３
に値をライトした際には、カレントディスクリプタの先
頭アドレスを退避するため、同時に第３受信ＣＤＡレジ
スタ４１５にも同じ値がライトされる。受信ＣＤＡ入力
セレクタ４１６によって受信ＣＤＡ加算結果出力バス４
２６のデータが選択され、それが第１受信ＣＤＡレジス
タ４１３に書き込まれることにより、カレントディスク
リプタアドレスの更新が行われる。このカレントディス
クリプタアドレスの更新により、カレントディスクリプ
タにおける各ポインタが順次リードされる。

【０１６７】そして、ポーリングステートにて論理値
“０”であるオーナーシップビット（ＯＳＢ）をリード
した後、受信状態遷移制御回路４００は、受信ＣＤＡ入
力選択信号３２９を制御して、受信ＣＤＡ入力バス３２
２に載せるデータとして第３受信ＣＤＡバス３２１のデ
ータを選択する。このとき、受信状態遷移制御回路４０
０は、受信ＣＤＡアクセス信号４３０を制御し、受信Ｃ
ＤＡ入力バスう２２上のデータを第１受信ＣＤＡレジス
タ４１３に格納する。これによりカレントディスクリプ
タの先頭アドレスが第１受信ＣＤＡレジスタ３１３に設
定される。そして、受信ＣＤＡ入力セレクタ３１６によ
って受信ＣＤＡ加算結果出力バス４２６のデータが選択
され、それが第１受信ＣＤＡレジスタ４１３に書き込ま
れることにより、カレントディスクリプタアドレスの更
新が行われる。このカレントディスクリプタアドレスの
更新により、カレントディスクリプタにおける各ポイン
タが順次リードされることにより、当該ディスクリプタ
の先頭アドレスからの再リードが行われる。

【０１６８】上記した例によれば、以下の作用効果を得
ることができる。

【０１６９】（１）ポーリングス６０１から抜け出た後
は、ディスクリプタの先頭に戻ってディスクリプタアク
セスがもう一度行われることから、ポーリング６０１の
ステートから抜け出た後は、当該ディスクリプタの先頭
に戻って、チェインポインタ（ＣＰ）やバッファポイン
タ（ＢＰ）の再リードが行われる。従って、ＭＰＵ１０
１は、ディスクリプタステータスのオーナーシップビッ
ト（ＯＳＢ）を論理値“０”にライトする前に、チェイ
ンポインタ（ＣＰ）やバッファポインタ（ＢＰ）の内容
を更新し、その後に、ディスクリプタステータスのオー
ナーシップビット（ＯＳＢ）を論理値“０”にライトす
るようにすれば、ディスクリプタステータスのオーナー
シップビット（ＯＳＢ）が論理値“０”にライトされる
ことにより、このポーリング６０１のステートから抜け
出た後においては、当該ディスクリプタの更新されたチ
ェインポインタ（ＣＰ）やバッファポインタ（ＢＰ）の
リードが行われることで、更新されたチェインポインタ
（ＣＰ）やバッファポインタ（ＢＰ）がチェインブロッ
ク転送に反映される。このため、ポーリング直後におい
て、前回アクセスしたものと異なるデータバッファのア
クセスが可能とされる。

【０１７０】（２）また、上記（１）の作用効果によ
り、元のチェイン列のデータをそのままにして、別のチ
ェイン列に変更したい場合においては、ＭＰＵ１０１の
制御により、ディスクリプタステータスのオーナーシッ
プビット（ＯＳＢ）が論理値“０”にライトされる前
に、チェインポインタ（ＣＰ）やバッファポインタ（Ｂ
Ｐ）の内容を別のチェイン列のディスクリプタ情報に更
新し、その後に、ディスクリプタステータスのオーナー
シップビット（ＯＳＢ）を論理値“０”にライトするよ
うにすれば、別のチェイン列に簡単に変更することがで
きる。

【０１７１】次に、別の例について説明する。

【０１７２】図１０にはポーリング後のアクセス順の他
の例が示される。図１０に示されるアクセス順が、図６
に示されるのと大きく相違するのは、ポーリング６０１
の終了後に、チェインポインタ（ＣＰ）、及びバッファ
ポインタ（ＢＰ）の値がロードされた後に、再びステー
タス（ＳＴ）の読み出しを行うことなく、データ転送を
開始する点にある。ポーリング６０１においてステータ
ス（ＳＴ）が読み込まれているため、再びステータス
（ＳＴ）を再度読み込む必要が無いことによる。このよ
うに、バッファポインタ（ＢＰ）をアクセスした後のス
テータス（ＳＴ）のアクセスを省略することによってオ
ーバーヘッドの低減を図ることができる。

【０１７３】また、ポーリング終了後のディスクリプタ
の再リードを行うか否かを選択可能にすることができ
る。例えば、図１２に示されるように、送信用ディスク
リプタ８１におけるステータス（ＳＴ）や受信用ディス
クリプタ９１におけるステータス（ＳＴ）の空きビット
などを利用して、機能選択用ビット（ＯＮ／ＯＦＦ）を
設け、ＤＭＡ制御部によりポーリングが行われるとき、
そのポーリングの終了後に上記ＤＭＡ制御部により先頭
アドレスから再リードすべきか否かを、上記機能選択用
ビット（ＯＮ／ＯＦＦ）の論理に基づいて決定するよう
にしても良い。特に制限されないが、機能選択用ビット
（ＯＮ／ＯＦＦ）が論理値“０”の場合には、図６や図
１０に示されるように、ディスクリプタのポーリング６
０１が終了された後に、そのディスクリプタにおけるチ
ェインポインタ（ＣＰ）、バッファポインタ（ＢＰ）が
ＤＭＡＣ２０１又は２０２により再リードされる。それ
に対して機能選択用ビット（ＯＮ／ＯＦＦ）が論理値
“１”の場合には、図７に示されるようにポーリング７
０１の終了後にデータ転送が行われる。機能選択用ビッ
ト（ＯＮ／ＯＦＦ）の設定はＭＰＵ１０１によって行う
ことができる。このようにポーリングの終了後に上記Ｄ
ＭＡ制御部により先頭アドレスから再リードすべきか否
かを機能選択用ビット（ＯＮ／ＯＦＦ）の論理に応じて
決定することができるので、必要に応じてそのような機
能を選択することができ、使い勝手の向上を図ることが
できる。

【０１７４】上記の構成例では、図１に示されるＲＡＭ
１０５内にデータバッファ５０５〜５０８、及びディス
クリプタ５１５〜５１８を形成するようにしたが、ディ
スクリプタ５１５〜５１８については、図１３に示され
るように、シリアルコントローラ１０２又は１０３にお
ける内部レジスタ１００２などに形成するようにしても
良い。かかる構成においては、送信ＤＭＡＣ２０１（又
は受信ＤＭＡＣ２０２）は、シリアルコントローラ１０
２，１０３の内部バスを介してディスクリプタ５１５〜
５１８をアクセスすることができるから、ディスクリプ
タ５１５〜５１８のリードを高速に行うことができる。
また、送信ＤＭＡＣ２０１（又は受信ＤＭＡＣ２０２）
によってディスクリプタ５１５〜５１８をアクセスする
場合、外部バス（図１におけるバス１０４に相当）を使
用する必要がないので、この外部バスの負荷軽減を図る
ことができる。

【０１７５】また、図１４に示されるように、シリアル
コントローラ１０２又は１０３内にデュアルポートＲＡ
Ｍ１１０５を設け、このデュアルポートＲＡＭ１１０５
によって上記ディスクリプタ５１５〜５１８を形成する
ようにしても良い。かかる構成においては、送信ＤＭＡ
Ｃ２０１（又は受信ＤＭＡＣ２０２）は、シリアルコン
トローラ１０２，１０３の内部バスを介してディスクリ
プタ５１５〜５１８をアクセスすることができるから、
ディスクリプタ５１５〜５１８のリードを高速に行うこ
とができる。また、送信ＤＭＡＣ２０１（又は受信ＤＭ
ＡＣ２０２）によってディスクリプタ５１５〜５１８を
アクセスする場合、外部バス（図１におけるバス１０４
に相当）を使用する必要がないので、この外部バスの負
荷軽減を図ることができる。

【０１７６】図１１には、送信用ディスクリプタ８１や
受信用ディスクリプタ９１の別の構成例が示される。す
なわち、図１１に示されるように送信用ディスクリプタ
８１や受信用ディスクリプタ９１において、ステータス
（ＳＴ）を各ディスクリプタの先頭に位置させることが
できる。その場合には、例えば図１０に示されるように
ポーリング６０１においてステータス（ＳＴ）が読み込
まれ、その後に当該ポーリング６０１が終了された後に
は、ステータス（ＳＴ）に続いて記録されているチェイ
ンポインタ（ＣＰ）及びバッファポインタ（ＢＰ）をデ
ィスクリプタの通常のアクセス順（１１０１）に従って
順番にリードされる。上記ステータス（ＳＴ）の具体的
な構成については上記の例の場合と同じである。故に、
例えば図１６に示されるようにディスクリプタ１６１７
から別のチェイン列に変更したい場合には、ステータス
（ＳＴ）におけるオーナーシップビット（ＯＳＢ）が論
理値“１”でポーリングが行われる期間中に、ＭＰＵ１
０１によって、チェインポインタ（ＣＰ）や、バッファ
ポインタ（ＢＰ）などを別のチェイン列の情報に書き換
えれば良い。それによれば、ステータス（ＳＴ）におけ
るオーナービット（ＯＳＢ）が論理値“０”にされ、ポ
ーリングが終了された後には、チェインポインタ（Ｃ
Ｐ）、バッファポインタ（ＢＰ）、データ長（ＤＬ）の
順にリードされ、このリードによりディスクリプタ１６
１７から別のチェイン列への変更が行われる。このよう
に図１１に示されるディスクリプタ構成によれば、ポー
リング終了後に、当該ディスクリプタをその先頭アドレ
スから再リードしなくても、別のチェイン列への変更が
可能とされるので、システムのオーバーヘッドを低減す
ることができる。また、上記のようにディスクリプタの
先頭アドレスから再リードする必要がないため、先頭ア
ドレスを保持しておくためのレジスタ、例えば図３に示
される第３送信ＣＤＡレジスタ３１５や、図４に示され
る第３受信ＣＤＡレジスタ４１５が不要とされ、その
分、論理規模の縮小を図ることができる。

【０１７７】第３送信ＣＤＡレジスタ３１５や第３受信
ＣＤＡレジスタ４１５への書き込みをＭＰＵ１０１によ
って直接行うようにしても良い。ポーリング後のディス
クリプタアクセスは、第３送信ＣＤＡレジスタ３１５や
第３受信ＣＤＡレジスタ４１５の保持アドレスによって
決定されるから、この第３送信ＣＤＡレジスタ３１５や
第３受信ＣＤＡレジスタ４１５への書き込みをＭＰＵ１
０１によって直接行うことにより、ポーリング後のディ
スクリプタアクセスを任意の位置から始めることが可能
になる。

【０１７８】ＭＰＵ１０１によってアクセス可能なカレ
ントディスクリプタアドレス（ＣＤＡ）保持用レジスタ
を第３送信ＣＤＡレジスタ３１５や第３受信ＣＤＡレジ
スタ４１５とは別に設け、ポーリング後に、上記ＣＤＡ
保持用レジスタに保持されているカレントディスクリプ
タアドレスを、第１送信ＣＤＡレジスタ３１３や第１受
信ＣＤＡレジスタ４１３に取り込むように構成すること
ができる。このようにしてもポーリング後のディスクリ
プタアクセスを任意の位置から始めることができる。さ
らにこの場合において、ポーリング後に第１送信ＣＤＡ
レジスタ３１３や第１受信ＣＤＡレジスタ４１３に取り
込む値を、第３送信ＣＤＡレジスタ３１５にするか、上
記ＣＤＡ保持用レジスタにするかを、選択できるように
しても良い。例えばディスクリプタステータス（ＳＴ）
上に新たな選択ビットを設け、この選択ビットにより、
ポーリング後に第１送信ＣＤＡレジスタ３１３への取り
込み先を上記第３送信ＣＤＡレジスタ３１５にするか、
上記ＣＤＡ保持用レジスタにするかを選択可能にすると
良い。この場合、各ディスクリプタ毎に分岐を選択でき
るので、さらに柔軟なバッファマネージメントが可能に
なる。

【０１７９】上記ポーリングにおけるインターバルタイ
ム（ポーリング間隔）は、次のように決定することがで
きる。

【０１８０】ディスクリプタステータスのリードにおい
て、図１７に示されるようにオーナーシップビット（Ｏ
ＳＢ）が論理値“１”である期間、ポーリングが継続さ
れるが、この場合のインターバルタイムは、特に制限さ
れないが、図１８に示されるインターバルタイム調整回
路１８０によって制御することができる。このインター
バルタイム調整回路１８０は、特に制限されないが、カ
ウンタ１８１、比較回路１８２、インターバルタイムレ
ジスタ１８３、及びインターバルタイム制御回路１８４
を含んで構成することができ、そのようなインターバル
タイム調整回路１８０は送信ＤＭＡＣ２０１や受信ＤＭ
ＡＣ２０２内に設けることができる。上記カウンタ１８
１は、システムクロック信号ＣＬＫを計数する。この計
数結果は、後段の比較回路１８２に伝達される。インタ
ーバルタイムレジスタ１８３は、所望のインターバルタ
イムの値を保持するもので、その保持値はＭＰＵ１０１
によって変更可能とされる。比較回路１８２は、上記カ
ウンタ１８１の出力値と上記インターバルタイムレジス
タ１８３の保持値とを比較し、それらが一致した場合
に、一致信号１８５をアサートする。このとき、上記カ
ウンタ１８１は初期化される。インターバルタイム制御
回路１８４は、上記比較回路１８２によって一致信号１
８５がアサートされたタイミングで、インターバルタイ
ムを決定するためのパルス信号を出力する。このパルス
信号は送信状態遷移制御回路３００や受信状態遷移制御
回路４００に伝達され、そこで、上記パルス信号に基づ
いてインターバルタイムが決定される。ＭＰＵ１０１に
よってインターバルタイムレジスタ１８３の保持値を変
更することによりインターバルタイムの調整が可能とさ
れるため、ＭＰＵ１０１の負荷に応じてインターバルタ
イムを制御するようにしても良い。インターバルタイム
レジスタ１８３には、通常は標準的なインターバルタイ
ムが得られる値が設定される。そして、ＭＰＵ１０１の
負荷が比較的重くなった場合には、上記インターバルタ
イムレジスタ１８３の保持値を上記標準的な値よりも大
きくすることによってインターバルタイムが比較的長め
に調整される。また、ＭＰＵ１０１の負荷が比較的軽く
なった場合には、上記インターバルタイムレジスタ１８
３の保持値を上記標準的な値よりも小さくすることによ
ってインターバルタイムが比較的短めに調整される。オ
ーナーシップビット（ＯＳＢ）の書き換えはバス１０４
を介してＭＰＵ１０１によって行われるが、ＭＰＵ１０
１の負荷が比較的重い場合において、インターバルタイ
ムが短いと、ＭＰＵ１０１はバス１０４の使用権を獲得
するのが困難になる。そうかといってインターバルタイ
ムを長めに設定すると、オーナーシップビット（ＯＳ
Ｂ）の論理判別のためのリードがサイクルが長くなるた
め、データ転送処理時間の短縮化が阻害される。

【０１８１】そこで、ＭＰＵ１０１の負荷が比較的重く
なった場合には、上記インターバルタイムレジスタ１８
３の保持値を上記標準的な値よりも大きくすることによ
ってインターバルタイムを比較的長めに調整し、また、
ＭＰＵ１０１の負荷が比較的軽くなった場合には、上記
インターバルタイムレジスタ１８３の保持値を上記標準
的な値よりも小さくすることによってインターバルタイ
ムを比較的短めに調整することにより、インターバルタ
イムの適正化を図ることができる。

【０１８２】以上本発明者によってなされた発明を具体
的に説明したが、本発明はそれに限定されるものではな
く、その要旨を逸脱しない範囲で種々変更可能であるこ
とはいうまでもない。

【０１８３】以上の説明では主として本発明者によって
なされた発明をその背景となった利用分野であるルータ
に適用した場合について説明したが、本発明はそれに限
定されるものではなく、各種通信制御装置に適用するこ
とができる。

【０１８４】本発明は、少なくともチェインブロック転
送を行うことを条件に適用することができる。

【０１８５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば下記
の通りである。

【０１８６】すなわち、ディスクリプタにおける所定ビ
ットの論理状態に基づくポーリングが終了した後に、Ｄ
ＭＡ制御部により先頭アドレスから再リードされるた
め、上記ポーリングが終了する前に当該ディスクリプタ
の内容を更新することにより、ポーリング直後におい
て、前回アクセスしたものと異なるデータバッファのア
クセスが可能とされる。また、上記ポーリングが終了す
る前に当該ディスクリプタの内容を更新することによ
り、ポーリング直後に異なるチェイン列に変更可能であ
り、その際に、チェインブロック転送が停止されたディ
スクリプタの次のディスクリプタで別のチェイン列を指
定する方式に比べてオーバーヘッドの低減を図ることが
できる。

【図面の簡単な説明】

【図１】本発明にかかる通信制御装置の一例であるルー
タの構成例ブロック図である。

【図２】上記ルータに含まれるシリアル制御装置の構成
例ブロック図である。

【図３】上記シリアル制御装置に含まれる送信ＤＭＡＣ
の構成例ブロック図である。

【図４】上記シリアル制御装置に含まれる受信ＤＭＡＣ
の構成例ブロック図である。

【図５】上記ルータに含まれるＲＡＭ内に形成されるデ
ータバッファ及びディスクリプタの説明図である。

【図６】上記シリアル制御装置におけるポーリング時の
アクセス順の説明図である。

【図７】上記シリアル制御装置とは別の装置におけるポ
ーリング時のアクセス順の説明図である。

【図８】上記シリアル制御装置における送信用ディスク
リプタの構成例説明図である。

【図９】上記シリアル制御装置における受信用ディスク
リプタの構成例説明図である。

【図１０】上記シリアル制御装置におけるポーリング時
の別のアクセス順の説明図である。

【図１１】上記シリアル制御装置におけるディスクリプ
タの別の構成例説明図である。

【図１２】上記シリアル制御装置におけるディスクリプ
タにおけるステータスの説明図である。

【図１３】上記シリアル制御装置における主要部の別の
構成例ブロック図である。

【図１４】上記シリアル制御装置における主要部の別の
構成例ブロック図である。

【図１５】上記シリアル制御装置における主要部の別の
構成例ブロック図である。

【図１６】上記ルータに含まれるＲＡＭ内に形成される
データバッファ及びディスクリプタの説明図である。

【図１７】上記ポーリング時のインターバルタイムの説
明図である。

【図１８】上記ポーリング時のインターバルタイムを制
御するためのインターバルタイム制御回路の構成例ブロ
ック図である。

【符号の説明】

１０１ ＭＰＵ １０２，１０３ シリアル制御装置 １０４ バス １０５ ＲＡＭ １０６ フラッシュメモリ １０７ ＲＯＭ １８０ インターバルタイム調整回路 １８１ カウンタ １８２ 比較回路 １８３ インターバルタイムレジスタ １８４ インターバルタイム制御回路 ２０１ 送信ＤＭＡＣ ２０２ 受信ＤＭＡＣ ３００ 送信状態遷移制御回路 ３１３ 第１送信ＣＤＡレジスタ ３１４ 第２送信ＣＤＡレジスタ ３１５ 第３送信ＣＤＡレジスタ ４００ 受信状態遷移制御回路

───────────────────────────────────────────────────── フロントページの続き (72)発明者 鈴木 久嗣 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 (72)発明者 片山 俊之 茨城県日立市幸町３丁目２番１号 日立エ ンジニアリング株式会社内 (72)発明者 岩本 昌彦 東京都小平市上水本町五丁目20番１号 株 式会社日立製作所半導体グループ内 Ｆターム(参考） 5B061 DD07

Claims (11)

【特許請求の範囲】
1. 【請求項１】 複数のデータバッファと、上記データバ
   ッファに対応して形成され、上記データバッファの属性
   情報を有すると共にポインタ情報によって連鎖可能にさ
   れた複数のディスクリプタと、上記ディスクリプタを順
   次参照しながらデータのチェインブロック転送を制御可
   能なＤＭＡ制御部とを用いるチェインブロック転送方法
   であって、 上記ＤＭＡ制御部がポインタ情報に基づいて上記ディス
   クリプタをリードする第１リード処理と、 上記第１処理でリードされたディスクリプタに含まれて
   いる所定ビットが所定論理値に変化されるのを待つポー
   リング処理と、 上記ポーリング処理が終了された後、上記ポーリング処
   理にかかるディスクリプタをその先頭アドレスから上記
   ＤＭＡ制御部が再リードする第２リード処理と、を含む
   ことを特徴とするチェインブロック転送方法。
2. 【請求項２】 次にアクセスされるディスクリプタのス
   タートアドレスが設定される第１ポインタと、そのディ
   スクリプタに属するデータバッファのスタートアドレス
   が設定される第２ポインタと、上記ＤＭＡ制御部によっ
   て一度アクセスされてから上記マイクロプロセッシング
   ユニットによって書き換えられるまでは、上記ＤＭＡ制
   御回路の再アクセスが禁止されるフラグとを有し、デー
   タバッファの属性情報を有すると共にポインタ情報によ
   って連鎖可能にされた複数のディスクリプタと、上記デ
   ィスクリプタを順次参照しながらデータのチェインブロ
   ック転送を制御可能なＤＭＡ制御部とを用いるチェイン
   ブロック転送方法であって、 上記ＤＭＡ制御部がポインタ情報に基づいて上記ディス
   クリプタをリードする第１リード処理と、 上記第１処理でリードされたディスクリプタに含まれて
   いる上記フラグが所定論理値に変化されるのを待つポー
   リング処理と、 上記ポーリング処理が終了された後、上記ポーリング処
   理にかかるディスクリプタにおける上記第１ポインタ及
   び上記第２ポインタを上記ＤＭＡ制御部が再リードする
   第２リード処理と、を含むことを特徴とするチェインブ
   ロック転送方法。
3. 【請求項３】 次にアクセスされるディスクリプタのス
   タートアドレスが設定される第１ポインタと、そのディ
   スクリプタに属するデータバッファのスタートアドレス
   が設定される第２ポインタと、上記ＤＭＡ制御部によっ
   て一度アクセスされてから上記マイクロプロセッシング
   ユニットによって書き換えられるまでは、上記ＤＭＡ制
   御回路の再アクセスが禁止されるフラグとを有し、デー
   タバッファの属性情報を有すると共にポインタ情報によ
   って連鎖可能にされた複数のディスクリプタと、上記デ
   ィスクリプタを順次参照しながらデータのチェインブロ
   ック転送を制御可能なＤＭＡ制御部とを用いるチェイン
   ブロック転送方法であって、 上記ＤＭＡ制御部がポインタ情報に基づいて上記ディス
   クリプタをリードする第１リード処理と、 上記第１処理でリードされたディスクリプタに含まれて
   いる上記フラグが所定論理値に変化されるのを待つポー
   リング処理と、 上記フラグの論理値がマイクロプロセッシングユニット
   によって書き換えられる前に、上記マイクロプロセッシ
   ングユニットが上記第１ポインタ及び上記第２ポインタ
   を更新するポインタ更新処理と、 上記フラグが上記マイクロプロセッシングユニットによ
   って所定論理値に変化されることにより上記ポーリング
   処理が終了された後、上記ポーリング処理が終了された
   ディスクリプタにおける上記第１ポインタ及び上記第２
   ポインタを上記ＤＭＡ制御部が再リードする第２リード
   処理と、を含むことを特徴とするチェインブロック転送
   方法。
4. 【請求項４】 上記ポーリングのインターバルタイム
   は、そのときの上記マイクロプロセッシングユニットの
   負荷に応じて制御される請求項１乃至３の何れか１項記
   載のチェインブロック転送方法。
5. 【請求項５】 複数のデータバッファと、上記データバ
   ッファに対応して形成され、上記データバッファの属性
   情報を有すると共にポインタ情報によって連鎖可能にさ
   れた複数のディスクリプタと、上記ディスクリプタを順
   次参照しながらデータのチェインブロック転送を制御可
   能なＤＭＡ制御部と、上記ディスクリプタの書き換えを
   可能とするマイクロプロセッシングユニットと、を含む
   通信制御装置であって、 上記ディスクリプタは、次にアクセスされるディスクリ
   プタのスタートアドレスが設定される第１ポインタと、
   そのディスクリプタに属するデータバッファのスタート
   アドレスが設定される第２ポインタと、上記ＤＭＡ制御
   部によって一度アクセスされてから上記マイクロプロセ
   ッシングユニットによって書き換えられるまでは、上記
   ＤＭＡ制御回路の再アクセスが禁止されるフラグとを含
   み、 ＤＭＡ制御部は、上記ディスクリプタにおける上記フラ
   グの論理状態に基づくポーリングが行われるとき、その
   ポーリングの終了後に当該ディスクリプタを再リードす
   るための制御回路を含んで成ることを特徴とする通信制
   御装置。
6. 【請求項６】 複数のデータバッファと、上記データバ
   ッファに対応して形成され、上記データバッファの属性
   情報を有すると共にポインタ情報によって連鎖可能にさ
   れた複数のディスクリプタと、上記ディスクリプタを順
   次参照しながらデータのチェインブロック転送を制御可
   能なＤＭＡ制御部と、上記ディスクリプタの書き換えを
   可能とするマイクロプロセッシングユニットと、を含む
   通信制御装置であって、 上記ディスクリプタは、次にアクセスされるディスクリ
   プタのスタートアドレスが設定される第１ポインタと、
   そのディスクリプタに属するデータバッファのスタート
   アドレスが設定される第２ポインタと、上記ＤＭＡ制御
   部によって一度アクセスされてから上記マイクロプロセ
   ッシングユニットによって書き換えられるまでは、上記
   ＤＭＡ制御回路の再アクセスが禁止されるフラグと、再
   リード処理を有効にするか否かが設定される選択ビット
   とを含み、 上記ＤＭＡ制御部は、上記選択ビットによって上記再リ
   ード処理が有効とされ、且つ、上記ディスクリプタにお
   ける上記フラグの論理状態に基づくポーリングが行われ
   るとき、そのポーリングの終了後に当該ディスクリプタ
   を再リードするための制御回路を含んで成ることを特徴
   とする通信制御装置。
7. 【請求項７】 複数のデータバッファと、上記データバ
   ッファに対応して形成され、上記データバッファの属性
   情報を有すると共にポインタ情報によって連鎖可能にさ
   れた複数のディスクリプタと、上記ディスクリプタを順
   次参照しながらデータのチェインブロック転送を制御可
   能なＤＭＡ制御部と、上記ディスクリプタの書き換えを
   可能とするマイクロプロセッシングユニットと、を含む
   通信制御装置であって、 上記ディスクリプタは、次にアクセスされるディスクリ
   プタのスタートアドレスが設定される第１ポインタと、
   そのディスクリプタに属するデータバッファのスタート
   アドレスが設定される第２ポインタと、上記ＤＭＡ制御
   部によって一度アクセスされてから上記マイクロプロセ
   ッシングユニットによって書き換えられるまでは、上記
   ＤＭＡ制御回路の再アクセスが禁止されるフラグとを含
   み、 ＤＭＡ制御部は、上記ディスクリプタの所望アドレスを
   退避可能なレジスタと、上記ディスクリプタにおける所
   定フラグの論理状態に基づいてポーリングが行われると
   き、そのポーリングが終了後に、上記レジスタの保持情
   報に基づいて当該ディスクリプタを再リードするための
   制御回路と、を含んで成ることを特徴とする通信制御装
   置。
8. 【請求項８】 複数のデータバッファと、上記データバ
   ッファに対応して形成され、上記データバッファの属性
   情報を有すると共にポインタ情報によって連鎖可能にさ
   れた複数のディスクリプタと、上記ディスクリプタを順
   次参照しながらデータのチェインブロック転送を制御可
   能なＤＭＡ制御部と、上記ディスクリプタの書き換えを
   可能とするマイクロプロセッシングユニットと、を含む
   通信制御装置であって、 上記ディスクリプタは、上記ＤＭＡ制御部が一度アクセ
   スしたディスクリプタを上記マイクロプロセッシングユ
   ニットが書き換える前に再アクセスしないためのフラグ
   に基づいて行われる処理を有効にするか否かを設定する
   ための機能選択用ビットを含み、 ＤＭＡ制御部は、上記ディスクリプタの所望アドレスを
   退避しておくためのレジスタと、上記機能選択用ビット
   によって上記処理が有効とされる場合の上記ディスクリ
   プタにおける上記フラグの論理状態に基づくポーリング
   が行われるとき、そのポーリングの終了後に、上記レジ
   スタの保持情報に基づいて当該ディスクリプタを再リー
   ドするための制御回路と、を含んで成ることを特徴とす
   る通信制御装置。
9. 【請求項９】 複数のデータバッファと、上記データバ
   ッファに対応して形成され、上記データバッファの属性
   情報を有すると共にポインタ情報によって連鎖可能にさ
   れた複数のディスクリプタと、上記ディスクリプタを順
   次参照しながらデータのチェインブロック転送を制御可
   能なＤＭＡ制御部と、上記ディスクリプタの書き換えを
   可能とするマイクロプロセッシングユニットと、を含む
   通信制御装置であって、 上記ディスクリプタは、上記ＤＭＡ制御部によって一度
   アクセスされてから上記マイクロプロセッシングユニッ
   トによって書き換えられるまでは、上記ＤＭＡ制御回路
   の再アクセスが禁止されるフラグを有するステータス
   が、上記ディスクリプタのスタートアドレスに配置さ
   れ、上記ステータスの後には、次にアクセスされるディ
   スクリプタのスタートアドレスが設定される第１ポイン
   タと、そのディスクリプタに属するデータバッファのス
   タートアドレスが設定される第２ポインタとが配置さ
   れ、 上記ＤＭＡ制御部は、上記ディスクリプタにおける上記
   フラグの論理状態に基づくポーリングが行われるとき、
   そのポーリングの終了後に、上記第１ポインタから順に
   当該ディスクリプタをリードするための制御回路を含ん
   で成ることを特徴とする通信制御装置。
10. 【請求項１０】 上記ＤＭＡ制御部は、上記マイクロプ
    ロセッシングユニットの負荷に応じて上記ポーリングの
    インターバルタイムを制御するためのインターバルタム
    調整回路を含む請求項４乃至９の何れか１項記載の通信
    制御装置。
11. 【請求項１１】 上記ディスクリプタと上記ＤＭＡ制御
    部とは、互いに共通の半導体チップに形成され、上記デ
    ータバッファは、上記ディスクリプタとは異なる半導体
    チップに形成された請求項４乃至９の何れか１項記載の
    通信制御装置。