JPH02181886A - 直線描画装置 - Google Patents
直線描画装置Info
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- JPH02181886A JPH02181886A JP1001216A JP121689A JPH02181886A JP H02181886 A JPH02181886 A JP H02181886A JP 1001216 A JP1001216 A JP 1001216A JP 121689 A JP121689 A JP 121689A JP H02181886 A JPH02181886 A JP H02181886A
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- 230000015654 memory Effects 0.000 claims abstract description 95
- 230000004044 response Effects 0.000 abstract description 2
- 238000010586 diagram Methods 0.000 description 9
- 238000000034 method Methods 0.000 description 5
- 102100037009 Filaggrin-2 Human genes 0.000 description 2
- 101000878281 Homo sapiens Filaggrin-2 Proteins 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 1
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 1
- 239000013256 coordination polymer Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000010365 information processing Effects 0.000 description 1
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-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/20—Function-generator circuits, e.g. circle generators line or curve smoothing circuits
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/36—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators characterised by the display of a graphic pattern, e.g. using an all-points-addressable [APA] memory
- G09G5/39—Control of the bit-mapped memory
- G09G5/393—Arrangements for updating the contents of the bit-mapped memory
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、直線を描画するシステムの直線の描画を制
御する装置に係り、さらに詳しくは直線のバラネータの
バッファに使用される直線描画制御装置に関する。
御する装置に係り、さらに詳しくは直線のバラネータの
バッファに使用される直線描画制御装置に関する。
第４図は直線描画制御装置ををする情報処理システム全
体を示すブロック図である。このシステムはホストコン
ピュータ１と直線描画装置２とからなっている。直線描
画装置２はホストコンピュータ２からのデータを受ける
ホストインターフェース３と、内部バス４を介して接続
された中央処理装置（以下、ＣＰＵと称する）５、直線
描画制御装置６および画像メモリ７とから構成され、画
像メモリ７の出力がプリンタエンジン８に出力されるよ
うになっている。
体を示すブロック図である。このシステムはホストコン
ピュータ１と直線描画装置２とからなっている。直線描
画装置２はホストコンピュータ２からのデータを受ける
ホストインターフェース３と、内部バス４を介して接続
された中央処理装置（以下、ＣＰＵと称する）５、直線
描画制御装置６および画像メモリ７とから構成され、画
像メモリ７の出力がプリンタエンジン８に出力されるよ
うになっている。
すなわち、ホストコンピュータ１で作成された文字、図
形、イメージ等のデータがホストインタフェース３を介
して入力され、ＣＰＵ５によって解釈された後、直線の
始点、終点の座標、および直線の輝度あるいは色に相当
する書き込みデータに変換されて直線描画制御装置６に
送られる。直線描画制御装置６は前記書き込みデータを
受は取り、画像メモリ７に指定された輝度あるいは色で
第６図に示すように、始点・終点座標データｘｌＸｚ＋
ｙに基づいて直線を描画する。そして、全ての描画
が終了するとＣＰＵ５の指示により画像メモリ７のデー
タをプリンタエンジン８に出力し、プリントを行う。
形、イメージ等のデータがホストインタフェース３を介
して入力され、ＣＰＵ５によって解釈された後、直線の
始点、終点の座標、および直線の輝度あるいは色に相当
する書き込みデータに変換されて直線描画制御装置６に
送られる。直線描画制御装置６は前記書き込みデータを
受は取り、画像メモリ７に指定された輝度あるいは色で
第６図に示すように、始点・終点座標データｘｌＸｚ＋
ｙに基づいて直線を描画する。そして、全ての描画
が終了するとＣＰＵ５の指示により画像メモリ７のデー
タをプリンタエンジン８に出力し、プリントを行う。
この直線描画制御装置６の回路構成を第５図に示す。同
図において、この回路は第１ないし第３のランチ１１，
１２．１３と、コンパレータ１４、カウンタ１５、発振
器１６およびアンドゲート１７とからなっている。この
回路では、ＣＰＵ５からの上記書き込みデータ（ＤＡＴ
Ａ） 、始点・終点座標（ｘｌ ｌ Ｘ２ 、ｙ）が
それぞれ第３のランチ１３、カウンタ１５、第１のう・
ンチ１１および第２のラッチＩ２のプリセント値に書き
込まれる。
図において、この回路は第１ないし第３のランチ１１，
１２．１３と、コンパレータ１４、カウンタ１５、発振
器１６およびアンドゲート１７とからなっている。この
回路では、ＣＰＵ５からの上記書き込みデータ（ＤＡＴ
Ａ） 、始点・終点座標（ｘｌ ｌ Ｘ２ 、ｙ）が
それぞれ第３のランチ１３、カウンタ１５、第１のう・
ンチ１１および第２のラッチＩ２のプリセント値に書き
込まれる。
Ｙ座標データｙと書き込みデータ（ＤＡＴＡ）はそのま
ま画像メモリ７のＹアドレス（ＹＡＤＲ）およびライト
データ（ＷＤＡＴＡ）入力に加えられる。カウンタ１５
はＸ、からカウントを開始し、ｘＺになってコンパレー
タ１４の不一致信号がなくなるまで、カウントを続ける
。その間、アンドゲート１７から画像メモリ７に書き込
みパルス（ＷＥ）を出力するとともに、ＢＵＳＹフラグ
を出力する。
ま画像メモリ７のＹアドレス（ＹＡＤＲ）およびライト
データ（ＷＤＡＴＡ）入力に加えられる。カウンタ１５
はＸ、からカウントを開始し、ｘＺになってコンパレー
タ１４の不一致信号がなくなるまで、カウントを続ける
。その間、アンドゲート１７から画像メモリ７に書き込
みパルス（ＷＥ）を出力するとともに、ＢＵＳＹフラグ
を出力する。
この間、ＣＰＵ５では、第７図のフローチャートに示す
ように、ＢＵＳＹフラグをチエツクしてＢＵＳＹの間待
ち、ＢＵＳＹフラグが立っていないと（ステップＳｌ）
、書き込みデータ（ＤＡＴＡ）をセントしくステップＳ
２）、さらに、始点・終点座標データ）’＋ ｘｌ
＋ ｘＺをセットする。
ように、ＢＵＳＹフラグをチエツクしてＢＵＳＹの間待
ち、ＢＵＳＹフラグが立っていないと（ステップＳｌ）
、書き込みデータ（ＤＡＴＡ）をセントしくステップＳ
２）、さらに、始点・終点座標データ）’＋ ｘｌ
＋ ｘＺをセットする。
次いで、全ての直線を描き終わったかどうかチエツクし
、まだ終わっていない場合には、ステップＳ１に戻って
ＢＵＳＹフラグをチエツクする（ステップＳ４）。
、まだ終わっていない場合には、ステップＳ１に戻って
ＢＵＳＹフラグをチエツクする（ステップＳ４）。
他の従来例を第８図に示す。この従来例は前記従来例の
ラッチＩＬ １２．１３の代わりに先入れ先出しメモ
リ制御装置（以下、ＦＩＦＯ制御装置と称する）１８と
、このＦＩＦＯ制御装置１８によって制御される第１な
いし第４の先入れ先出しメモリ （以下、ＦＩＦＯメモ
リと称する）１９゜２０．２１．２２を使用したもので
、第２のＦＩＦＯメモリ２０にはＣＰＵ５から終点座標
データｘ２が、第３のＦＩＦＯメモリ２１には始点座標
データＸ、が、第４のＦＩＦＯメモリ２２にはＹ座標デ
ータｙがそれぞれ入力され、書き込みクロック端子（Ｗ
ＣＬＫ）には第１の書き込みクロック（ＷＣＬＫＩ）が
入力される。また、書き込みデータ（ＤＡＴＡ）は第１
のＦＩＦＯメモリ１９に入力され、書き込みクロック端
子（ＷＣＬＫ）には第２の書き込みクロック（ＷＣＬＫ
２）が入力される。ＦＩＦＯ制御装置１８からは第１お
よび第２のＰＩＦＩＯメモリ１９．２０の読み出しクロ
ック端子（ＲＣＬ Ｋ）に読み出しクロックが入力され
る。さらに、第２のＦＩＦＯメモリ２０からの出力はコ
ンパレータ１４に、第３のＦＩＦＯメモリ２１からの出
力はカウンタ１５にそれぞれ出力され、カウンタ１５の
Ｑ端子からＸアドレス（ＸＡＤＲ）が１．第４のＦｔＦ
Ｏメモリ２２からはＹアドレス（ＹＡＤＲ）が、第１の
ＦＩＦＯメモリ１９からは書き込みデータ（ＷＤＡＴＡ
）がそれぞれ画像メモリ７に出力される。その他、特に
説明しない各部は前記従来例と同様に構成されている。
ラッチＩＬ １２．１３の代わりに先入れ先出しメモ
リ制御装置（以下、ＦＩＦＯ制御装置と称する）１８と
、このＦＩＦＯ制御装置１８によって制御される第１な
いし第４の先入れ先出しメモリ （以下、ＦＩＦＯメモ
リと称する）１９゜２０．２１．２２を使用したもので
、第２のＦＩＦＯメモリ２０にはＣＰＵ５から終点座標
データｘ２が、第３のＦＩＦＯメモリ２１には始点座標
データＸ、が、第４のＦＩＦＯメモリ２２にはＹ座標デ
ータｙがそれぞれ入力され、書き込みクロック端子（Ｗ
ＣＬＫ）には第１の書き込みクロック（ＷＣＬＫＩ）が
入力される。また、書き込みデータ（ＤＡＴＡ）は第１
のＦＩＦＯメモリ１９に入力され、書き込みクロック端
子（ＷＣＬＫ）には第２の書き込みクロック（ＷＣＬＫ
２）が入力される。ＦＩＦＯ制御装置１８からは第１お
よび第２のＰＩＦＩＯメモリ１９．２０の読み出しクロ
ック端子（ＲＣＬ Ｋ）に読み出しクロックが入力され
る。さらに、第２のＦＩＦＯメモリ２０からの出力はコ
ンパレータ１４に、第３のＦＩＦＯメモリ２１からの出
力はカウンタ１５にそれぞれ出力され、カウンタ１５の
Ｑ端子からＸアドレス（ＸＡＤＲ）が１．第４のＦｔＦ
Ｏメモリ２２からはＹアドレス（ＹＡＤＲ）が、第１の
ＦＩＦＯメモリ１９からは書き込みデータ（ＷＤＡＴＡ
）がそれぞれ画像メモリ７に出力される。その他、特に
説明しない各部は前記従来例と同様に構成されている。
このような構成をとると、始点座標、終点座標（ｘｌ
、Ｘ２ 、ｙ）および書き込みデータ（ＤＡＴＡ）は、
第１のＦＩＦＯメモリ１９のフルフラグ（ＦＵＬＬ
ＦＬＧ）の出力がなければ、第１ないし第４のＦＩＦＯ
メモリ１９．２０．２１２２に書き込まれる。ＦＩＦＯ
制御装置１８は、コンパレータ１４から不一致信号が出
力されていないで、かつ、エンプティフラ゛グ（ＥＭＰ
ＴＹＦＬＧ）が出力されていないときに、第１ないし第
４のＦＩＦＯメモリ１９，２０，２１．２２に読み出し
クロック（ＲＣＬＫＩ）を出力し、始点・終点座標デー
タｘｌ ＋ ”２ ＋ Ｙおよび書き込みデータ（
ＤＡＴＡ）を読み出すようになっており、その後は、前
述の従来例と同様に動作する。
、Ｘ２ 、ｙ）および書き込みデータ（ＤＡＴＡ）は、
第１のＦＩＦＯメモリ１９のフルフラグ（ＦＵＬＬ
ＦＬＧ）の出力がなければ、第１ないし第４のＦＩＦＯ
メモリ１９．２０．２１２２に書き込まれる。ＦＩＦＯ
制御装置１８は、コンパレータ１４から不一致信号が出
力されていないで、かつ、エンプティフラ゛グ（ＥＭＰ
ＴＹＦＬＧ）が出力されていないときに、第１ないし第
４のＦＩＦＯメモリ１９，２０，２１．２２に読み出し
クロック（ＲＣＬＫＩ）を出力し、始点・終点座標デー
タｘｌ ＋ ”２ ＋ Ｙおよび書き込みデータ（
ＤＡＴＡ）を読み出すようになっており、その後は、前
述の従来例と同様に動作する。
このとき、ＣＰＵ５では、第９図のフローチャートに示
すように、まずフルフラグ（Ｆ ＵＬ ＬＦＬＧ）が出
力があるかどうかチエツクしくステップ５ＩＩ）、フル
フラグの出力がなければ、書き込みデータ（ＤＡＴＡ）
を第１のＦＩＦＯメモリ１９にセットしくステップ１２
）、さらに始点・終点座標データｙ＋ ｘｌ＋ ｘ
Ｚを第４ないし第２のＦＩＦＯメモリ２２，２１．２０
に書き込む（ステップ１３）。そして、全ての直線を描
き終わったかどうかチエツクしくステップ５１４）、描
き終わってなければステップ５ｌｌＯ前に戻って同様の
動作を操り返す。
すように、まずフルフラグ（Ｆ ＵＬ ＬＦＬＧ）が出
力があるかどうかチエツクしくステップ５ＩＩ）、フル
フラグの出力がなければ、書き込みデータ（ＤＡＴＡ）
を第１のＦＩＦＯメモリ１９にセットしくステップ１２
）、さらに始点・終点座標データｙ＋ ｘｌ＋ ｘ
Ｚを第４ないし第２のＦＩＦＯメモリ２２，２１．２０
に書き込む（ステップ１３）。そして、全ての直線を描
き終わったかどうかチエツクしくステップ５１４）、描
き終わってなければステップ５ｌｌＯ前に戻って同様の
動作を操り返す。
ところで、前者の従来例にあっては、ステップＳ４で全
て直線を描き終わっていなければ、前に戻ってステップ
Ｓ１でＢ［ＪＳＹフラグをチエツクするが、この時、直
線を描き終わっていないと描き終わるまで待たなければ
ならない。したがって、この間、ＣＰＵ５は上記書き込
み動作を待っているだけで、その間何もできないので、
処理時間が長くなってしまうという欠点があった。
て直線を描き終わっていなければ、前に戻ってステップ
Ｓ１でＢ［ＪＳＹフラグをチエツクするが、この時、直
線を描き終わっていないと描き終わるまで待たなければ
ならない。したがって、この間、ＣＰＵ５は上記書き込
み動作を待っているだけで、その間何もできないので、
処理時間が長くなってしまうという欠点があった。
一方、後者の従来例にあっては、第１のＦＩＦＯメモリ
１９のフルフラグ（ＦＵＬＬ ＦＬＧ）の出力がある
まで書き込みデータ（ＤＡＴＡ）および直線データを書
き込めるが、書き込みデータ（ＤＡＴＡ） 、Ｙ座標ｙ
、始点座標ｘ、および終点座標Ｘ！について同じ段数の
ＦＩＦＯメモリを必要とし、大きなメモリ容量が必要に
なるという欠点があった。さらに、必ず書き込みデータ
（ＤＡＴＡ）と始点・終点座標データＸ＋ ＋ ｘｚ
＋ Ｖが組になってそれぞれ書き込まれるので、書
き込みデータ（ＤＡＴＡ）が同じでも再度その書き込み
データ（ＤＡＴＡ）を書き込まねばならず、その分処理
速度が遅（なるという欠点もあった。
１９のフルフラグ（ＦＵＬＬ ＦＬＧ）の出力がある
まで書き込みデータ（ＤＡＴＡ）および直線データを書
き込めるが、書き込みデータ（ＤＡＴＡ） 、Ｙ座標ｙ
、始点座標ｘ、および終点座標Ｘ！について同じ段数の
ＦＩＦＯメモリを必要とし、大きなメモリ容量が必要に
なるという欠点があった。さらに、必ず書き込みデータ
（ＤＡＴＡ）と始点・終点座標データＸ＋ ＋ ｘｚ
＋ Ｖが組になってそれぞれ書き込まれるので、書
き込みデータ（ＤＡＴＡ）が同じでも再度その書き込み
データ（ＤＡＴＡ）を書き込まねばならず、その分処理
速度が遅（なるという欠点もあった。
この発明は、上記のような技術的背景に鑑みてなされた
もので、その目的は、処理速度が速く、メモリ容量も少
なくて済む直線描画制御装置を提供することにある。
もので、その目的は、処理速度が速く、メモリ容量も少
なくて済む直線描画制御装置を提供することにある。
上記目的は、始点、終点の座標に基づいてメモリアドレ
スを発生し、指定されたデータをメモリに書き込むこと
により直線の描画制御を行う直線描画制御装置において
、始点座標、終点座標、直線の輝度および／または色彩
を指示する書き込みデータをそれぞれ一時格納する先入
れ先出しメモリと、書き込みデータが書き変わったこと
を示すフラグを格納する先入れ先出しメモリと、始点座
標および終点座標を格納するメモリとフラグを格納する
メモリとの読み出し動作をそれぞれ行わせ、メモリから
の読み出し時に上記フラグを検出したときには、上記書
き込みデータを一時格納する先入れ先出しメモリからデ
ータを読み出す制御手段とを設けることによって達成さ
れる。
スを発生し、指定されたデータをメモリに書き込むこと
により直線の描画制御を行う直線描画制御装置において
、始点座標、終点座標、直線の輝度および／または色彩
を指示する書き込みデータをそれぞれ一時格納する先入
れ先出しメモリと、書き込みデータが書き変わったこと
を示すフラグを格納する先入れ先出しメモリと、始点座
標および終点座標を格納するメモリとフラグを格納する
メモリとの読み出し動作をそれぞれ行わせ、メモリから
の読み出し時に上記フラグを検出したときには、上記書
き込みデータを一時格納する先入れ先出しメモリからデ
ータを読み出す制御手段とを設けることによって達成さ
れる。
上記手段によれば、直線の種類すなわち直線の輝度およ
び／または色彩に関する情報である書き込みデータの書
き換えと、始点・終点座標の描画とを１対１に対応させ
ることなく、両者を関連づけて画像メモリへの書き込み
を制御する。言い換えれば、書き込みデータが変わった
ことを示すフラグが立つまでは、すなわち、同一の書き
込みデータの領域では、書き込みデータを読み出さずに
始点・終点座標のみを読み出して画像メモリ側に出力し
、同じ書き込みデータの領域は一回の書き込みデータの
書き換えで描画する。そして、上記フラグが立った時に
はじめて新しい書き込みデータを読み出して、直線の輝
度や色彩を指定した後、始点・終点座標を画像メモリに
書き込むことになる。
び／または色彩に関する情報である書き込みデータの書
き換えと、始点・終点座標の描画とを１対１に対応させ
ることなく、両者を関連づけて画像メモリへの書き込み
を制御する。言い換えれば、書き込みデータが変わった
ことを示すフラグが立つまでは、すなわち、同一の書き
込みデータの領域では、書き込みデータを読み出さずに
始点・終点座標のみを読み出して画像メモリ側に出力し
、同じ書き込みデータの領域は一回の書き込みデータの
書き換えで描画する。そして、上記フラグが立った時に
はじめて新しい書き込みデータを読み出して、直線の輝
度や色彩を指定した後、始点・終点座標を画像メモリに
書き込むことになる。
以下、図面を参照し、この発明の実施例について説明す
る。
る。
なお、以下の説明において、前記従来例と同一もしくは
同一とみなせる構成要素には同一の参照符号を付し、重
複する説明は割愛する。
同一とみなせる構成要素には同一の参照符号を付し、重
複する説明は割愛する。
第１図は第１の実施例に係る描画制御装置の回路を示す
ブロック図である。同図において、第１（７）ＦＩＦＯ
メモリ１９の書き込みクロック端子（’Ｗ−ＣＬＫ）と
フリップ・フロップ２４のクリア端子（ＣＬ）とが接続
され、両端子に第２の書き込みクロック（ＷＣＬＫ２）
が入力されるようになっている。また、同一の第１の書
き込みクロック（ＷＣＬＫＩ）によって書き込まれ、同
一の読み出しクロック（ＲＣＬＫＩ）によって読み出さ
れる第２ないし第４のＦＩＦＯメモリ２０，２１゜２２
とは別に、上記第１の書き込みクロック（ＷＣＬＫＩ）
と同一のタイミングで書き込まれ、上記読み出しクコツ
ク（ＲＣＬＫＩ）と同一のタイミングで読み出される第
５のＩ’ｌＦＯメモリ２３が設けられている。この第５
のＦＩＦＯメモリ２３の入力端子（ＩＮ）には、上記フ
リップ・フロップ２３のＱ端子から後述の書き換えフラ
グが入力され、メモリの内容はＦ■ＦＯ制御装置１８に
出力されるようになっている。これら第２ないし第５の
ＦＩＦＯメモリ２０，２１，２２．２３にはフルフラグ
端子（Ｆ Ｕ Ｌ Ｌ）と、エンプティフラグ端子（Ｅ
ＭＰ）が設けられ、フルフラグになるとＣＰＵ５側にＦ
ＵＬＬＦＬＧＩが出力され、エンプティフラグが立つと
ＣＰＵ５側にＥＭＰＴＹＦＬＧが出力される。
ブロック図である。同図において、第１（７）ＦＩＦＯ
メモリ１９の書き込みクロック端子（’Ｗ−ＣＬＫ）と
フリップ・フロップ２４のクリア端子（ＣＬ）とが接続
され、両端子に第２の書き込みクロック（ＷＣＬＫ２）
が入力されるようになっている。また、同一の第１の書
き込みクロック（ＷＣＬＫＩ）によって書き込まれ、同
一の読み出しクロック（ＲＣＬＫＩ）によって読み出さ
れる第２ないし第４のＦＩＦＯメモリ２０，２１゜２２
とは別に、上記第１の書き込みクロック（ＷＣＬＫＩ）
と同一のタイミングで書き込まれ、上記読み出しクコツ
ク（ＲＣＬＫＩ）と同一のタイミングで読み出される第
５のＩ’ｌＦＯメモリ２３が設けられている。この第５
のＦＩＦＯメモリ２３の入力端子（ＩＮ）には、上記フ
リップ・フロップ２３のＱ端子から後述の書き換えフラ
グが入力され、メモリの内容はＦ■ＦＯ制御装置１８に
出力されるようになっている。これら第２ないし第５の
ＦＩＦＯメモリ２０，２１，２２．２３にはフルフラグ
端子（Ｆ Ｕ Ｌ Ｌ）と、エンプティフラグ端子（Ｅ
ＭＰ）が設けられ、フルフラグになるとＣＰＵ５側にＦ
ＵＬＬＦＬＧＩが出力され、エンプティフラグが立つと
ＣＰＵ５側にＥＭＰＴＹＦＬＧが出力される。
一方、第１のＦＩＦＯメモリ１９のフルフラグ端子（Ｆ
Ｕ Ｌ Ｌ）からは、書き込みデータ（ＤＡＴＡ）の
入力が一杯になり、フルフラグになるとＣＰＵ５側にＦ
ＵＬＬＦＬＧ２が出力される。その他、特に説明しない
各部は第８図に示した後者の従来例と同様に構成されて
いる。
Ｕ Ｌ Ｌ）からは、書き込みデータ（ＤＡＴＡ）の
入力が一杯になり、フルフラグになるとＣＰＵ５側にＦ
ＵＬＬＦＬＧ２が出力される。その他、特に説明しない
各部は第８図に示した後者の従来例と同様に構成されて
いる。
次に、上記のように構成された回路の動作を説明する。
まず、ＣＰＵ５からの書き込みデータ（ＤＡＴＡ）、始
点・終点座標データＸ＋ ＋ Ｘ２ ＋ Ｙは、第
１ないしは第４のＦＩＦＯメモリ１９，２０゜２１．２
２に第１および第２の書き込みクロック（ＷＣＬＫＩ、
ＷＣＬＫ２）に同期してそれぞれ書き込まれる。ここで
、第１ＦＩＦ○メモリ１９に書き込みデータ（ＤＡＴＡ
）が書き込まれるときに、第２の書き込みクロック（Ｗ
ＣＬＫ２）もフリップ・フロップ２４のクリア端子（Ｃ
Ｌ）に入力され、この入力に応じてフリップ・フロップ
２４がリセットされ、書き換えフラグが立つ。したがっ
て、この書き換えフラグが立ったということは、書き込
む線の書き込み状態、すなわち線の輝度あるいは線の色
彩およびその輝度が変わったことを示している。上記第
５のＦＩＦＯメモリ２３は、前述のように第２ないし第
４のＦＩＦＯメモリ２０，２１．２２と同一のクロック
で書き込みまたは読み出しが行われるので、ＣＰＵ５か
ら始点・終点座標データｘＩ ＋ ｘｚ ｌ ｙが
書き込まれる時に、フリップ・フロップ２４からの書き
換えフラグが書き込まれる。
点・終点座標データＸ＋ ＋ Ｘ２ ＋ Ｙは、第
１ないしは第４のＦＩＦＯメモリ１９，２０゜２１．２
２に第１および第２の書き込みクロック（ＷＣＬＫＩ、
ＷＣＬＫ２）に同期してそれぞれ書き込まれる。ここで
、第１ＦＩＦ○メモリ１９に書き込みデータ（ＤＡＴＡ
）が書き込まれるときに、第２の書き込みクロック（Ｗ
ＣＬＫ２）もフリップ・フロップ２４のクリア端子（Ｃ
Ｌ）に入力され、この入力に応じてフリップ・フロップ
２４がリセットされ、書き換えフラグが立つ。したがっ
て、この書き換えフラグが立ったということは、書き込
む線の書き込み状態、すなわち線の輝度あるいは線の色
彩およびその輝度が変わったことを示している。上記第
５のＦＩＦＯメモリ２３は、前述のように第２ないし第
４のＦＩＦＯメモリ２０，２１．２２と同一のクロック
で書き込みまたは読み出しが行われるので、ＣＰＵ５か
ら始点・終点座標データｘＩ ＋ ｘｚ ｌ ｙが
書き込まれる時に、フリップ・フロップ２４からの書き
換えフラグが書き込まれる。
ＦＩＦＯ制御装置１８はコンパレータＩ４の不一致信号
（Ｐ≠Ｑ）が出力されず、かつ、第２ないし第５ＦＩＦ
Ｏメモリ２０，２１，２２．２３のエンプティフラグ（
ＥＭＰＴＹ ＦＬＧ）が立っていないと、第２ないし
第５のＦＩＦＯメモリ２０．２１，２２．２３に読み出
しクロック（ＲＣＬＫ １）を出力して始点・終点座標
データｘ。
（Ｐ≠Ｑ）が出力されず、かつ、第２ないし第５ＦＩＦ
Ｏメモリ２０，２１，２２．２３のエンプティフラグ（
ＥＭＰＴＹ ＦＬＧ）が立っていないと、第２ないし
第５のＦＩＦＯメモリ２０．２１，２２．２３に読み出
しクロック（ＲＣＬＫ １）を出力して始点・終点座標
データｘ。
ＸＺ＋）’および書き換えフラグを読み出す。ここで、
読み出した書き換えフラグが立っていると、書き込み条
件が変わったことを意味しているので、ＦＩＦＯ制御装
置１８は第１のＦＩＦＯメモリ１９に読み出しクロック
（ＲＣＬＫ２）を出力して書き込みデータ（ＤＡＴＡ
）を第１のＦＩＦＯメモリ１９から読み出す。次いで、
読み出されたＹ座標データｙと書き込みデータ（ＤＡＴ
Ａ）はそのまま画像メモリ７にＹアドレス（ＹＡＤＲ）
およびライトデータ（ＷＤＡＴＡ）として出力される。
読み出した書き換えフラグが立っていると、書き込み条
件が変わったことを意味しているので、ＦＩＦＯ制御装
置１８は第１のＦＩＦＯメモリ１９に読み出しクロック
（ＲＣＬＫ２）を出力して書き込みデータ（ＤＡＴＡ
）を第１のＦＩＦＯメモリ１９から読み出す。次いで、
読み出されたＹ座標データｙと書き込みデータ（ＤＡＴ
Ａ）はそのまま画像メモリ７にＹアドレス（ＹＡＤＲ）
およびライトデータ（ＷＤＡＴＡ）として出力される。
一方、始点・終点のＸ座標デークＸｌ＋ ｘｚはそれ
ぞれカウンタ１５およびコンパレータ１４に入力され、
Ｘ、からｘｚになるまでカウントされ、カウンタ１５か
らＸアドレス（ＸＡＤＲ）を、また、アンドゲート１７
から書き込みパルス（ＷＥ）をそれぞれ画像メモリ７に
出力する。
ぞれカウンタ１５およびコンパレータ１４に入力され、
Ｘ、からｘｚになるまでカウントされ、カウンタ１５か
らＸアドレス（ＸＡＤＲ）を、また、アンドゲート１７
から書き込みパルス（ＷＥ）をそれぞれ画像メモリ７に
出力する。
第２図に同一の輝度あるいは同一の色彩の直線を複数本
描画する場合のＣＰＵ５の手順を表すフローチャートを
示す。
描画する場合のＣＰＵ５の手順を表すフローチャートを
示す。
このフローチャートでは、ＣＰＵ５はまず、第１のＦＩ
ＦＯメモリ１９のフルフラグが立っているかどうか、す
なわち、ＦＵＬＬＦＬＧ２の人力があるかどうかチエツ
クする（ステップ５２１）。
ＦＯメモリ１９のフルフラグが立っているかどうか、す
なわち、ＦＵＬＬＦＬＧ２の人力があるかどうかチエツ
クする（ステップ５２１）。
チエツクの結果、フルフラグが立っていなければ、書き
込みデータ（ＤＡＴＡ）を第１のＦＩＦＯメモリ１９に
書き込む（ステップ５２２）。次に、第２ないし第５の
ＦＩＦＯメモリ２０． ２１． ２２．２３のフルフラ
グをＦＵＬＬＦＬＧ２の人力の有無によってチエツクし
くステップ５２３）、フラグが一杯になっていなければ
、−本の線の始点・終点座標データ”＋ ｌ ｘＺ
、ｙをそれぞれ第２ないし第４のＦＩＦＯメモリ２０，
２１．２２に書き込む（ステップ５２４）。その後、全
ての直線を描き終わったかどうかチエツクしくステップ
５２５）、終わってなければ、ステップ２３まで戻って
同様の動作を繰り返し、全ての線を描く。
込みデータ（ＤＡＴＡ）を第１のＦＩＦＯメモリ１９に
書き込む（ステップ５２２）。次に、第２ないし第５の
ＦＩＦＯメモリ２０． ２１． ２２．２３のフルフラ
グをＦＵＬＬＦＬＧ２の人力の有無によってチエツクし
くステップ５２３）、フラグが一杯になっていなければ
、−本の線の始点・終点座標データ”＋ ｌ ｘＺ
、ｙをそれぞれ第２ないし第４のＦＩＦＯメモリ２０，
２１．２２に書き込む（ステップ５２４）。その後、全
ての直線を描き終わったかどうかチエツクしくステップ
５２５）、終わってなければ、ステップ２３まで戻って
同様の動作を繰り返し、全ての線を描く。
上記のように構成すると、第１ないし第５のＦＩＦＯメ
モリ１９，２０．２１，２２．２３が一杯になるまでは
ＣＰＵ５は待ち時間なしに、書き込みデータ（ＤＡＴＡ
）および始点・終点座標データｘｌ＋ ｘＺ ＋
Ｙなどの描画データを転送でき、転送終了後、実際に直
線の描画が終了する間に他の処理ができるようになり、
従来のようなりＵＳＹフラグが出力される書き込みパル
スの出力時の待ち時間がなくなるとともに、線の書き込
み条件が変わるさき込みデータ（ＤＡＴＡ）の入力があ
るまでは始点・終点座標を書き換えるだけでよいので、
内部での処理時間が短縮される。さらに、後者の従来例
では、始点・終点座標データＸＸｚ＋ ｙと書き込み
データ（ＤＡＴＡ）について同じ段数のＦＩＦＯメモリ
を必要としたが、この実施例では、書き込みデータ（Ｄ
ＡＴＡ）は変更があったときのみ第１のＦＩＦＯメモリ
１９に書き、込めばよいので、第１のＦＩＦＯメモリ１
９は、始点・終点座標データｘｌ＋ ｘＺ ＋ ）
’を書き込む第２ないし第４のＦＩＦＯメモリ２０，２
１．２２よりもＦＩＦＯメモリの段数を少なくすること
ができる。これは、通常、始点・終点座標データｘｌ
＋ ｘＺ ＋ ｙのＦＩＦ○メモリは各１６ビノト
程度、書き込みデータ（ＤＡＴＡ）用のＦＩＦＯメモリ
は８ビツトないし２４ビツトであるのに対し、書き換え
フラグは１ビツトで良いためである。
モリ１９，２０．２１，２２．２３が一杯になるまでは
ＣＰＵ５は待ち時間なしに、書き込みデータ（ＤＡＴＡ
）および始点・終点座標データｘｌ＋ ｘＺ ＋
Ｙなどの描画データを転送でき、転送終了後、実際に直
線の描画が終了する間に他の処理ができるようになり、
従来のようなりＵＳＹフラグが出力される書き込みパル
スの出力時の待ち時間がなくなるとともに、線の書き込
み条件が変わるさき込みデータ（ＤＡＴＡ）の入力があ
るまでは始点・終点座標を書き換えるだけでよいので、
内部での処理時間が短縮される。さらに、後者の従来例
では、始点・終点座標データＸＸｚ＋ ｙと書き込み
データ（ＤＡＴＡ）について同じ段数のＦＩＦＯメモリ
を必要としたが、この実施例では、書き込みデータ（Ｄ
ＡＴＡ）は変更があったときのみ第１のＦＩＦＯメモリ
１９に書き、込めばよいので、第１のＦＩＦＯメモリ１
９は、始点・終点座標データｘｌ＋ ｘＺ ＋ ）
’を書き込む第２ないし第４のＦＩＦＯメモリ２０，２
１．２２よりもＦＩＦＯメモリの段数を少なくすること
ができる。これは、通常、始点・終点座標データｘｌ
＋ ｘＺ ＋ ｙのＦＩＦ○メモリは各１６ビノト
程度、書き込みデータ（ＤＡＴＡ）用のＦＩＦＯメモリ
は８ビツトないし２４ビツトであるのに対し、書き換え
フラグは１ビツトで良いためである。
次に、第２の実施例を第３図に示す。
この第２の実施例は、始点・終点座標データＸ１＋
χ！＋ ｙを記憶する第２ないし第４のＦ Ｉ ＦＯ
メモリ２０，２１．２２の書き込みクロック（ＷＣＬＫ
ｌ、ＷＣＬＫ３．ＷＣＬＫ４）を独立したタイミングで
、また、第２ないし第５のＦＩＦＯメ−Ｅ−リ２０，２
１，２２．２３の読み出しりｏ 、７り（ＲＣＬＫＩ、
ＲＣＫＬ３．ＲＣＫＬ４゜ＲＣＫＬ５）を独立したタイ
ミングでそれぞれ制御できるように構成したものである
。この例の場合には、第５のＦＩＦＯメモリ２３の書き
込みクロックを、第３のＦＩＦＯメモリ２２の書き込み
クロック（ＷＣＬＫ４）と同期させて入力できるように
設定してあり、これにより、始点・終点座標データｘｌ
＋ ｘＺ ＋ ）’を独立したタイミングだ書き
込み、読み出せるようになっている。その他の各部は前
記第１の実施例と同様に構成してあり、上記タイミング
を除いてその動作は第１の実施例と同様である。
χ！＋ ｙを記憶する第２ないし第４のＦ Ｉ ＦＯ
メモリ２０，２１．２２の書き込みクロック（ＷＣＬＫ
ｌ、ＷＣＬＫ３．ＷＣＬＫ４）を独立したタイミングで
、また、第２ないし第５のＦＩＦＯメ−Ｅ−リ２０，２
１，２２．２３の読み出しりｏ 、７り（ＲＣＬＫＩ、
ＲＣＫＬ３．ＲＣＫＬ４゜ＲＣＫＬ５）を独立したタイ
ミングでそれぞれ制御できるように構成したものである
。この例の場合には、第５のＦＩＦＯメモリ２３の書き
込みクロックを、第３のＦＩＦＯメモリ２２の書き込み
クロック（ＷＣＬＫ４）と同期させて入力できるように
設定してあり、これにより、始点・終点座標データｘｌ
＋ ｘＺ ＋ ）’を独立したタイミングだ書き
込み、読み出せるようになっている。その他の各部は前
記第１の実施例と同様に構成してあり、上記タイミング
を除いてその動作は第１の実施例と同様である。
これまでの説明で明らかように、始点座標、終点座標お
よび直線の輝度および／または色彩を指示する書き込み
データをそれぞれ一時格納する先入れ先出しメモリと、
書き込みデータが書き変わったことを示すフラグを格納
する先入れ先出しメモリと、始点座標および終点座標を
格納するメモリとフラグを格納するメモリの読み出し動
作をそれぞれ行わせ、メモリからの読み出し時に上記フ
ラグを検出したときには、上記書き込みデータを一時格
納する先入れ先出しメモリからデータを読み出す制御手
段とを備えたこの発明によれば、書き込みデータが変わ
ったときにのみ、その変わった書き込みデータを読み出
すように構成されているので、同じ書き込みデータの領
域では書き込みデータのメモリへの書き込みが不要にな
り、その分の処理の高速化を図ることができるとともに
、メモリの容量を少な（することができる。
よび直線の輝度および／または色彩を指示する書き込み
データをそれぞれ一時格納する先入れ先出しメモリと、
書き込みデータが書き変わったことを示すフラグを格納
する先入れ先出しメモリと、始点座標および終点座標を
格納するメモリとフラグを格納するメモリの読み出し動
作をそれぞれ行わせ、メモリからの読み出し時に上記フ
ラグを検出したときには、上記書き込みデータを一時格
納する先入れ先出しメモリからデータを読み出す制御手
段とを備えたこの発明によれば、書き込みデータが変わ
ったときにのみ、その変わった書き込みデータを読み出
すように構成されているので、同じ書き込みデータの領
域では書き込みデータのメモリへの書き込みが不要にな
り、その分の処理の高速化を図ることができるとともに
、メモリの容量を少な（することができる。
第１図および第２図はこの発明の第１の実施例を説−期
するためのもので、第１図は直線描画制御装置の回路構
成を示すブロック図、第２図は直線描画制御装置を制御
するＣＰＵの処理手順を示すフローチャート、第３図は
第２の実施例の回路構成を示すブロック図、第４図ない
し第９図は従来例を説明するためのもので、第４図は直
線描画装置全体のシステムを示すブロック図、第５図は
従来例に係る直線描画制御装置の回路構成を示すブロッ
ク図、第６図は直線描画の描き方を示す説明図、第７図
は従来例に係る直線描画制御装置を；６１７御するＣＰ
Ｕの処理手順を示すフローチャート、第８図は他の従来
例に係る直線描画制御装置の回路構成を示すブロック図
、第９図は他の従来例に係る直線描画制御装置を制御す
るｃｐｕの処理手順を示すフローチャートである。 ６・・・・・・直線描画制御装置、７・・・・・・画像
メモリ、１４・・・・・・コンパレータ、１５・・・・
・・カウンタ、１８・・・・・・ＦＩＦＯ制御装置、１
９・・・・・・第１のＦＩＦＯメモリ、２０・・・・・
・第２のＦＩＦＯメモリ、２１・・・・・・第３のＦＩ
ＦＯメモリ、２２・・・・・・第４のＦＩＦＯメそり、
２３・・・・・・第５のＦＩＦＯメモリ、２４・・・・
・・フリップ・フロップ。 第２図 第５図 第６図 第７図
するためのもので、第１図は直線描画制御装置の回路構
成を示すブロック図、第２図は直線描画制御装置を制御
するＣＰＵの処理手順を示すフローチャート、第３図は
第２の実施例の回路構成を示すブロック図、第４図ない
し第９図は従来例を説明するためのもので、第４図は直
線描画装置全体のシステムを示すブロック図、第５図は
従来例に係る直線描画制御装置の回路構成を示すブロッ
ク図、第６図は直線描画の描き方を示す説明図、第７図
は従来例に係る直線描画制御装置を；６１７御するＣＰ
Ｕの処理手順を示すフローチャート、第８図は他の従来
例に係る直線描画制御装置の回路構成を示すブロック図
、第９図は他の従来例に係る直線描画制御装置を制御す
るｃｐｕの処理手順を示すフローチャートである。 ６・・・・・・直線描画制御装置、７・・・・・・画像
メモリ、１４・・・・・・コンパレータ、１５・・・・
・・カウンタ、１８・・・・・・ＦＩＦＯ制御装置、１
９・・・・・・第１のＦＩＦＯメモリ、２０・・・・・
・第２のＦＩＦＯメモリ、２１・・・・・・第３のＦＩ
ＦＯメモリ、２２・・・・・・第４のＦＩＦＯメそり、
２３・・・・・・第５のＦＩＦＯメモリ、２４・・・・
・・フリップ・フロップ。 第２図 第５図 第６図 第７図
Claims (1)
- 【特許請求の範囲】 始点、終点の座標に基づいてメモリアドレスを発生し、
指定されたデータをメモリに書き込むことにより直線の
描画制御を行う直線描画制御装置において、 始点座標、終点座標および直線の輝度および／または色
彩を指示する書き込みデータをそれぞれ一時格納する先
入れ先出しメモリと、 書き込みデータが書き変わったことを示すフラグを格納
する先入れ先出しメモリと、 始点座標および終点座標を格納するメモリとフラグを格
納するメモリとの読み出し動作をそれぞれ行わせ、メモ
リからの読み出し時に上記フラグを検出したときには、
上記書き込みデータを一時格納する先入れ先出しメモリ
からデータを読み出す制御手段と、 を備えていることを特徴とする直線描画制御装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001216A JP2828643B2 (ja) | 1989-01-09 | 1989-01-09 | 直線描画装置 |
| US07/458,515 US4987553A (en) | 1989-01-09 | 1989-12-28 | Straight line drawing control apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1001216A JP2828643B2 (ja) | 1989-01-09 | 1989-01-09 | 直線描画装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02181886A true JPH02181886A (ja) | 1990-07-16 |
| JP2828643B2 JP2828643B2 (ja) | 1998-11-25 |
Family
ID=11495274
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1001216A Expired - Fee Related JP2828643B2 (ja) | 1989-01-09 | 1989-01-09 | 直線描画装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US4987553A (ja) |
| JP (1) | JP2828643B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748947A (en) * | 1993-02-25 | 1998-05-05 | Ricoh Company, Ltd. | Information processing system for switchably processing data associated with straight line vectors |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5613053A (en) * | 1992-01-21 | 1997-03-18 | Compaq Computer Corporation | Video graphics controller with automatic starting for line draws |
| WO1993014468A1 (en) * | 1992-01-21 | 1993-07-22 | Compaq Computer Corporation | Video graphics controller with improved calculation capabilities |
| CN100423081C (zh) * | 2004-12-03 | 2008-10-01 | 深圳迈瑞生物医疗电子股份有限公司 | 硬件加速显示水平线段的装置及其方法 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4303986A (en) * | 1979-01-09 | 1981-12-01 | Hakan Lans | Data processing system and apparatus for color graphics display |
| JPS6177892A (ja) * | 1984-09-26 | 1986-04-21 | 株式会社日立製作所 | カラ−画像表示方式 |
-
1989
- 1989-01-09 JP JP1001216A patent/JP2828643B2/ja not_active Expired - Fee Related
- 1989-12-28 US US07/458,515 patent/US4987553A/en not_active Expired - Lifetime
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5748947A (en) * | 1993-02-25 | 1998-05-05 | Ricoh Company, Ltd. | Information processing system for switchably processing data associated with straight line vectors |
Also Published As
| Publication number | Publication date |
|---|---|
| US4987553A (en) | 1991-01-22 |
| JP2828643B2 (ja) | 1998-11-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |