JPS59128621A - Ｄｍａ制御装置 - Google Patents
Ｄｍａ制御装置Info
- Publication number
- JPS59128621A JPS59128621A JP370283A JP370283A JPS59128621A JP S59128621 A JPS59128621 A JP S59128621A JP 370283 A JP370283 A JP 370283A JP 370283 A JP370283 A JP 370283A JP S59128621 A JPS59128621 A JP S59128621A
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- JP
- Japan
- Prior art keywords
- data
- memory
- transfer
- dma
- input
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、本体と入出力装置で大量のデータを中断する
ことな（ＤＭＡ転送を行うことができるようにしたＤＭ
Ａ制御装置に関する。
ことな（ＤＭＡ転送を行うことができるようにしたＤＭ
Ａ制御装置に関する。
計算機システムにおいて、ＤＭＡ （Ｄｉｒｅｃｔ Ｍ
ｅｍｏｒｙＡｃｃｅｓｓ ）を行う入出力装置は、Ｃｐ
Ｕからの起動によってＤＭＡ動作及び入出力動作を行い
、終了すると動作を停止して割込み等の手段でＣＰＨに
動作終了を知らせるようになっている。更に動作を続け
たい場合は、再びＣＰＵがらの起動によって上記操作を
繰り返せばよい。ところで、入出力装置によっては、大
量のデータ転送を行っている間に装置の停止、再起動を
繰り返すことが望ましくない場合がある。このような場
合は、１回の起動における転送量を大きくして１回の起
動で全データの転送を済ませるようにすればよい。しか
しながら、このようにすると大量のメモリ領域を用意し
なければならなくなる。
ｅｍｏｒｙＡｃｃｅｓｓ ）を行う入出力装置は、Ｃｐ
Ｕからの起動によってＤＭＡ動作及び入出力動作を行い
、終了すると動作を停止して割込み等の手段でＣＰＨに
動作終了を知らせるようになっている。更に動作を続け
たい場合は、再びＣＰＵがらの起動によって上記操作を
繰り返せばよい。ところで、入出力装置によっては、大
量のデータ転送を行っている間に装置の停止、再起動を
繰り返すことが望ましくない場合がある。このような場
合は、１回の起動における転送量を大きくして１回の起
動で全データの転送を済ませるようにすればよい。しか
しながら、このようにすると大量のメモリ領域を用意し
なければならなくなる。
本発明は、このような点に鑑みてなされた亀のでろって
、データ転送に用いるメモリをＮ個のブロックに分割し
、ブロックごとにデータの読出し或いは書込みが終了し
たらその旨をｃｐＵに知らせて再使用可能な状態にして
おき、メモリの全領域の読出し或いは書込みが終了した
ら再びメモリの最初の番地に戻るようにして、一定量の
メモリを繰シ返し使用して大量のデータを中断すること
なく転送することができるようにしたＤＭＡ制御装置を
実現したものである。
、データ転送に用いるメモリをＮ個のブロックに分割し
、ブロックごとにデータの読出し或いは書込みが終了し
たらその旨をｃｐＵに知らせて再使用可能な状態にして
おき、メモリの全領域の読出し或いは書込みが終了した
ら再びメモリの最初の番地に戻るようにして、一定量の
メモリを繰シ返し使用して大量のデータを中断すること
なく転送することができるようにしたＤＭＡ制御装置を
実現したものである。
以下、図面を参照して本発明の詳細な説明する。
第１図は、本発明の一実施例を示す構成ブロック図であ
る。図において、ＤＢはシステムバス、１けＣｐＵ％２
はメモリ、３は入出力コントローラ、４は入出力装置で
ある。３０は入出力コントローラ３の内部に設けられた
ＤＭＡコントローラである。
る。図において、ＤＢはシステムバス、１けＣｐＵ％２
はメモリ、３は入出力コントローラ、４は入出力装置で
ある。３０は入出力コントローラ３の内部に設けられた
ＤＭＡコントローラである。
メモリ２としては、磁気メモリや半導体メモリが用いら
れ、入出力装置４としてはプリンタや、ディスク装置が
用いられる。このように構成されたの システ、ν動作を概説すると、以下のとおりである先ず
、メモリ２からデータを読出す場合について説明する。
れ、入出力装置４としてはプリンタや、ディスク装置が
用いられる。このように構成されたの システ、ν動作を概説すると、以下のとおりである先ず
、メモリ２からデータを読出す場合について説明する。
ＣＰＵ １から入出力コントローラ３に起動がかかると
、該コントローラはメモリ２に格納されているデータを
ＤＭＡで入出力装置４に転送する。メモリ２に格納され
ていた全データの転送が終了すると、再びメモリ２の先
頭番地からのＤＭＡ転送が開始される。このとき、メモ
リ２に格納されているデータは新しいデータに置き換わ
っている。このようにして、ＣｐＵｌにデータ転送終了
命令が入力されるまでデータの転送が続行される。メモ
リ２の１スキヤンが終了し、次のスキャンのときにはデ
ータが新しいものに置き換わっているので、入出力装置
４には常に新しいデータが転送されることになる。この
ようにして、大量のデータをデータ転送を中断すること
なくかつメモリ２の容量を大きくすることなく転送する
ことができる。
、該コントローラはメモリ２に格納されているデータを
ＤＭＡで入出力装置４に転送する。メモリ２に格納され
ていた全データの転送が終了すると、再びメモリ２の先
頭番地からのＤＭＡ転送が開始される。このとき、メモ
リ２に格納されているデータは新しいデータに置き換わ
っている。このようにして、ＣｐＵｌにデータ転送終了
命令が入力されるまでデータの転送が続行される。メモ
リ２の１スキヤンが終了し、次のスキャンのときにはデ
ータが新しいものに置き換わっているので、入出力装置
４には常に新しいデータが転送されることになる。この
ようにして、大量のデータをデータ転送を中断すること
なくかつメモリ２の容量を大きくすることなく転送する
ことができる。
次に１人出力装置４から本体側にデータを転送する場合
について説明する。ＣＰＵ １から入出力コントローラ
３に起動がかかると、該コントローラは入出力装置４か
ら送られてくるデータをＤＭＡでメモリ２に転送する。
について説明する。ＣＰＵ １から入出力コントローラ
３に起動がかかると、該コントローラは入出力装置４か
ら送られてくるデータをＤＭＡでメモリ２に転送する。
メモリ２の全領域への書込みが終了すると、再びメモリ
２の先頭番地から新たなデータの書込みが開始される。
２の先頭番地から新たなデータの書込みが開始される。
このとき、第１回目の書込みによシメモリ２に格納され
ていたデータは、２回目の書込みが始まるまでに他の記
憶装置に移し換えられているか、或いはデータ処理され
てしまっていて、２回目の書込みが始まるまでには用済
みとなっている。乙のようにして、（３） ＣＰＵ １にデータ転送終了命令が入力されるまでデー
タの転送が続行され、メモリ２の容量を大きくすること
なくかつデータ転送を中断することなく大量のデータ転
送が行える。
ていたデータは、２回目の書込みが始まるまでに他の記
憶装置に移し換えられているか、或いはデータ処理され
てしまっていて、２回目の書込みが始まるまでには用済
みとなっている。乙のようにして、（３） ＣＰＵ １にデータ転送終了命令が入力されるまでデー
タの転送が続行され、メモリ２の容量を大きくすること
なくかつデータ転送を中断することなく大量のデータ転
送が行える。
第２図は、ＤＭＡコントローラ３０の具体的構成を示す
電気的接続図である。３１はコントロールの中心をなす
制御回路、３２は該制御回路にスタート信号とストップ
信号を出力するコントロールレジスタである。該コント
ロールレジスタには、ＣＰＵＩ（第１図）からスタート
或いはストップコマンドがセットされるようにかつてい
る。３３はＤＭＡ転送開始番地が格納されるアドレスカ
ウンタ、３４は転送データ数が格納されるデータカウン
タ、３５は制御回路３１からの終了（ＥＮＤ ）信号及
びアドレスカウンタ３３から、各プロ、りごとの書込み
或いは読出し終了ととに送られてくるブロックエンド（
ＢｌｏｃｋＥｎｄ）８号を受けてＣＰＵ １への割込み
を発生させる割込み発生回路である。このように構成さ
れた回路の動作を説明すれば、以下のとおりである。
電気的接続図である。３１はコントロールの中心をなす
制御回路、３２は該制御回路にスタート信号とストップ
信号を出力するコントロールレジスタである。該コント
ロールレジスタには、ＣＰＵＩ（第１図）からスタート
或いはストップコマンドがセットされるようにかつてい
る。３３はＤＭＡ転送開始番地が格納されるアドレスカ
ウンタ、３４は転送データ数が格納されるデータカウン
タ、３５は制御回路３１からの終了（ＥＮＤ ）信号及
びアドレスカウンタ３３から、各プロ、りごとの書込み
或いは読出し終了ととに送られてくるブロックエンド（
ＢｌｏｃｋＥｎｄ）８号を受けてＣＰＵ １への割込み
を発生させる割込み発生回路である。このように構成さ
れた回路の動作を説明すれば、以下のとおりである。
ＣＰＵ １は、アドレスカウンタ３３にＤＭＡ開始番地
を、（４） データカウンタ３４にデータ数を設定して起動をかける
。Ｃｒ’Ｕ １かもの駆動を受は九コントロールレジス
タ３２は、制御回路３１にスタート信号を送る。制御回
路３１は、該スタート信号を受けるとＤＭＡ転送を開始
する。入出力装置４（第１図）にデータを転送する場合
を例にとって説明する。第３図はメモリ２の構成を示す
図である。図に示すように、該メモリはＢ１からＢＮ（
Ｎは整数）までのＮ個のブロックに分割されている。第
１のブロックＢ１の先頭番地から最初のデータが転送さ
れると、制御回路３１はアドレスカラ／り３３にアップ
（ＵＰ）信号を送ってカラ／りの内容を１だけ更新する
と共に、データカウンタ３４にダウン（ＤＯＷＮ）信号
を送ってカウンタの内容を１だけ減する。そして、メモ
リ２０Ｂ１ブロツクの次のデータが転送される。
を、（４） データカウンタ３４にデータ数を設定して起動をかける
。Ｃｒ’Ｕ １かもの駆動を受は九コントロールレジス
タ３２は、制御回路３１にスタート信号を送る。制御回
路３１は、該スタート信号を受けるとＤＭＡ転送を開始
する。入出力装置４（第１図）にデータを転送する場合
を例にとって説明する。第３図はメモリ２の構成を示す
図である。図に示すように、該メモリはＢ１からＢＮ（
Ｎは整数）までのＮ個のブロックに分割されている。第
１のブロックＢ１の先頭番地から最初のデータが転送さ
れると、制御回路３１はアドレスカラ／り３３にアップ
（ＵＰ）信号を送ってカラ／りの内容を１だけ更新する
と共に、データカウンタ３４にダウン（ＤＯＷＮ）信号
を送ってカウンタの内容を１だけ減する。そして、メモ
リ２０Ｂ１ブロツクの次のデータが転送される。
このようなデータ転送が繰り返されていく間に口、りの
最後のデータが転送されると、アドレスカウンタ３３は
制御回路３１にブロック走査終了信号ＢＬＫＥＮＤを出
力する。このＢＬＫＥＮＤ信号は、割込発生回路３５に
送られ、該割込発生回路はＣＰＵ １に割込みを発生す
る。ＣＰＵ １はこの割込みによって、Ｂ１ブロックの
データが全て転送が終了したことを知り、新たなデータ
をＢ１プロ、りに書込む。この間においても、データの
ＤＭＡ転送は続行されており、次のＢ２ブロックのデー
タが入出力装置４に転送される。そして、Ｂ２プロ、り
の走査が終了するとブロック走査終了信号ＢＬＫＥＮＤ
が発生し、ＣｐＵ １はＢ２ブロックに新たなデータを
書込む。
最後のデータが転送されると、アドレスカウンタ３３は
制御回路３１にブロック走査終了信号ＢＬＫＥＮＤを出
力する。このＢＬＫＥＮＤ信号は、割込発生回路３５に
送られ、該割込発生回路はＣＰＵ １に割込みを発生す
る。ＣＰＵ １はこの割込みによって、Ｂ１ブロックの
データが全て転送が終了したことを知り、新たなデータ
をＢ１プロ、りに書込む。この間においても、データの
ＤＭＡ転送は続行されており、次のＢ２ブロックのデー
タが入出力装置４に転送される。そして、Ｂ２プロ、り
の走査が終了するとブロック走査終了信号ＢＬＫＥＮＤ
が発生し、ＣｐＵ １はＢ２ブロックに新たなデータを
書込む。
このような操作を繰り返して、ＢＮプロ、りの最後の番
地のデータの転送が終了すると、制御回路３１はブロッ
ク終了信号を受けてアドレスカラ／り３３を再びメモリ
のＤＭＡ開始番地の値にセットする。
地のデータの転送が終了すると、制御回路３１はブロッ
ク終了信号を受けてアドレスカラ／り３３を再びメモリ
のＤＭＡ開始番地の値にセットする。
そして、Ｂプロ、りの最初の番地からデータ転送が続行
される。このような操作を繰シ返している間に、データ
転送数がデータカウンタ３４にセットされていた値にな
ると、該カウンタはカウンタの内容が０に々つたという
信号ＺＥＲＯを制御回路３１に送る。該制御回路は、Ｚ
ＥＲＯ信号を受けると割込発データ転送は終了する。上
述の説明では、メモリ２の内容を入出力制御装置４に転
送する場合を例にとったが、逆に入出力制御装置４側か
ら本体に向かってデータを転送する場合についても同様
であるので説明は省略する。
される。このような操作を繰シ返している間に、データ
転送数がデータカウンタ３４にセットされていた値にな
ると、該カウンタはカウンタの内容が０に々つたという
信号ＺＥＲＯを制御回路３１に送る。該制御回路は、Ｚ
ＥＲＯ信号を受けると割込発データ転送は終了する。上
述の説明では、メモリ２の内容を入出力制御装置４に転
送する場合を例にとったが、逆に入出力制御装置４側か
ら本体に向かってデータを転送する場合についても同様
であるので説明は省略する。
上述したように、ＣｐＵｌは起動を１回だけ行えばよく
、後は次々に入ってくるプロ、り終了割込みに合わせて
データの準備又は処理を行っていけばよい。若し、デー
タ処理が間に合わなくなった場合、コントロールレジス
タ３２ニコマントヲ送りＤＭＡ転送を中断させることが
できる。即ち、コントロールレジスタ３２はＣＰＵ １
からのコ！ンドを受けるとスト、プ信号を制御回路３１
に送り、制御回路３１は転送動作を停止する。ＣＰＵ
１はデータ処理を終了した後、コントロールレジスタ３
２に再起動をかける。これによって中断していたＩ）Ｍ
Ａ転送が再開される。本発明の長所を列挙すれば、以下
のとおりである。
、後は次々に入ってくるプロ、り終了割込みに合わせて
データの準備又は処理を行っていけばよい。若し、デー
タ処理が間に合わなくなった場合、コントロールレジス
タ３２ニコマントヲ送りＤＭＡ転送を中断させることが
できる。即ち、コントロールレジスタ３２はＣＰＵ １
からのコ！ンドを受けるとスト、プ信号を制御回路３１
に送り、制御回路３１は転送動作を停止する。ＣＰＵ
１はデータ処理を終了した後、コントロールレジスタ３
２に再起動をかける。これによって中断していたＩ）Ｍ
Ａ転送が再開される。本発明の長所を列挙すれば、以下
のとおりである。
（１） 入出力装置の動作を中断することなく、大量
（７） のデータの転送が行える。
（７） のデータの転送が行える。
（２）使用するメモリ空間が転送データ数より小さいに
も拘らず大量データ転送が行える。
も拘らず大量データ転送が行える。
（３）必要な場合、転送を途中で中断し、続行すること
ができる。
ができる。
以上、詳細に説明したように、本発明によればデータ転
送に用いるメモリをＮ個のプロ、りに分割し、ブロック
ごとにデータの読出し或いは書込みが終了したらその旨
をＣＰＵに知らせて再使用可能な状態にしておき、メモ
リの全領域の読出し或いは書込みが終了したら再びメモ
リの最初の番地に戻るようにして、一定量のメモリを繰
り返し使用して大量のデータを中断すること力く転送す
ることができるようにしたＤＭＡ制御装置を実現するこ
とができる。
送に用いるメモリをＮ個のプロ、りに分割し、ブロック
ごとにデータの読出し或いは書込みが終了したらその旨
をＣＰＵに知らせて再使用可能な状態にしておき、メモ
リの全領域の読出し或いは書込みが終了したら再びメモ
リの最初の番地に戻るようにして、一定量のメモリを繰
り返し使用して大量のデータを中断すること力く転送す
ることができるようにしたＤＭＡ制御装置を実現するこ
とができる。
第１図は本発明の一実施例を示す構成ブロック図、第２
図はＤＭＡコントローラの具体的構成を示す電気的接続
図、第３図はメモリの構成を示す図である。 （８） １・・・ＣｐＵ 、 ２・・・メモリ、３・・・入出
力コントローラ、４・・・入出力装置、３０・・・ＤＭ
Ａコントローラ、３１・・・制御回路、３２・・・コン
トロールレジスタ、３３・・・アドレスカウンタ、３４
・・・データカウンタ、３５・・・割込み発生回路、Ｄ
Ｂ・・・システムパス、Ｂ１〜ＢＮ・・・メモリプロ、
り。 第 Ｉ 図 第 ２ 図 ■扉十Ｊ２ 第３ 図 １２２−
図はＤＭＡコントローラの具体的構成を示す電気的接続
図、第３図はメモリの構成を示す図である。 （８） １・・・ＣｐＵ 、 ２・・・メモリ、３・・・入出
力コントローラ、４・・・入出力装置、３０・・・ＤＭ
Ａコントローラ、３１・・・制御回路、３２・・・コン
トロールレジスタ、３３・・・アドレスカウンタ、３４
・・・データカウンタ、３５・・・割込み発生回路、Ｄ
Ｂ・・・システムパス、Ｂ１〜ＢＮ・・・メモリプロ、
り。 第 Ｉ 図 第 ２ 図 ■扉十Ｊ２ 第３ 図 １２２−
Claims (1)
- 【特許請求の範囲】 本体と入出力装置間で大量のデータのＤＭＡ転送を行う
場合において、本体内にデータの授受を行うためのメモ
リを設け、該メモリをＮ個のプロ。 りに分割し、プロ、り単位でデータの読出し或いは書込
みが終了するたびごとにＣｐＵにその旨を知らせて終了
プロ、りは再使用可能な状態にしておき、メモリの全領
域の読出し或いは書込みが終了したら再びメモリの最初
の番地に戻るようにして、大量のデータを中断すること
なく転送することができるようにしたＤＭＡ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP370283A JPS59128621A (ja) | 1983-01-13 | 1983-01-13 | Ｄｍａ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP370283A JPS59128621A (ja) | 1983-01-13 | 1983-01-13 | Ｄｍａ制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS59128621A true JPS59128621A (ja) | 1984-07-24 |
| JPS6132710B2 JPS6132710B2 (ja) | 1986-07-29 |
Family
ID=11564698
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP370283A Granted JPS59128621A (ja) | 1983-01-13 | 1983-01-13 | Ｄｍａ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59128621A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6455005A (en) * | 1987-08-25 | 1989-03-02 | Yao Seisakusho Kk | End processor for covered wire |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143038A (en) * | 1980-04-09 | 1981-11-07 | Hitachi Ltd | Data processing system |
-
1983
- 1983-01-13 JP JP370283A patent/JPS59128621A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS56143038A (en) * | 1980-04-09 | 1981-11-07 | Hitachi Ltd | Data processing system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6132710B2 (ja) | 1986-07-29 |
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