JPS6131485B2 - - Google Patents
Info
- Publication number
- JPS6131485B2 JPS6131485B2 JP55187901A JP18790180A JPS6131485B2 JP S6131485 B2 JPS6131485 B2 JP S6131485B2 JP 55187901 A JP55187901 A JP 55187901A JP 18790180 A JP18790180 A JP 18790180A JP S6131485 B2 JPS6131485 B2 JP S6131485B2
- Authority
- JP
- Japan
- Prior art keywords
- storage device
- mode
- external storage
- program mode
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 102100023196 E3 ubiquitin-protein ligase MARCHF8 Human genes 0.000 description 4
- 101000978729 Homo sapiens E3 ubiquitin-protein ligase MARCHF8 Proteins 0.000 description 4
- 230000004913 activation Effects 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 230000003111 delayed effect Effects 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Description
【発明の詳細な説明】
本発明は高速外部記憶装置に係り、特にダイレ
クトメモリアクセス（以下DMAと呼ぶ）による
外部記憶装置から中央演算処理装置（以下CPU
と呼ぶ）へのデータ転送中にプログラムモードに
よるデータの読み出し、書き込み動作を実行する
ことのできる高速外部記憶装置に関する。
クトメモリアクセス（以下DMAと呼ぶ）による
外部記憶装置から中央演算処理装置（以下CPU
と呼ぶ）へのデータ転送中にプログラムモードに
よるデータの読み出し、書き込み動作を実行する
ことのできる高速外部記憶装置に関する。
従来、マイクロプログラム制御による外部記憶
装置としては、第１図に示されたようなものがあ
つた。この外部記憶装置におけるプログラムモー
ドによる動作とDMAによる動作について説明す
る。
装置としては、第１図に示されたようなものがあ
つた。この外部記憶装置におけるプログラムモー
ドによる動作とDMAによる動作について説明す
る。
まず、プログラムモード時の該装置の起動につ
いて、ＩＡマツチ回路２へCPU１より入力デ
ータバスを介してこの装置の指定アドレスが入
力されると、ＩＡマツチ回路２はＩＡ回路３
に入力されている自己の装置のアドレスと対比し
て正しければ、シーケンスコントローラ４へ起動
信号を送る。シーケンスコントローラ４（以下
SEQ−CTLと呼ぶ）は、シーケンサ５（以下
SEQと呼ぶ）、コントロールメモリ６（以下CM
と呼ぶ）、コントロールメモリインストラクシヨ
ンレジスタ７（以下CMIRと呼ぶ）からなるマイ
クロプログラム制御Ｍへ、制御信号を出力する。
SEQ５はSEQ−CTL４からの信号を受けてCM６
中の制御情報をCMIR７へ順次送り出す。CMIR
７は、CM６からの制御情報を蓄積実行させる機
能である。マイクロプログラム起動に際し、
CMIR７はCPU１に対してアクセスを受け付けた
事をIOMコントロール８を介しIOM信号線ｄを
通じて知らせる。CPU１は、この受け付けを認
知して、外部記憶装置の実行を指定するオーダー
をCPM信号線ｃを介してSEQ−CTL４へ送出す
る。SEQ−CTL４はこれを受けSEQ５を再び起
動させる。このオーダが正常なものであるとマイ
クロプログラム制御Ｍで判断されると、この判断
結果がCMIR７より出力されIOMコントロール８
を介してCPU１へオーダを受付けた事を通知す
る。そして、マイクロプログラム制御Ｍは、前記
CPU１のオーダに従つた動作を開始する。この
オーダが例えば１ワード読み取りオーダであれ
ば、ロケーシヨンアドレスレジスタ９へ読み取る
アドレス情報をマイクロプログラム制御Ｍにより
データバスから設定し、Ｍは該アドレスを記憶部
１０へ送出する。記憶部１０はこのアドレスに基
づき読み取りデータをデータバツフアレジスタ１
１へ送出する。データバツフアレジスタ１１にセ
ツトされたデータは、再びエラー検出修正回路１
２を通りチエツクされデータバツフアレジスタに
セツトされる。マイクロプログラム制御Ｍは
CPU１へデータを送出する事をIOMコントロー
ル８を通して通知し、又データバツフアレジスタ
１１に対しては送出指示を与え読み取りデータを
出力データバスｅを介してCPU１へ送出する。
CPU１はデータを受け取つた情報をCPM信号機
ｃを介してシーケンスコントローラ４へ出す。マ
イクロプログラム制御Ｍはこの信号を受け、プロ
グラムモード時の１ワード読み取り動作が終了す
る。現実行中のプログラムモード実行を該装置が
DMAオーダ受け付けた情報をCPMを介して通知
することにより終結させる。そして、該装置が自
立でDMAオーダに対する動作を実行する。
いて、ＩＡマツチ回路２へCPU１より入力デ
ータバスを介してこの装置の指定アドレスが入
力されると、ＩＡマツチ回路２はＩＡ回路３
に入力されている自己の装置のアドレスと対比し
て正しければ、シーケンスコントローラ４へ起動
信号を送る。シーケンスコントローラ４（以下
SEQ−CTLと呼ぶ）は、シーケンサ５（以下
SEQと呼ぶ）、コントロールメモリ６（以下CM
と呼ぶ）、コントロールメモリインストラクシヨ
ンレジスタ７（以下CMIRと呼ぶ）からなるマイ
クロプログラム制御Ｍへ、制御信号を出力する。
SEQ５はSEQ−CTL４からの信号を受けてCM６
中の制御情報をCMIR７へ順次送り出す。CMIR
７は、CM６からの制御情報を蓄積実行させる機
能である。マイクロプログラム起動に際し、
CMIR７はCPU１に対してアクセスを受け付けた
事をIOMコントロール８を介しIOM信号線ｄを
通じて知らせる。CPU１は、この受け付けを認
知して、外部記憶装置の実行を指定するオーダー
をCPM信号線ｃを介してSEQ−CTL４へ送出す
る。SEQ−CTL４はこれを受けSEQ５を再び起
動させる。このオーダが正常なものであるとマイ
クロプログラム制御Ｍで判断されると、この判断
結果がCMIR７より出力されIOMコントロール８
を介してCPU１へオーダを受付けた事を通知す
る。そして、マイクロプログラム制御Ｍは、前記
CPU１のオーダに従つた動作を開始する。この
オーダが例えば１ワード読み取りオーダであれ
ば、ロケーシヨンアドレスレジスタ９へ読み取る
アドレス情報をマイクロプログラム制御Ｍにより
データバスから設定し、Ｍは該アドレスを記憶部
１０へ送出する。記憶部１０はこのアドレスに基
づき読み取りデータをデータバツフアレジスタ１
１へ送出する。データバツフアレジスタ１１にセ
ツトされたデータは、再びエラー検出修正回路１
２を通りチエツクされデータバツフアレジスタに
セツトされる。マイクロプログラム制御Ｍは
CPU１へデータを送出する事をIOMコントロー
ル８を通して通知し、又データバツフアレジスタ
１１に対しては送出指示を与え読み取りデータを
出力データバスｅを介してCPU１へ送出する。
CPU１はデータを受け取つた情報をCPM信号機
ｃを介してシーケンスコントローラ４へ出す。マ
イクロプログラム制御Ｍはこの信号を受け、プロ
グラムモード時の１ワード読み取り動作が終了す
る。現実行中のプログラムモード実行を該装置が
DMAオーダ受け付けた情報をCPMを介して通知
することにより終結させる。そして、該装置が自
立でDMAオーダに対する動作を実行する。
次に、与えられたオーダがDMA転送指定の場
合には、まず、マイクロプログラム制御Ｍより
IOMコントロール８を介してRQ信号線ｂを通じ
てCPU１へ転送要求が送出される。CPU１がこ
れを受け可能な状態になるとRQ−OK信号線ａ
より受けつけ信号が返送されてDMA転送が開始
される。記憶部１０よりプログラムモードと同様
のデータ転送が行なわれる。転送データ数が大量
の場合、CPU１がこの転送で占有されてしまう
ためCPU処理が長時間停止する。この停止を防
ぐため、マイクロプログラム制御Ｍにより数デー
タ単位で転送後、バーストタイマ１３を動作さ
せ、マイクロプログラム自らのバーストタイミン
グをとり、バーストタイマからの起動まで動作の
停止を行う。CPU１は、このタイミングの間、
他の処理を実行する。バースト時間が終了する
と、バーストタイマ１３からの起動により再びマ
イクロプログラム制御ＭはDMA転送要求をCPU
１へ送出し、該装置は、マイクロプログラム制御
によりDMA転送を再開し、所定の数量のデータ
までこれを繰り返す。
合には、まず、マイクロプログラム制御Ｍより
IOMコントロール８を介してRQ信号線ｂを通じ
てCPU１へ転送要求が送出される。CPU１がこ
れを受け可能な状態になるとRQ−OK信号線ａ
より受けつけ信号が返送されてDMA転送が開始
される。記憶部１０よりプログラムモードと同様
のデータ転送が行なわれる。転送データ数が大量
の場合、CPU１がこの転送で占有されてしまう
ためCPU処理が長時間停止する。この停止を防
ぐため、マイクロプログラム制御Ｍにより数デー
タ単位で転送後、バーストタイマ１３を動作さ
せ、マイクロプログラム自らのバーストタイミン
グをとり、バーストタイマからの起動まで動作の
停止を行う。CPU１は、このタイミングの間、
他の処理を実行する。バースト時間が終了する
と、バーストタイマ１３からの起動により再びマ
イクロプログラム制御ＭはDMA転送要求をCPU
１へ送出し、該装置は、マイクロプログラム制御
によりDMA転送を再開し、所定の数量のデータ
までこれを繰り返す。
このような従来の装置において、DMA転送中
に発生したプログラムモードによる外部記憶装置
へのデータの読み出し、書き込みは、DMA転送
が完了するまで実行できなかつた。即ち、DMA
モードでの動作中にプログラムモードでの記憶部
へのリード／ライト動作は不可能であるため、処
理時間に遅延を生ずるという欠点があつた。
に発生したプログラムモードによる外部記憶装置
へのデータの読み出し、書き込みは、DMA転送
が完了するまで実行できなかつた。即ち、DMA
モードでの動作中にプログラムモードでの記憶部
へのリード／ライト動作は不可能であるため、処
理時間に遅延を生ずるという欠点があつた。
本発明の目的は、バーストタイミング中に該装
置がCPUからのプログラムモードによる再起動
を受ける事を可能にし、DMAモード専用のロケ
ーシヨンアドレスレジスタとプログラムモード専
用のロケーシヨンアドレスレジスタとを設けて記
憶部のアドレス指定を行うようにしたことによ
り、DMAモードでのデータ転送中のバースト時
間にプログラムモードでの外部記憶装置の書き込
み、読み出しが実行でき、高能率処理が可能な高
速外部記憶装置を提供する事にある。
置がCPUからのプログラムモードによる再起動
を受ける事を可能にし、DMAモード専用のロケ
ーシヨンアドレスレジスタとプログラムモード専
用のロケーシヨンアドレスレジスタとを設けて記
憶部のアドレス指定を行うようにしたことによ
り、DMAモードでのデータ転送中のバースト時
間にプログラムモードでの外部記憶装置の書き込
み、読み出しが実行でき、高能率処理が可能な高
速外部記憶装置を提供する事にある。
上記目的を達成するために本発明は、マイクロ
プログラム制御により動作する外部記憶装置にお
いて、第１及び第２のロケーシヨンアドレスレジ
スタ（以下LARと呼ぶ）を設けて、DMAモード
においては前記第１のLARによりメモリのアド
レス指定を行い、プログラムモードにおいては前
記第２のロケーシヨンアドレスレジスタにより記
憶部のアドレス指定を行い。ダイレクトメモリア
クセスモードでのデータ転送中のバースト時間に
プログラムモードでの書き込み読み出しを実行す
るようにしたものである。
プログラム制御により動作する外部記憶装置にお
いて、第１及び第２のロケーシヨンアドレスレジ
スタ（以下LARと呼ぶ）を設けて、DMAモード
においては前記第１のLARによりメモリのアド
レス指定を行い、プログラムモードにおいては前
記第２のロケーシヨンアドレスレジスタにより記
憶部のアドレス指定を行い。ダイレクトメモリア
クセスモードでのデータ転送中のバースト時間に
プログラムモードでの書き込み読み出しを実行す
るようにしたものである。
本発明の具体的実施例について第２図と共に説
明する。第２図において第１図と異る所は、第１
図のロケーシヨンアドレスレジスタ９のかわりに
DMA専用ロケーシヨンアドレスレジスタ１３と
プログラムモード専用ロケーシヨンアドレスレジ
スタ１４とを設け、マイクロプログラム制御Ｍが
これら２つのLAR１３，１４を制御する点であ
る。マイクロプログラム制御Ｍからのアドレスレ
ジスタ１３，１４及びデータバツフア１１を制御
する信号は、メモリコントロール１５を介して上
記各部へ出力する。DMAモードでのデータ転送
中においては、マイクロプログラム制御Ｍは、
DMA専用LAR１３に制御信号を送り、このレジ
スタ１３は、記憶部１０内のアドレスを指定し、
メモリ１０は指定されたアドレスのデータをデー
タバツフアレジスタ１１へ送出する。データバツ
フアレジスタ１１はマイクロプログラム制御Ｍか
らの指令により前述したごとく、バーストタイミ
ングの期間を除いてＯ系データバスｅへデータを
送出する。一方、バーストタイミングの期間に、
CPU１がDMAモード動作中の外部記憶装置に対
してプログラムモードによる再起動を要求してき
た場合、IOAマツチ回路２からの出力信号を従来
例においては拒否してきたが、本実施例はこれを
受け入れる事を可能にした。即ち、バーストタイ
ミング中CPUに対する動作の停止時に該装置の
マイクロプログラムＭはCPUからの再起動のチ
エツクを実施し、CPU１からのプログラムモー
ドによる再起動要求であることが、シーケンスコ
ントローラ４で認識されると、シーケンスコント
ローラ４はこれを受け入れ、マイクロプログラム
制御Ｍへプログラムモードによる動作指令を送
る。マイクロプログラム制御Ｍは、これを受け
て、メモリコントロール１５を介してプログラム
モード専用ロケーシヨンアドレスレジスタ１４に
制御信号を出す。プログラムモードで、例えば記
憶部１０へのデータの書き込みであれば、プログ
ラムモード専用LAR１４は上記制御信号を受け
て、記憶部に対するアドレス情報を設定し、書き
込みデータはデータバツフアレジスタ１１、エラ
ーチエツク回路１２を経て記憶部１０内に書き込
まれる事によりDMA動作中のプログラムモード
による書き込み動作が終了する。再びCPUから
の再起動、バーストタイマからの起動を待つ。そ
してバーストタイマ１３によりバーストタイミン
グ終了における起動が実行されるとマイクロプロ
グラム制御Ｍは、DSRのDMA中状態表示BUSY
信号をチエツクし、BUSY信号が有りの場合は
DMA中の起動シーケンスに復帰する。このよう
にして、本実施例はDMA処理中でも、バースト
タイミングの時にはプログラムモードの実行を可
能にしたものである。
明する。第２図において第１図と異る所は、第１
図のロケーシヨンアドレスレジスタ９のかわりに
DMA専用ロケーシヨンアドレスレジスタ１３と
プログラムモード専用ロケーシヨンアドレスレジ
スタ１４とを設け、マイクロプログラム制御Ｍが
これら２つのLAR１３，１４を制御する点であ
る。マイクロプログラム制御Ｍからのアドレスレ
ジスタ１３，１４及びデータバツフア１１を制御
する信号は、メモリコントロール１５を介して上
記各部へ出力する。DMAモードでのデータ転送
中においては、マイクロプログラム制御Ｍは、
DMA専用LAR１３に制御信号を送り、このレジ
スタ１３は、記憶部１０内のアドレスを指定し、
メモリ１０は指定されたアドレスのデータをデー
タバツフアレジスタ１１へ送出する。データバツ
フアレジスタ１１はマイクロプログラム制御Ｍか
らの指令により前述したごとく、バーストタイミ
ングの期間を除いてＯ系データバスｅへデータを
送出する。一方、バーストタイミングの期間に、
CPU１がDMAモード動作中の外部記憶装置に対
してプログラムモードによる再起動を要求してき
た場合、IOAマツチ回路２からの出力信号を従来
例においては拒否してきたが、本実施例はこれを
受け入れる事を可能にした。即ち、バーストタイ
ミング中CPUに対する動作の停止時に該装置の
マイクロプログラムＭはCPUからの再起動のチ
エツクを実施し、CPU１からのプログラムモー
ドによる再起動要求であることが、シーケンスコ
ントローラ４で認識されると、シーケンスコント
ローラ４はこれを受け入れ、マイクロプログラム
制御Ｍへプログラムモードによる動作指令を送
る。マイクロプログラム制御Ｍは、これを受け
て、メモリコントロール１５を介してプログラム
モード専用ロケーシヨンアドレスレジスタ１４に
制御信号を出す。プログラムモードで、例えば記
憶部１０へのデータの書き込みであれば、プログ
ラムモード専用LAR１４は上記制御信号を受け
て、記憶部に対するアドレス情報を設定し、書き
込みデータはデータバツフアレジスタ１１、エラ
ーチエツク回路１２を経て記憶部１０内に書き込
まれる事によりDMA動作中のプログラムモード
による書き込み動作が終了する。再びCPUから
の再起動、バーストタイマからの起動を待つ。そ
してバーストタイマ１３によりバーストタイミン
グ終了における起動が実行されるとマイクロプロ
グラム制御Ｍは、DSRのDMA中状態表示BUSY
信号をチエツクし、BUSY信号が有りの場合は
DMA中の起動シーケンスに復帰する。このよう
にして、本実施例はDMA処理中でも、バースト
タイミングの時にはプログラムモードの実行を可
能にしたものである。
上述の如く本発明になる高速外部記憶装置は、
DMAモード専用のロケーシヨンアドレスレジス
タとプログラムモード専用のロケーシヨンアドレ
スレジスタとを設けてメモリのアドレス指定を行
うようにしたことにより、DMAモードでのデー
タ転送中のバースト時間にプログラムモードでの
外部記憶装置の書き込み、読み出しが実行でき、
高能率処理が可能であるという特長を有するもの
である。
DMAモード専用のロケーシヨンアドレスレジス
タとプログラムモード専用のロケーシヨンアドレ
スレジスタとを設けてメモリのアドレス指定を行
うようにしたことにより、DMAモードでのデー
タ転送中のバースト時間にプログラムモードでの
外部記憶装置の書き込み、読み出しが実行でき、
高能率処理が可能であるという特長を有するもの
である。
第１図は高速外部記憶装置の従来の一実施例の
ブロツク図、第２図は本発明になる高速外部記憶
装置の一実施例のブロツク図である。 １……中央演算処理装置、２……IOAマツチ回
路、３……IOA、４……シーケンシヤルコントロ
ール、５……シーケンサ、６……コントロールメ
モリ、７……コントロールメモリインストラクシ
ヨンレジスタ、８……IOMコントロール、９…
…ロケーシヨンアドレスレジスタ、１０……記憶
部、１１……データバツフアレジスタ、１２……
エラーチエツク回路、１３……DMAモード専用
ロケーシヨンアドレスレジスタ、１４……プログ
ラムモード専用ロケーシヨンアドレスレジスタ、
１５……メモリコントロール、Ｍ……マイクロプ
ログラム制御。
ブロツク図、第２図は本発明になる高速外部記憶
装置の一実施例のブロツク図である。 １……中央演算処理装置、２……IOAマツチ回
路、３……IOA、４……シーケンシヤルコントロ
ール、５……シーケンサ、６……コントロールメ
モリ、７……コントロールメモリインストラクシ
ヨンレジスタ、８……IOMコントロール、９…
…ロケーシヨンアドレスレジスタ、１０……記憶
部、１１……データバツフアレジスタ、１２……
エラーチエツク回路、１３……DMAモード専用
ロケーシヨンアドレスレジスタ、１４……プログ
ラムモード専用ロケーシヨンアドレスレジスタ、
１５……メモリコントロール、Ｍ……マイクロプ
ログラム制御。
Claims (1)
- １ 中央処理装置より外部記憶装置の内部制御レ
ジスタと記憶部へのリード／ライト制御を行うプ
ログラムモードと、主記憶装置へ直接アクセス可
能なダイレクトメモリアクセスモードとを具備し
た外部記憶装置において、ダイレクトメモリアク
セスモード実行中に中央処理装置が他の処理を実
行可能とするバーストタイミングを指示するバー
ストタイマーと、第１及び第２のロケーシヨンア
ドレスレジスタを設けて、ダイレクトメモリアク
セスモードにおいては、前記第１のロケーシヨン
アドレスレジスタによりメモリのアドレス指定を
行い、プログラムモードにおいては前記第２のロ
ケーシヨンアドレスレジスタによりメモリのアド
レス指定を行い、ダイレクトメモリアクセス実行
中で前記バーストタイマーによるタイミング期間
中に前記中央処理装置よりダイレクトメモリアク
セスモード動作中の外部記憶装置に対してプログ
ラムモードによるリード／ライトを実行すること
を特徴とする高速外部記憶装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187901A JPS57113162A (en) | 1980-12-29 | 1980-12-29 | High-speed external storage device |
| EP81306150A EP0055623B1 (en) | 1980-12-29 | 1981-12-24 | Direct memory-access mode for a high-speed memory system |
| DE8181306150T DE3171859D1 (en) | 1980-12-29 | 1981-12-24 | Direct memory-access mode for a high-speed memory system |
| US06/334,927 US4467454A (en) | 1980-12-29 | 1981-12-28 | High-speed external memory system |
| CA000393310A CA1178378A (en) | 1980-12-29 | 1981-12-29 | High-speed external memory system |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55187901A JPS57113162A (en) | 1980-12-29 | 1980-12-29 | High-speed external storage device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57113162A JPS57113162A (en) | 1982-07-14 |
| JPS6131485B2 true JPS6131485B2 (ja) | 1986-07-21 |
Family
ID=16214174
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55187901A Granted JPS57113162A (en) | 1980-12-29 | 1980-12-29 | High-speed external storage device |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4467454A (ja) |
| EP (1) | EP0055623B1 (ja) |
| JP (1) | JPS57113162A (ja) |
| CA (1) | CA1178378A (ja) |
| DE (1) | DE3171859D1 (ja) |
Families Citing this family (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4558429A (en) * | 1981-12-17 | 1985-12-10 | Honeywell Information Systems Inc. | Pause apparatus for a memory controller with interleaved queuing apparatus |
| EP0316020B1 (en) * | 1982-11-16 | 1993-05-19 | Unisys Corporation | Block counter system to monitor data transfers |
| US4542457A (en) * | 1983-01-11 | 1985-09-17 | Burroughs Corporation | Burst mode data block transfer system |
| JPS6174051A (ja) * | 1984-09-19 | 1986-04-16 | Oki Electric Ind Co Ltd | マイクロコンピユ−タ装置のｄｍａ制御方式 |
| US4712176A (en) * | 1985-02-11 | 1987-12-08 | International Business Machines Corp. | Serial channel interface with method and apparatus for handling data streaming and data interlocked modes of data transfer |
| CA1257400A (en) * | 1985-05-21 | 1989-07-11 | Akihiro Sera | Input/output control system |
| US4703418A (en) * | 1985-06-28 | 1987-10-27 | Hewlett-Packard Company | Method and apparatus for performing variable length data read transactions |
| JPS6364144A (ja) * | 1986-09-04 | 1988-03-22 | Hitachi Ltd | 記憶装置間デ−タ転送方式 |
| CA1311063C (en) * | 1988-12-16 | 1992-12-01 | Tokumichi Murakami | Digital signal processor |
| US5249283A (en) * | 1990-12-24 | 1993-09-28 | Ncr Corporation | Cache coherency method and apparatus for a multiple path interconnection network |
| JP3265582B2 (ja) * | 1991-02-27 | 2002-03-11 | 日本電気株式会社 | マイクロコンピュータ |
| JPH10124447A (ja) * | 1996-10-18 | 1998-05-15 | Fujitsu Ltd | データ転送制御方法及び装置 |
| GB0101399D0 (en) | 2001-01-19 | 2001-03-07 | Lsi Logic Corp | Direct memory accessing |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4181938A (en) * | 1975-10-15 | 1980-01-01 | Tokyo Shibaura Electric Co., Ltd. | Processor device |
| JPS544028A (en) * | 1977-06-10 | 1979-01-12 | Nec Corp | Direct memory access unit |
| US4275440A (en) * | 1978-10-02 | 1981-06-23 | International Business Machines Corporation | I/O Interrupt sequencing for real time and burst mode devices |
-
1980
- 1980-12-29 JP JP55187901A patent/JPS57113162A/ja active Granted
-
1981
- 1981-12-24 DE DE8181306150T patent/DE3171859D1/de not_active Expired
- 1981-12-24 EP EP81306150A patent/EP0055623B1/en not_active Expired
- 1981-12-28 US US06/334,927 patent/US4467454A/en not_active Expired - Fee Related
- 1981-12-29 CA CA000393310A patent/CA1178378A/en not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| EP0055623B1 (en) | 1985-08-14 |
| US4467454A (en) | 1984-08-21 |
| CA1178378A (en) | 1984-11-20 |
| EP0055623A3 (en) | 1982-08-25 |
| DE3171859D1 (en) | 1985-09-19 |
| JPS57113162A (en) | 1982-07-14 |
| EP0055623A2 (en) | 1982-07-07 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| EP0166272B1 (en) | Processor bus access | |
| US4942519A (en) | Coprocessor having a slave processor capable of checking address mapping | |
| US5553293A (en) | Interprocessor interrupt processing system | |
| JPS6131485B2 (ja) | ||
| US4814977A (en) | Apparatus and method for direct memory to peripheral and peripheral to memory data transfers | |
| JPH0714382A (ja) | マイクロコンピュータ | |
| JPS581454B2 (ja) | 入出力制御方式 | |
| JPS63305445A (ja) | 電源切断時のデ−タ書込み方式 | |
| JP2723388B2 (ja) | プロセッサモジュールの内部バス制御方法及び情処理装置 | |
| US20240160377A1 (en) | Information processing apparatus, data control method, and recording medium | |
| JP2522412B2 (ja) | プログラマブルコントロ―ラと入出力装置の間の通信方法 | |
| JPH0424733B2 (ja) | ||
| JPH01144151A (ja) | 情報処理装置 | |
| JP2002215418A (ja) | 協調シミュレーションによる論理検証装置 | |
| JPH01175656A (ja) | 高速データ転送方式 | |
| JPH0619827A (ja) | 周辺制御装置 | |
| JP2001084216A (ja) | データプリフェッチシステム、プリフェッチ方法、記録媒体 | |
| JPH01316851A (ja) | チャネル制御方式 | |
| JPH0421897B2 (ja) | ||
| JPH04148344A (ja) | Ｒｏｍエミュレータ | |
| JPH01302448A (ja) | 情報処理装置 | |
| JPS59128621A (ja) | Ｄｍａ制御装置 | |
| JPH0521260B2 (ja) | ||
| JPS63273936A (ja) | デ−タ処理装置 | |
| JPH04340646A (ja) | マルチプロセツサシステム |