JPH0521260B2 - - Google Patents
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- JPH0521260B2 JPH0521260B2 JP60126349A JP12634985A JPH0521260B2 JP H0521260 B2 JPH0521260 B2 JP H0521260B2 JP 60126349 A JP60126349 A JP 60126349A JP 12634985 A JP12634985 A JP 12634985A JP H0521260 B2 JPH0521260 B2 JP H0521260B2
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- control unit
- input
- main memory
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- 238000000034 method Methods 0.000 claims description 12
- 230000004044 response Effects 0.000 claims description 7
- 230000006870 function Effects 0.000 claims description 5
- 238000010586 diagram Methods 0.000 description 6
- 238000013500 data storage Methods 0.000 description 3
- 230000004913 activation Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
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- Multi Processors (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明はオフイスコンピユータやパーソナルコ
ンピユータなどのデータ処理装置においてサブプ
ロセツサを用いて処理を分散することにより、シ
ステム全体の処理能力を向上させることのできる
負荷分散形データ処理装置に関するものである。
ンピユータなどのデータ処理装置においてサブプ
ロセツサを用いて処理を分散することにより、シ
ステム全体の処理能力を向上させることのできる
負荷分散形データ処理装置に関するものである。
（従来の技術）
オフイスコンピユータ，パーソナルコンピユー
タなどの低価格なデータ処理装置では、システム
の処理能力を向上するため、複数のプロセツサを
使用して負荷分散を行う方法が取られてきた。第
４図は従来の負荷分散形データ処理装置の一構成
例を示す図で、４１は中央処理装置であり、メイ
ンプロセツサ４２とDMA（ダイレクト・メモ
リ・アクセス）チヤネル４３により構成されてい
る。４４はメインメモリ（MEM）、４５はフロ
ツピー磁気デイスク記憶装置（以下FDDとう）、
４６はFDD４５の処理に専用に行うFDDプロセ
ツサ、４７はFDDプロセツサ４６の制御プログ
ラムを記憶するためのROM（固定記憶装置）、４
８はFDD４５のインターフエース制御部（FDC）
である。４９はプリンタ、５０はプリンタ４９の
処理を専用に行うプリンタプロセツサ、５１はプ
リンタプロセツサ５０の制御プログラムを記憶す
るためのROM、５２はプリンタ４９のインタフ
エース制御部（PRC）、である。５３はキーボー
ド（KB）、５４はキーボード５３のインタフエ
ース制御部（KBC）である。各ユニツトはバス
ライン５５により接続されている。
タなどの低価格なデータ処理装置では、システム
の処理能力を向上するため、複数のプロセツサを
使用して負荷分散を行う方法が取られてきた。第
４図は従来の負荷分散形データ処理装置の一構成
例を示す図で、４１は中央処理装置であり、メイ
ンプロセツサ４２とDMA（ダイレクト・メモ
リ・アクセス）チヤネル４３により構成されてい
る。４４はメインメモリ（MEM）、４５はフロ
ツピー磁気デイスク記憶装置（以下FDDとう）、
４６はFDD４５の処理に専用に行うFDDプロセ
ツサ、４７はFDDプロセツサ４６の制御プログ
ラムを記憶するためのROM（固定記憶装置）、４
８はFDD４５のインターフエース制御部（FDC）
である。４９はプリンタ、５０はプリンタ４９の
処理を専用に行うプリンタプロセツサ、５１はプ
リンタプロセツサ５０の制御プログラムを記憶す
るためのROM、５２はプリンタ４９のインタフ
エース制御部（PRC）、である。５３はキーボー
ド（KB）、５４はキーボード５３のインタフエ
ース制御部（KBC）である。各ユニツトはバス
ライン５５により接続されている。
さらに、第４図に示す如く、FDD４５などの
データ転送速度が速いＩ／Ｏは、通常はDMAチ
ヤネル４３に接続されていて、メインメモリ４４
と直接データ転送が可能な構成になつており、第
４図の例ではFDD４５はインタフエース制御部
（FDC）４８を介してDMAチヤネル４３の第２
チヤネルに接続されている。
データ転送速度が速いＩ／Ｏは、通常はDMAチ
ヤネル４３に接続されていて、メインメモリ４４
と直接データ転送が可能な構成になつており、第
４図の例ではFDD４５はインタフエース制御部
（FDC）４８を介してDMAチヤネル４３の第２
チヤネルに接続されている。
第４図でたとえばFDD４５からデータをリー
ドする場合は、まずメインプロセツサ４２がイン
タフエース制御部（FDC）４８に対してFDD媒
体上のデータ格納アドレス，データの転送数，及
びリードコマンドなどインタフエース制御部
（FDC）４８に必要なコマンドブロツクを送出す
る。インタフエース制御部（FDC）４８はコマ
ンドを受けると、FDCプロセツサ４６に処理要
求を出し、FDDプロセツサ４６がコマンドの内
容を解析して、リードコマンドであれば、FDD
４５に対して目的とする情報が記憶されている領
域にヘツドを移動するSEEK命令を送出し、
SEEK動作の完了後、FDD４５に対してリードコ
マンドを送出する。FDD４５からのデータがリ
ードされると、インタフエース制御部（FDC）
４８はDMAチヤネル４３にDMAリクエスト信
号を送出し、DMAアクノリツジ信号を確認して
メインメモリ４４に直接データを格納する。以上
の手順により必要なデータ転送がすべて完了する
とFDDプロセツサ４６はインタフエース制御部
（FDC）４８を通じて割込みなどによりメインプ
ロセツサ４２に動作結果を報告するものである。
ドする場合は、まずメインプロセツサ４２がイン
タフエース制御部（FDC）４８に対してFDD媒
体上のデータ格納アドレス，データの転送数，及
びリードコマンドなどインタフエース制御部
（FDC）４８に必要なコマンドブロツクを送出す
る。インタフエース制御部（FDC）４８はコマ
ンドを受けると、FDCプロセツサ４６に処理要
求を出し、FDDプロセツサ４６がコマンドの内
容を解析して、リードコマンドであれば、FDD
４５に対して目的とする情報が記憶されている領
域にヘツドを移動するSEEK命令を送出し、
SEEK動作の完了後、FDD４５に対してリードコ
マンドを送出する。FDD４５からのデータがリ
ードされると、インタフエース制御部（FDC）
４８はDMAチヤネル４３にDMAリクエスト信
号を送出し、DMAアクノリツジ信号を確認して
メインメモリ４４に直接データを格納する。以上
の手順により必要なデータ転送がすべて完了する
とFDDプロセツサ４６はインタフエース制御部
（FDC）４８を通じて割込みなどによりメインプ
ロセツサ４２に動作結果を報告するものである。
又、第４図でプリンタ４９を動作させたい場合
は、まずメインプロセツサ４２がインタフエース
制御部（PRC）５２に対してコマンドを送出す
る。インタフエース制御部（PRC）５２はプリ
ンタプロセツサ５０に処理要求を出し、プリンタ
プロセツサ５０がコマンドの内容を解析してプリ
ンタユニツトに必要な動作を実行させて、動作結
果をメインプロセツサ４２に報結することにより
プリンタ４９の動作が完了する。
は、まずメインプロセツサ４２がインタフエース
制御部（PRC）５２に対してコマンドを送出す
る。インタフエース制御部（PRC）５２はプリ
ンタプロセツサ５０に処理要求を出し、プリンタ
プロセツサ５０がコマンドの内容を解析してプリ
ンタユニツトに必要な動作を実行させて、動作結
果をメインプロセツサ４２に報結することにより
プリンタ４９の動作が完了する。
第５図はFDD４５からデータをリードする場
合のタイム・チヤートを示すものであり、時間Ｔ
の範囲では、メインプロセツサ４２とFDDプロ
セツサ４６は同時動作を実行中であり、メインメ
モリ４４はメインプロセツサ４２とFDDプロセ
ツサ４６の両方からアクセスされることになる。
且つ、時間Ｔの範囲ではメインプロセツサ４２は
FDD４５以外の処理を実行することが可能であ
るため、メインプロセツサ４２の負荷分散が実現
されたことになり、システム全体の処理能力が向
上する。
合のタイム・チヤートを示すものであり、時間Ｔ
の範囲では、メインプロセツサ４２とFDDプロ
セツサ４６は同時動作を実行中であり、メインメ
モリ４４はメインプロセツサ４２とFDDプロセ
ツサ４６の両方からアクセスされることになる。
且つ、時間Ｔの範囲ではメインプロセツサ４２は
FDD４５以外の処理を実行することが可能であ
るため、メインプロセツサ４２の負荷分散が実現
されたことになり、システム全体の処理能力が向
上する。
（発明が解決しようとする問題点）
しかしながら、第４図に示す従来の負荷分散形
データ処理装置では、メインプロセツサの負荷分
散を大きくして処理能力を向上しようとすると、
FDDプロセツサだけでなくプリンタやキーボー
ドなどにもプロセツサが必要となり、Ｉ／Ｏ制御
部のハードウエア物量が増大してコストが高くな
る欠点があつた。又、通常の場合はＩ／Ｏの制御
を実行するのに必要な処理能力に対してＩ／Ｏ処
理用のプロセツサの処理能力が大きいため、プロ
セツサの処理能力が最大限に利用されないのでバ
ランスのよい負荷分散形のシステム構築が困難で
あつた。
データ処理装置では、メインプロセツサの負荷分
散を大きくして処理能力を向上しようとすると、
FDDプロセツサだけでなくプリンタやキーボー
ドなどにもプロセツサが必要となり、Ｉ／Ｏ制御
部のハードウエア物量が増大してコストが高くな
る欠点があつた。又、通常の場合はＩ／Ｏの制御
を実行するのに必要な処理能力に対してＩ／Ｏ処
理用のプロセツサの処理能力が大きいため、プロ
セツサの処理能力が最大限に利用されないのでバ
ランスのよい負荷分散形のシステム構築が困難で
あつた。
本発明は以上述べた従来技術の欠点を除去し、
ハードウエアの物量増加を最小限とし、メインプ
ロセツサの負荷を効率よく分散してバランスのよ
い負荷分散形データ処理装置を提供することを目
的とする。
ハードウエアの物量増加を最小限とし、メインプ
ロセツサの負荷を効率よく分散してバランスのよ
い負荷分散形データ処理装置を提供することを目
的とする。
（問題点を解決するための手段）
前記従来技術の問題点を解決するために、本発
明の負荷分散形処理装置は、システム全体の動作
を制御するための処理を行うメインプロセツサ
と、該メインプロセツサの制御に従つて１以上の
入出力装置とデータの授受及びその授受のための
制御を行なうサブプロセツサと、前記メインプロ
セツサ及び前記サブプロセツサによりアクセスさ
れるメインメモリと、前記１以上の入出力装置と
を共通のバスラインで相互接続し、前記サブプロ
セツサは前記メインプロセツサの制御に従つて前
記メインメモリから格納手段へのプログラムの転
送を制御する制御部と、前記バスラインを介して
前記メインメモリ及び前記格納手段に接続された
入出力プロセツサと、前記制御部の制御に従つて
前記メインメモリから読み出された前記プログラ
ムを格納する前記格納手段とを有すると共に、前
記メインプロセツサは、前記入出力装置の特定の
一つをアクセスするためのプログラムを前記メイ
ンメモリにセツトし、前記サブプロセツサの前記
制御部に起動命令を発行するための処理を実行す
る機能を有し、前記サブプロセツサは、(a)前記制
御部が前記起動命令に応答して前記メインメモリ
から読み出した前記プログラムを前記格納手段へ
転送して前記入出力プロセツサに起動命令を発行
し、(b)前記入出力プロセツサが前記制御部の前記
起動命令に応答して前記格納手段に格納した前記
プログラムの内容から起動すべき特定の入出力装
置を認識し、前記制御部を介して前記メインプロ
セツサに前記バスラインの使用要求を送出した
後、前記メインプロセツサから前記バスラインの
使用許可を表わす応答信号を受け取つたときに、
当該バスラインを使用するための制御権を獲得
し、前記制御部を介して前記入出力装置を起動さ
せてデータのアクセスを実行し、そのアクセスが
終了したときに前記メインプロセツサにアクセス
終了の報告をするようにした機能を有することを
特徴とするものである。
明の負荷分散形処理装置は、システム全体の動作
を制御するための処理を行うメインプロセツサ
と、該メインプロセツサの制御に従つて１以上の
入出力装置とデータの授受及びその授受のための
制御を行なうサブプロセツサと、前記メインプロ
セツサ及び前記サブプロセツサによりアクセスさ
れるメインメモリと、前記１以上の入出力装置と
を共通のバスラインで相互接続し、前記サブプロ
セツサは前記メインプロセツサの制御に従つて前
記メインメモリから格納手段へのプログラムの転
送を制御する制御部と、前記バスラインを介して
前記メインメモリ及び前記格納手段に接続された
入出力プロセツサと、前記制御部の制御に従つて
前記メインメモリから読み出された前記プログラ
ムを格納する前記格納手段とを有すると共に、前
記メインプロセツサは、前記入出力装置の特定の
一つをアクセスするためのプログラムを前記メイ
ンメモリにセツトし、前記サブプロセツサの前記
制御部に起動命令を発行するための処理を実行す
る機能を有し、前記サブプロセツサは、(a)前記制
御部が前記起動命令に応答して前記メインメモリ
から読み出した前記プログラムを前記格納手段へ
転送して前記入出力プロセツサに起動命令を発行
し、(b)前記入出力プロセツサが前記制御部の前記
起動命令に応答して前記格納手段に格納した前記
プログラムの内容から起動すべき特定の入出力装
置を認識し、前記制御部を介して前記メインプロ
セツサに前記バスラインの使用要求を送出した
後、前記メインプロセツサから前記バスラインの
使用許可を表わす応答信号を受け取つたときに、
当該バスラインを使用するための制御権を獲得
し、前記制御部を介して前記入出力装置を起動さ
せてデータのアクセスを実行し、そのアクセスが
終了したときに前記メインプロセツサにアクセス
終了の報告をするようにした機能を有することを
特徴とするものである。
（作用）
サブプロセツサがメインプロセツサが行う入出
力装置の制御を分散して負担する場合、先ず所定
の手順によりサブプロセツサの格納手段にＩ／Ｏ
プロセツサのプログラムが格納され、Ｉ／Ｏプロ
セツサの動作準備がなされる。そしてメインプロ
セツサはサブプロセツサの制御部に起動命令を出
し、サブプロセツサの格納手段の予め定められた
領域にコマンドブロツクを送り、Ｉ／Ｏプロセツ
サに起動命令を出す。Ｉ／Ｏプロセツサはそのコ
マンドブロツクより起動すべき入出力装置を認識
してサブプロセツサの制御部を通じてメインプロ
セツサにバスラインの使用要求を出し、バスの制
御権を得る。そしてＩ／Ｏプロセツサは制御部を
通じてバスマスターとして該当入出力装置を制御
する。従つて、Ｉ／Ｏ処理用のプロセツサの処理
能力が有効に利用されてメインプロセツサの負荷
が分散され、システムの処理能力を向上させるこ
とができるようになり、前記従来技術の問題点が
解決される。
力装置の制御を分散して負担する場合、先ず所定
の手順によりサブプロセツサの格納手段にＩ／Ｏ
プロセツサのプログラムが格納され、Ｉ／Ｏプロ
セツサの動作準備がなされる。そしてメインプロ
セツサはサブプロセツサの制御部に起動命令を出
し、サブプロセツサの格納手段の予め定められた
領域にコマンドブロツクを送り、Ｉ／Ｏプロセツ
サに起動命令を出す。Ｉ／Ｏプロセツサはそのコ
マンドブロツクより起動すべき入出力装置を認識
してサブプロセツサの制御部を通じてメインプロ
セツサにバスラインの使用要求を出し、バスの制
御権を得る。そしてＩ／Ｏプロセツサは制御部を
通じてバスマスターとして該当入出力装置を制御
する。従つて、Ｉ／Ｏ処理用のプロセツサの処理
能力が有効に利用されてメインプロセツサの負荷
が分散され、システムの処理能力を向上させるこ
とができるようになり、前記従来技術の問題点が
解決される。
（実施例）
第１図は本発明の実施例の負荷分散形データ処
理装置を示す構成図である。同図において１は中
央処理装置でありメインプロセツサ２とDMAチ
ヤネル３により構成されている。４はメインメモ
リ（MEM）である。５はサブプロセツサであ
り、Ｉ／Ｏプロセツサ６と、Ｉ／Ｏプロセツサ６
をバスライン１５に接続するための制御部
（IOPC）７と、Ｉ／Ｏプロセツサ６の制御プログ
ラムを記憶するためのRAM８とから構成されて
いる。RAM８は制御部（IOPC）７を通じて
DMAチヤネル３の第１チヤネルに接続されてお
り、メインメモリ４とDMA転送によりデータ転
送が可能となつている。９はフロツピー磁気デイ
スク装置（以下FDDという）、１０はFDD９をバ
スライン１５に接続するためのインタフエース制
御部（FDC）でありDMAチヤネル３の第２チヤ
ネルに接続されていてメインメモリ４と直接デー
タ転送が可能である。１１はプリンタ、１２はプ
リンタ１１をバスライン１５に接続するためのイ
ンタフエース制御部（PRC）である。１３はキ
ーボード（KB）、１４はキーボード１３をバス
ライン１５に接続するためのインタフエース制御
部（KBC）である。１５は各ユニツトを接続す
るためのバスラインである。
理装置を示す構成図である。同図において１は中
央処理装置でありメインプロセツサ２とDMAチ
ヤネル３により構成されている。４はメインメモ
リ（MEM）である。５はサブプロセツサであ
り、Ｉ／Ｏプロセツサ６と、Ｉ／Ｏプロセツサ６
をバスライン１５に接続するための制御部
（IOPC）７と、Ｉ／Ｏプロセツサ６の制御プログ
ラムを記憶するためのRAM８とから構成されて
いる。RAM８は制御部（IOPC）７を通じて
DMAチヤネル３の第１チヤネルに接続されてお
り、メインメモリ４とDMA転送によりデータ転
送が可能となつている。９はフロツピー磁気デイ
スク装置（以下FDDという）、１０はFDD９をバ
スライン１５に接続するためのインタフエース制
御部（FDC）でありDMAチヤネル３の第２チヤ
ネルに接続されていてメインメモリ４と直接デー
タ転送が可能である。１１はプリンタ、１２はプ
リンタ１１をバスライン１５に接続するためのイ
ンタフエース制御部（PRC）である。１３はキ
ーボード（KB）、１４はキーボード１３をバス
ライン１５に接続するためのインタフエース制御
部（KBC）である。１５は各ユニツトを接続す
るためのバスラインである。
以下第１図によりFDD９からデータをリード
してメインメモリ４に格納する手順について説明
する。
してメインメモリ４に格納する手順について説明
する。
電源投入時はメインプロセツサ２がインタフエ
ース制御部（FDC）１０にリードコマンドを送
出する。インタフエース制御部（FDC）１０は
FDD９を起動してデータをリードしDMAチヤネ
ル３の第２チヤネルを介してメインメモリ４上に
システムに必要なプログラムをロードする。この
場合のプログラムは通常のシステムではメインプ
ロセツサ２のIPLプログラム（イニシヤル・プロ
グラム・ローダー）により実行され、ロード完了
後はメインメモリ４上のシステムプログラムによ
り制御が実行されるようになる。
ース制御部（FDC）１０にリードコマンドを送
出する。インタフエース制御部（FDC）１０は
FDD９を起動してデータをリードしDMAチヤネ
ル３の第２チヤネルを介してメインメモリ４上に
システムに必要なプログラムをロードする。この
場合のプログラムは通常のシステムではメインプ
ロセツサ２のIPLプログラム（イニシヤル・プロ
グラム・ローダー）により実行され、ロード完了
後はメインメモリ４上のシステムプログラムによ
り制御が実行されるようになる。
IPL動作ではデータ処理装置に必要なOS（オペ
レーテイング・システム）やAP（アプリケーシヨ
ンプログラム）などやメインメモリ４上にロード
されて、その後、メインプロセツサ２の制御がメ
インメモリ４上のシステムプログラムに移つた
後、まず最初に次の手順によりＩ／Ｏプロセツサ
６に各種の制御を実行させるためのプログラムを
転送することによりシステムが使用可能状態とな
る。
レーテイング・システム）やAP（アプリケーシヨ
ンプログラム）などやメインメモリ４上にロード
されて、その後、メインプロセツサ２の制御がメ
インメモリ４上のシステムプログラムに移つた
後、まず最初に次の手順によりＩ／Ｏプロセツサ
６に各種の制御を実行させるためのプログラムを
転送することによりシステムが使用可能状態とな
る。
例えばRAM８にFDD９の制御プログラムを転
送する場合は、メインプロセツサ２は制御部
（IOPC）７にメインメモリ４→RAM８のデータ
転送命令を出す。すると、制御部（IOPC）７は
DMAチヤネル３の第１チヤネルを介してメイン
メモリ４をアクセスし、データをRAM８の所定
アドレスに格納する。以上の手続きによりＩ／Ｏ
プロセツサ６の動作準備が完了する。そして、例
えばシステムの運用中にFDD９からデータをリ
ードしてメインメモリ４に格納したい場合は、ま
ずメインプロセツサ２はメインメモリ４上に
FDD媒体上のデータ格納アドレス，データの転
送数，リードコマンドなどの従来技術で使用して
いたコマンドと、起動したいＩ／Ｏを識別するた
めのコマンドなどのコマンドブロツクをセツト
し、制御部（IOPC）７に起動命令を出す。制御
部（IOPC）７はDMAチヤネル３の第１チヤネ
ルを介してメインメモリ４からRAM８の予め定
められた領域に先のコマンドブロツクを転送し、
Ｉ／Ｏプロセツサ６に割込みなどにより起動命令
を出す。Ｉ／Ｏプロセツサ６はRAM８上に転送
されたコマンドブロツクから起動すべきＩ／Ｏを
認識してインタフエース制御部（FDC）１０を
起動するため制御部（IOPC）７を通じてメイン
プロセツサ２にバスライン１５の使用要求（バス
リクエスト，BRQ）を送出し、その応答信号
（バスアクノリツジ，BAK）を認確してバスの制
御権を得る。以上によりサブプロセツサ５がバス
の制御権を獲得すると、Ｉ／Ｏプロセツサ６は制
御部（IOPC）７を通じて、バスマスターとして
インタフエース制御部（FDC）１０にリードコ
マンドを送出することによりFDD９が起動され
る。この場合のコマンドシーケンスは従来技術と
同様であり、FDD９にSEEK動作とREAD動作
を実行させて、動作完了後、割込み等によりメイ
ンプロセツサ２に動作終結の報告を行うことによ
りリード動作を完了する。尚、動作終了時のメイ
ンプロセツサ２に対する動作終結の報告方法につ
いては、本発明の主たる目的ではないので説明は
省略する。
送する場合は、メインプロセツサ２は制御部
（IOPC）７にメインメモリ４→RAM８のデータ
転送命令を出す。すると、制御部（IOPC）７は
DMAチヤネル３の第１チヤネルを介してメイン
メモリ４をアクセスし、データをRAM８の所定
アドレスに格納する。以上の手続きによりＩ／Ｏ
プロセツサ６の動作準備が完了する。そして、例
えばシステムの運用中にFDD９からデータをリ
ードしてメインメモリ４に格納したい場合は、ま
ずメインプロセツサ２はメインメモリ４上に
FDD媒体上のデータ格納アドレス，データの転
送数，リードコマンドなどの従来技術で使用して
いたコマンドと、起動したいＩ／Ｏを識別するた
めのコマンドなどのコマンドブロツクをセツト
し、制御部（IOPC）７に起動命令を出す。制御
部（IOPC）７はDMAチヤネル３の第１チヤネ
ルを介してメインメモリ４からRAM８の予め定
められた領域に先のコマンドブロツクを転送し、
Ｉ／Ｏプロセツサ６に割込みなどにより起動命令
を出す。Ｉ／Ｏプロセツサ６はRAM８上に転送
されたコマンドブロツクから起動すべきＩ／Ｏを
認識してインタフエース制御部（FDC）１０を
起動するため制御部（IOPC）７を通じてメイン
プロセツサ２にバスライン１５の使用要求（バス
リクエスト，BRQ）を送出し、その応答信号
（バスアクノリツジ，BAK）を認確してバスの制
御権を得る。以上によりサブプロセツサ５がバス
の制御権を獲得すると、Ｉ／Ｏプロセツサ６は制
御部（IOPC）７を通じて、バスマスターとして
インタフエース制御部（FDC）１０にリードコ
マンドを送出することによりFDD９が起動され
る。この場合のコマンドシーケンスは従来技術と
同様であり、FDD９にSEEK動作とREAD動作
を実行させて、動作完了後、割込み等によりメイ
ンプロセツサ２に動作終結の報告を行うことによ
りリード動作を完了する。尚、動作終了時のメイ
ンプロセツサ２に対する動作終結の報告方法につ
いては、本発明の主たる目的ではないので説明は
省略する。
第２図はサブプロセツサ５のブロツクダイヤグ
ラムである。同図において第１図と同一要素には
同一符号が付してある。Ｉ／Ｏプロセツサ６は市
販の安価なマイクロプロセツサを用いることがで
き、メインプロセツサ２（第１図）と必ずも同じ
でなくてもよい。制御部（IOPC）７はインタフ
エース制御部７−１とDMA制御部７−２より構
成される。インタフエース制御部７−１はメイン
プロセツサ２に対して前述のBRQ信号／BAK信
号によりバス１５の制御権を確得するための制御
をするとともに、メインプロセツサ２からのコマ
ンドを解析して各種の制御信号を作成する。
DMA制御部７−２はDMAチヤネル３（第１図）
の第１チヤネルに接続されてメインメモリ４（第
１図）からのDMA転送の制御を行う。RAM８
は前述したようにＩ／Ｏプロセツサ６のプログラ
ムを記憶する。切換ゲート２１はRAM８のアド
レスラインへの入力信号を選択するためのもの
で、通常はＩ／Ｏプロセツサ６からのアドレスラ
インが入力されるが、メインメモリ４からRAM
８にプログラムやデータを転送する場合はアドレ
スカウンタ２２にセツトされているアドレス値が
選択される。アドレスカウンタ２２は、RAM８
にデータを格納する場合の格納アドレスを指定す
るためのカウンタレジスタであり、データ転送を
開始する前に、メインプロセツサ２からのデータ
バスを介してデータ格納アドレスがセツトされ、
データ転送中はインタフエース制御部７−１から
の信号により順次インクリメント又はデイクリメ
ントされRAM８へのアドレス指定を行うもので
ある。又、Ｉ／Ｏプロセツサ６のアドレス・バス
（IOPアドレス・バス）及びデータバス（IOPデ
ータバス）はドライバ／レシーバ２３を介してバ
スライン１５（第１図）に接続されているのでサ
ブプロセツサ５がバスの制御権を獲得した時は、
任意のＩ／Ｏに対して各種のコマンドを送出する
ことができる。
ラムである。同図において第１図と同一要素には
同一符号が付してある。Ｉ／Ｏプロセツサ６は市
販の安価なマイクロプロセツサを用いることがで
き、メインプロセツサ２（第１図）と必ずも同じ
でなくてもよい。制御部（IOPC）７はインタフ
エース制御部７−１とDMA制御部７−２より構
成される。インタフエース制御部７−１はメイン
プロセツサ２に対して前述のBRQ信号／BAK信
号によりバス１５の制御権を確得するための制御
をするとともに、メインプロセツサ２からのコマ
ンドを解析して各種の制御信号を作成する。
DMA制御部７−２はDMAチヤネル３（第１図）
の第１チヤネルに接続されてメインメモリ４（第
１図）からのDMA転送の制御を行う。RAM８
は前述したようにＩ／Ｏプロセツサ６のプログラ
ムを記憶する。切換ゲート２１はRAM８のアド
レスラインへの入力信号を選択するためのもの
で、通常はＩ／Ｏプロセツサ６からのアドレスラ
インが入力されるが、メインメモリ４からRAM
８にプログラムやデータを転送する場合はアドレ
スカウンタ２２にセツトされているアドレス値が
選択される。アドレスカウンタ２２は、RAM８
にデータを格納する場合の格納アドレスを指定す
るためのカウンタレジスタであり、データ転送を
開始する前に、メインプロセツサ２からのデータ
バスを介してデータ格納アドレスがセツトされ、
データ転送中はインタフエース制御部７−１から
の信号により順次インクリメント又はデイクリメ
ントされRAM８へのアドレス指定を行うもので
ある。又、Ｉ／Ｏプロセツサ６のアドレス・バス
（IOPアドレス・バス）及びデータバス（IOPデ
ータバス）はドライバ／レシーバ２３を介してバ
スライン１５（第１図）に接続されているのでサ
ブプロセツサ５がバスの制御権を獲得した時は、
任意のＩ／Ｏに対して各種のコマンドを送出する
ことができる。
第３図はFDD９からデータをリードする場合
のタイムチヤートであり、先に説明したように時
間Ｔの範囲ではメインプロセツサ２とＩ／Ｏプロ
セツサ６が同時動作を実行中であり、且つメイン
プロセツサ２はFDD９を動作させるための処理
から解放されて他の仕事を実行することができる
ので、負荷分散が実現され、システム全体の処理
能力が向上することになる。尚、時間Ｔは第１図
の制御部（IOPC）７がDMAチヤネル３の第１
チヤネルを介してメインメモリ４からRAM８へ
コマンドブロツクを転送する時間である。
のタイムチヤートであり、先に説明したように時
間Ｔの範囲ではメインプロセツサ２とＩ／Ｏプロ
セツサ６が同時動作を実行中であり、且つメイン
プロセツサ２はFDD９を動作させるための処理
から解放されて他の仕事を実行することができる
ので、負荷分散が実現され、システム全体の処理
能力が向上することになる。尚、時間Ｔは第１図
の制御部（IOPC）７がDMAチヤネル３の第１
チヤネルを介してメインメモリ４からRAM８へ
コマンドブロツクを転送する時間である。
以上はFDD９からデータをリードする場合に
ついて説明したが、第１図のプリンタ１１、キー
ボード１３を動作させる場合も同じ手順により制
御部IOPC７から起動することが可能であり、
Ｉ／Ｏの処理内容を第１図のメインプロセツサ２
とＩ／Ｏプロセツサ６で任意に分割することがで
きる。
ついて説明したが、第１図のプリンタ１１、キー
ボード１３を動作させる場合も同じ手順により制
御部IOPC７から起動することが可能であり、
Ｉ／Ｏの処理内容を第１図のメインプロセツサ２
とＩ／Ｏプロセツサ６で任意に分割することがで
きる。
以上説明したように本発明の上記実施例によれ
ばメインプロセツサがＩ／Ｏの制御から解放され
るのでメインプロセツサの負荷が分散されること
になり、システム全体の処理能力を向上すること
が可能である。
ばメインプロセツサがＩ／Ｏの制御から解放され
るのでメインプロセツサの負荷が分散されること
になり、システム全体の処理能力を向上すること
が可能である。
なお、システムの制御内容が決つている場合は
第１図のRAM８をROMとRAMに分けて、プロ
グラムはROMで固定することも可能である。
第１図のRAM８をROMとRAMに分けて、プロ
グラムはROMで固定することも可能である。
（発明の効果）
以上説明したように、本発明によればＩ／Ｏプ
ロセツサの数を減すことができるので従来の装置
よりコストダウンが可能であり、又Ｉ／Ｏの種
類，接続台数など、その時のシステムの規模に応
じてメインプロセツサとＩ／Ｏプロセツサの処理
内容を種々分担して当該システムの負荷をそれぞ
れに分散することができるので柔軟な対応が可能
となる。又各Ｉ／ＯはメインプロセツサとＩ／Ｏ
プロセツサの両方からアクセス可能であり障害が
発生したＩ／Ｏに対して、別系列のプロセツサか
ら再起動を行うなどシステムの動作状況に応じた
対応が可能となる。
ロセツサの数を減すことができるので従来の装置
よりコストダウンが可能であり、又Ｉ／Ｏの種
類，接続台数など、その時のシステムの規模に応
じてメインプロセツサとＩ／Ｏプロセツサの処理
内容を種々分担して当該システムの負荷をそれぞ
れに分散することができるので柔軟な対応が可能
となる。又各Ｉ／ＯはメインプロセツサとＩ／Ｏ
プロセツサの両方からアクセス可能であり障害が
発生したＩ／Ｏに対して、別系列のプロセツサか
ら再起動を行うなどシステムの動作状況に応じた
対応が可能となる。
第１図は本発明に系る負荷分散形データ処理装
置の構成を示すブロツク図、第２図は第１図の装
置のサブプロセツサの構成を詳細に示すブロツク
図、第３図は第１図の装置による負荷分散形デー
タ処理のタイムチヤート、第４図は従来の負荷分
散形データ処理装置の構成を示すブロツク図、第
５図は第４図の装置による負荷分散形データ処理
タイムチヤートである。 １……中央処理装置、２……メインプロセツ
サ、３……DMAチヤネル、４……メインメモリ
（MEM）、５……サブプロセツサ、６……Ｉ／Ｏ
プロセツサ、７……制御部（IOPC）、８……
RAM、９……フロツピー磁気デイスク記憶装置
（FDD）、１０……インタフエース制御部
（FDC）、１１……プリンタ、１２……インタフ
エース制御部（PRC）、１３……キーボード、１
４……インタフエース制御部（KBC）、１５……
バスライン。
置の構成を示すブロツク図、第２図は第１図の装
置のサブプロセツサの構成を詳細に示すブロツク
図、第３図は第１図の装置による負荷分散形デー
タ処理のタイムチヤート、第４図は従来の負荷分
散形データ処理装置の構成を示すブロツク図、第
５図は第４図の装置による負荷分散形データ処理
タイムチヤートである。 １……中央処理装置、２……メインプロセツ
サ、３……DMAチヤネル、４……メインメモリ
（MEM）、５……サブプロセツサ、６……Ｉ／Ｏ
プロセツサ、７……制御部（IOPC）、８……
RAM、９……フロツピー磁気デイスク記憶装置
（FDD）、１０……インタフエース制御部
（FDC）、１１……プリンタ、１２……インタフ
エース制御部（PRC）、１３……キーボード、１
４……インタフエース制御部（KBC）、１５……
バスライン。
Claims (1)
- 【特許請求の範囲】 １ システム全体の動作を制御するための処理を
行うメインプロセツサと、該メインプロセツサの
制御に従つて１以上の入出力装置とデータの授受
及びその授受のための制御を行なうサブプロセツ
サと、前記メインプロセツサ及び前記サブプロセ
ツサによりアクセスされるメインメモリと、前記
１以上の入出力装置とを共通のバスラインで相互
接続し、 前記サブプロセツサは、前記メインプロセツサ
の制御に従つて前記メインメモリから格納手段へ
のプログラムの転送を制御する制御部と、前記バ
スラインを介して前記メインメモリ及び前記格納
手段に接続された入出力プロセツサと、前記制御
部の制御に従つて前記メインメモリから読み出さ
れた前記プログラムを格納する前記格納手段とを
有すると共に、 前記メインプロセツサは、前記入出力装置の特
定の一つをアクセスするためのプログラムを前記
メインメモリにセツトし、前記サブプロセツサの
前記制御部に起動命令を発行するための処理を実
行する機能を有し、 前記サブプロセツサは、(a)前記制御部が前記起
動命令に応答して前記メインメモリから読み出し
た前記プログラムを前記格納手段へ転送して前記
入出力プロセツサに起動命令を発行し、 (b)前記入出力プロセツサが前記制御部の前記起
動命令に応答して前記格納手段に格納した前記プ
ログラムの内容から起動すべき特定の入出力装置
を認識し、前記制御部を介して前記メインプロセ
ツサに前記バスラインの使用要求を送出した後、
前記メインプロセツサから前記バスラインの使用
許可を表わす応答信号を受け取つたときに、当該
バスラインを使用するための制御権を獲得し、前
記制御部を介して前記入出力装置を起動させてデ
ータのアクセスを実行し、そのアクセスが終了し
たときに前記メインプロセツサにアクセス終了の
報告をするようにした機能を有することを特徴と
する負荷分散形処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12634985A JPS61285565A (ja) | 1985-06-12 | 1985-06-12 | 負荷分散形デ−タ処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP12634985A JPS61285565A (ja) | 1985-06-12 | 1985-06-12 | 負荷分散形デ−タ処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61285565A JPS61285565A (ja) | 1986-12-16 |
| JPH0521260B2 true JPH0521260B2 (ja) | 1993-03-23 |
Family
ID=14932971
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP12634985A Granted JPS61285565A (ja) | 1985-06-12 | 1985-06-12 | 負荷分散形デ−タ処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61285565A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH09185567A (ja) * | 1995-12-28 | 1997-07-15 | Fujitsu Ltd | 計算機間でデータ転送を行う計算機システム及び、その計算機システムに用いるデータ転送装置とデータ転送方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104839A (ja) * | 1974-01-21 | 1975-08-19 | ||
| JPS59173829A (ja) * | 1983-03-24 | 1984-10-02 | Nec Corp | 入出力制御方式 |
-
1985
- 1985-06-12 JP JP12634985A patent/JPS61285565A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50104839A (ja) * | 1974-01-21 | 1975-08-19 | ||
| JPS59173829A (ja) * | 1983-03-24 | 1984-10-02 | Nec Corp | 入出力制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61285565A (ja) | 1986-12-16 |
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