JPS61285565A - 負荷分散形デ−タ処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明はオフィスコンピュータやパーソナルコンピュー
タなどのデータ処理装置においてサブプロセッサを用い
て処理を分散することにより、システム全体の処理能力
を向上させることのできる負荷分散形データ処理装置に
関するものである。

（従来の技術） オフィスコンピュータ、パーソナルコンピュータなどの
低価格なデータ処理装置では、システムの処理能力を向
上するため、複数のプロセッサを使用して負荷分散を行
う方法が取られてきた。第４図は従来の負荷分散形デー
タ処理装置の一構成例を示す図で、４１は中央処理装置
であり、メインプロセッサ４２とＤＭＡ（ダイレクト・
メモリ・アクセス）チャネル４３によシ構成されている
。４４はメインメモリ（ＭＥＭ）、４５はフロッピー磁
気ディスク記憶装置（以下ＦＤＤという）、４６はＦＤ
Ｄ４５の処理を専用に行うＦＤＤプロセッサ、４７はＦ
ＤＤプロセッサ４６の制御プログラムを記憶するための
ＲＯＭ（固定記憶装置）、４８はＦＤＤ４５のインター
フェース制御部（ＦＤＣ）である。４９はプリンタ、５
０はプリンタ４９の処理を専用に行うプリンタプロセッ
サ、５１はプリンタプロセッサ恥の制御プログラムを記
憶するためのＲＯＭ、５２はプリンタ４９のインタフェ
ース制御部（ＰＲＣ）、で・ ある。５３はキーボード（ＫＢ）、５４はキーボード５
３のインタフェース制御部（ＫＢＣ）である。各ユニッ
トはバスライン５５によシ接続されている。

さらに、第４図に示す如（、ＦＤＤ４５などのデータ転
送速度が速いＶＯは、通常はＤＭＡチャネル４３に接続
されていて、メインメモリ４４と直接データ転送が可能
な構成になっておシ、第４図の例ではＦＤＤ４５はイン
タフェース制御部（ＦＤＣ）４８を介してＤＭＡチャネ
ル４３の第２チヤネルに接続されている。

第４図でたとえばＦＤＤ４５からデータをリードする場
合は、まずメインプロセッサ４２がインタフェース制御
部（ＦＤＣ）４８に対してＦＤＤ媒体上のデータ格納ア
ドレス、データの転送数、及びリードコマンドなどイン
タフェース制御部（ＦＤＣ）４８に必要なコマンドブロ
ックを送出する。インタフェース制御部（ＦＤＣ）４８
はコマンドを受けると、ＦＤＤプロセッサ４６に処理要
求を出し、ＦＤＤプロセッサ４６がコマンドの内容を解
析して、リードコマンドであれば、ＦＤＤ４５に対して
目的とする情報が記憶されている領域にヘッドを移動す
る５ＥＥＫ命令を送出し、５ＥＥＫ動作の完了後、ＦＤ
Ｄ４５に対してリードコマンドを送出する。

ＦＤＤ４５からのデータがリードされると、インタフェ
ース制御部（ＦＤＣ）４８はＤＭＡチャネル４３にＤＭ
Ａリクエスト信号を送出し、ＤＭＡアクノリッジ信号を
確認してメインメモリ４４に直接データを格納する。以
上の手順によシ必要なデータ転送がすべて完了するとＦ
ＤＤプロセッサ４６はインタフェース制御部（ＦＤＣ）
４８を通じて割込みなどによシメインプロセッサ４２に
動作結果を報告するものである。

又、第４図でプリンタ４９を動作させたい場合は、まず
メインプロセッサ４２がインタフェース制御部（ＰＲＣ
）５２に対してコマンドを送出する。インタフェース制
御部（ＰＲＣ）５２はプリンタプロセッサ関に処理要求
を出し、プリンタプロセッサ５０がコマンドの内容を解
析してプリンタユニットに必要な動作を実行させて、動
作結果をメインプロセッサ４２に報告することによシプ
リンタ４９の動作が完了する。

第５図はＦＤＤ４５からデータをリードする場合のタイ
ム・チャートを示すものであり、時間Ｔの範囲では、メ
インプロセッサ４２とＦＤＤブロセツ。

す４６は同時動作を実行中であシ、メインメモリ４４は
メインプロセッサ４２とＦＤＤプロセッサ４６の両方か
らアクセスされることになる。且つ、時間Ｔの範囲では
メインプロセッサ４２はＦＤＤ４５以外の処理を実行す
ることが可能であるため、メインプロセッサ４２の負荷
分散が実現されたことになシ、システム全体の処理能力
が向上する。

（発明が解決しようとする問題点） しかしながら、第４図に示す従来の負荷分散形データ処
理装置では、メインプロセッサの負荷分散を大きくして
処理能力を向上しようとすると、ＦＤＤプロセッサだけ
でなくプリンタやキーボードなどにもプロセッサが必要
となり、Ｉ／Ｏ制御部のハードウェア物量が増大してコ
ストが高くなる欠点があった。又、通常の場合はＩｌｏ
の制御を実行するのに必要な処理能力に対してＩ／Ｏ処
理用のプロセッサの処理能力が大きいため、プロセッサ
の処理能力が最大限に利用されないのでバランスのよい
負荷分散形のシステム構築が困難であった。

本発明は以上述べた従来技術の欠点を除去し、ハードウ
ェアの物量増加を最小限とし、メインプロセッサの負荷
を効率よく分散してバランスの↓い負荷分散形データ処
理装置を提供することを目的とする。

（問題点を解決するための手段） 前記従来技術の問題点を解決するため、本発明の負荷分
散形データ処理装置は、システム全体の処理を行うメイ
ンプロセッサと、該メインプロセッサが行うべき処理を
分散して受持つサブプロセッサと、１又は複数の入出力
装置（Ｉ／Ｏ）とを共通のバスラインで接続して構成さ
れる。サブプロセッサは入出力装置（Ｉｌｏ　）の制御
のためのＩ／Ｏプロセッサ、該Ｉ／Ｏプロセッサを前記
バスラインに接続させる制御部及び前記Ｉ／Ｏプロセッ
サのプログラムを格納する格納手段を含む。そしてサブ
プロセッサはバスマスターとして入出力装置（ＶＯ：の
制御を行う。

（作用） サブプロセッサがメインプロセッサが行う入出力装置の
制御を分散して負担する場合、先ず所定の手順によシサ
ブプロセッサの格納子ぐにＩ／Ｏプロセッサのプログラ
ムが格納され、Ｉ／Ｏフロセッサの動作準備がなされる
。そしてメインプロセッサはサブプロセッサの制御部に
起動命令を出し、サブプロセッサの格納手段の予め定め
られた領域にコマンドブロックを送り、Ｉ／Ｏプロセッ
サに起動命令を出す。Ｉ／Ｏプロセッサはそのコマンド
ブロックより起動すべき入出力装置を認識してサブプロ
セッサの制御部を通じてメインプロセッサにバスライン
の使用要求を出し、パスの制御権を得る。そしてＩ／Ｏ
プロセッサは制御部を通じてバスマスターとして該当入
出力装置を制御する。従って、工／Ｏ処理用のプロセッ
サの処理能力が有効に利用されてメインプロセッサの負
荷が分散され、システムの処理能力を向上させることが
できるよ）　　うになシ、前記従来技術の問題点が解決
される。

（実施例） 第１図は本発明の実施例の負荷分散形データ処理装置を
示す構成図である。同図において１は中央処理装置であ
りメインプロセッサ２とＤＭＡチャネル３により構成さ
れている。４はメインメモリ（ＭＥＭ）である。５はサ
ブプロセッサであシ、Ｉ／Ｏプロセッサ６と、Ｉ／Ｏプ
ロセッサ６をバスライン１５に接続するための制御部（
ＩＯＰＣ）７と、Ｉ／Ｏプロセッサ６の制御プログラム
を記憶するだめのＲＡＭ８とから構成されている。ＲＡ
Ｍ８は制御部（ＩＯＰＣ）７を通じてＤＭＡチャネル３
の第１チヤネルに接続されており、メインメモリ４とＤ
ＭＡ転送によりデータ転送が可能となっている。９はフ
ロッピー磁気ディスク装置（以下ＦＤＤという）、／Ｏ
はＦＤＤ９をバスライン１５に接続するためのインタフ
ェース制御部（ＦＤＣ）であシＤＭＡチャネル３の第２
チヤネルに接続されていてメインメモリ４と直接データ
転送が可能であるＯ１１はプリンタ、１２はプリンタ１
１をバスライン１５に接続するだめのインタフェース制
御部（ＰＲＣ）である。１３はキーボード（ＫＢ）、１
４はキーボード１３をバスライン１５に接続するための
インタフェース制御部（ＫＢＣ）である。１５は各ユニ
ットを接続するためのバスラインである。

以下第１図によ、！１）ＦＤＤ９からデータをリードし
てメインメモリ４に格納する手順について説明する。

電源投入時はメインプロセッサ２がインタフェース制御
部（ＦＤＣ）／Ｏにリードコマンドを送出する。インタ
フェース制御部（ＦＤＣ）ＩＯａＦＤＤ９を起動してデ
ータをリードしＤＭＡチャネル３の第２チヤネルを介し
てメインメモリ４上にシステムに必要なプログラムをロ
ードする。この場合のプログラムは通常のシステムでは
メインプロセッサ２のＩＰＬプログラム（イニシャル・
プログラム・ローダ−）によシ実行され、ロード完了後
はメインメモリ４上のシステムプログラムにより制御が
実行されるようになる。

ＩＰＬ動作ではデータ処理装置に必要なＯ８（オペレー
ティング・システム）やＡＰ（アプリケーションプログ
ラム）などがメインメモリ４上にロードされて、その後
、メインプロセッサ２の制御がメインメモリ４上のシス
テムプログラムに移った後、まず最初に次の手順により
Ｉ／Ｏプロ七ツサ６に各種の制御を実行させるためのプ
ログラムを転送することによりシステムが使用可能状態
となる。

例えばＲＡＭ８にＦＤＤ９の制御プログラムを転送する
場合は、メインプロセッサ２は制御部（ＩＯＰＣ）７に
メインメモリ４→ＲＡＭ８のデータ転送命令を出す。す
ると、制御部（ＩＯＰＣ）７はＤＭＡチャネル３の第１
チヤネルを介してメインメモリ４をアクセスし、データ
をＲＡＭ８の所定アドレスに格納する。以上の手続きに
よりＩ／Ｏプロセッサ６の動作準備が完了する。そして
、例えばシステムの運用中にＦＤＤ９からデータをリー
ドしてメインメモリ４に格納したい場合は、まずメイン
プロセッサ２はメインメモリ４上にＦＤＤ媒体上のデー
タ格納アドレス、データの転送数。

リードコマンドなどの従来技術で使用していたコマンド
と、起動したいＩｌｏを識別するためのコマンドなどの
コマンドブロックをセットし、制御部（ＩＯＰＣ）７に
起動命令を出す。制御部（ＩＯＰＣ）７はＤＭＡチャネ
ル３の第１チヤネルを介してメインメモリ４からＲＡＭ
８の予め定められた領域に先のコマンドブロックを転送
し、Ｉ／Ｏプロセッサ６に割込みなどにょシ起動命令を
出す。Ｉ／Ｏプロセッサ６はＲＡＭ５上に転送されたコ
マンドブロックから起動すべき工々を認識してインタフ
ェース制御部（ＦＤＣ）／Ｏを起動するため制御部（Ｉ
ＯＰＣ）７を通じてメインプロセッサ２にバスライン１
５の使用要求（バスリクエスト、ＢＲＱ）を送出し、そ
の応答信号（バスアクノリッジ。

ＢＡＫ）を確認してバスの制御権を得る。以上によシサ
ププロセッサ５がバスの制御権を獲得すると、Ｉ／Ｏプ
ロセッサ６は制御部（ＩＯＰＣ）７を通じて、バスマス
ターとしてインタフェース制御部（ＦＤＣ）／Ｏにリー
ドコマンドを送出することによｆｉＦＤＤ９が起動され
る。この場合のコマンドシーケンスは従来技術と同様で
あり、ＦＤＤ９に５ＥＥＫ動作とＲＥＡＤ動作を実行さ
せて、動作完了後、割込み等によシメインプロセッサ２
に動作終結の報告を行うことによシリード動作を完了す
る。尚、動作終了時のメインプロセッサ２に対する動作
終結の報告方法については、本発明の主たる目的ではな
いので説明は省略する。

第２図はサブプロセッサ５のブロックダイヤグラムであ
る。同図において第１図と同一要素には同一符号が付し
である。Ｉ／Ｏプロセッサ６は市販の安価なマイクロプ
ロセッサを用いることができ、メインプロセッサ２（第
１図）と必ずしも同じでなくてもよい。制御部（ＩＯＰ
Ｃ）７はインタフェース制御部７−１とＤＭＡ制御部７
−２よシ構成される。インタフェース制御部７−１はメ
インプロセッサ２に対して前述のＢＲＱ信号／ＢＡＫ信
号によシバス１５の制御権を確得するための制御をする
とともに、メインプロセッサ２からのコマンドを解析し
て各種の制御信号を作成する。ＤＭＡ制御部７−２はＤ
ＭＡチャネル３（第１図）の第１チヤネルに接続されて
メインメモリ４（第１図）からのＤＭＡ転送の制御を行
う。ＲＡＭ８は前述したようにＩ／Ｏプロセッサ６のプ
ログラムを記憶する。切換ゲート２１はＲＡＭ８のアド
レスラインへの入力信号を選択するためのもので、通常
はＩ／Ｏプロセッサ６からのアドレスラインが入力され
るが、メインメモリ４からＲＡＭ８にプログラムやデー
タを転送する場合はアドレスカウンタｎにセットされて
いるアドレス値が選択される。アドレスカウンタｎは、
ＲＡＭ８にデータを格納する場合の格納アドレスを指定
するためのカウンタ・レジスタであシ、データ転送を開
始する前に、メインプロセッサ２からデータバスを介し
てデータ格納アドレスがセットされ、データ転送中はイ
ンタフェース制御部７−１からの信号により順次インク
リメント又はディクリメントされＲＡＭ８へのアドレス
指定を行うものである。又、Ｉ／Ｏプロセッサ６のアド
レス・バス（ＩＯＰアドレス・バス）及びデータバス（
’　Ｉ　ＯＰデータバス）はドライバ／レシーバおを介
してバスライン１５（第」図）に接続されているのでサ
ブプロセッサ５がバスの制御権を獲得した時は、任意の
Ｉｌｏに対して各種のコマンドを送出することかできる
。

第３図はＦＤＤ９からデータをリードする場合のタイム
チャートであシ、先に説明したように時間Ｔの範囲では
メインプロセッサ２とＩ／Ｏプロセッサ６が同時動作を
実行中でアシ、且つメインプロセッサ２はＦＤＤ９を動
作させるための処理から解放されて他の仕事を実行する
ことができるので、負荷分散が実現され、システム全体
の処理能力が向上することになる。尚、時間Ｔは第１図
の制御部（ＩＯＰＣ）７がＤＭＡチャネル３の第１チヤ
ネルを介してメインメモリ４からＲＡＭ８ヘコマンドブ
ロツクを転送する時間である。

以上はＦＤＤ９からデータをリードする場合について説
明したが、第１図のプリンタ１１．キーボード１３を動
作させる場合も同じ手順にょシ制御部（ＩＯＰＣ）７か
ら起動することが可能であり、Ｉｌｏの処理内容を第１
図のメインプロセッサ２とＩ／Ｏプロセッサ６で任意に
分割することができる。

以上説明したように本発明の上記実施例によればメイン
プロセッサがＩｌｏの制御から解放されるのでメインプ
ロセッサの負荷が分散されることになシ、システム全体
の処理能力を向上することが可能である。

なお、システムの制御内容が決っている場合は第１図の
ＲＡＭ８をＲＯＭとＲＡＭに分けて、プログラムはＲＯ
Ｍで固定することも可能である。

（発明の効果） 以上説明したように、本発明によればし勺プロセッサの
数を減すことができるので従来の装置よシコストダウン
が可能であシ、又Ｉ／Ｏの種類、接続台数など、その時
のシステムの規模に応じてメインプロセッサとＩ／Ｏプ
ロセッサの処理内容を種々分割することができるので柔
軟な対応が可能となる。又各Ｉ／Ｏはメインプロセッサ
とＩ／Ｏプロセッサの両方からアクセス可能であり障害
が発生したＩｌｏに対して、別系列のプロセッサから再
起動を行うなどシステムの動作状況に応じた対応が可能
となる。

【図面の簡単な説明】

第１図は本発明に係る負荷分散形データ処理装置の構成
を示すブロック図、第２図は第１図の装置のサブプロセ
ッサの構成を詳細に示すブロック図、第３図は第１図の
装置による負荷分散形データ処理のタイムチャート、第
４図は従来の負荷分散形データ処理装置の構成を示す゛
ブロック図、第５図は第４図の装置による負荷分散形デ
ータ処理タイムチャートである。 １・・・中央処理装置、２・・・メインプロセッサ、３
・・・ＤＭＡチャネル、４・・・メインメモリ（ＭＥＭ
）、５・・・サブプロセッサ、６・・・Ｉ／Ｏプロセッ
サ、７・・・制御部（ＩＯＰＣ）、８・・・ＲＡＭ、９
・・・フロッピー磁気ディスク記憶装置（ＦＤＤ）、／
Ｏ・・・インタフェース制御部（ＦＤＣ）、１１・・・
プリンタ、１２・・・インタフェース制御部（ＰＲＣ）
、１３・・・キーボード、１４・・・インタフェース制
御部（ＫＢＣ）、１５・・・ハスライン。 メインプロセツ？／サププロセ、す 同珍動作領域 第１図の装置による負荷分散形データ処理タイムチャー
ト吹テ　　リ　　−

Claims (1)

1. 【特許請求の範囲】 システム全体の処理を行うメインプロセッサと、該メイ
   ンプロセッサが行うべき処理を分散して受持つサブプロ
   セッサと、１又は複数の入出力装置（Ｉ／Ｏ）とが共通
   のバスラインで結ばれ、前記サブプロセッサが前記入出
   力装置（Ｉ／Ｏ）の制御のためのＩ／Ｏプロセッサ、該
   Ｉ／Ｏプロセッサを前記バスラインに接続させる制御部
   及び前記Ｉ／Ｏプロセッサのプログラムを格納する格納
   手段を含み、 かつ前記サブプロセッサがバスマスターとして前記入出
   力装置（Ｉ／Ｏ）の制御を行うことを特徴とする負荷分
   散形データ処理装置。