JP3043361B2 - 分散プロセッサ制御方式 - Google Patents
分散プロセッサ制御方式Info
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- JP3043361B2 JP3043361B2 JP2106804A JP10680490A JP3043361B2 JP 3043361 B2 JP3043361 B2 JP 3043361B2 JP 2106804 A JP2106804 A JP 2106804A JP 10680490 A JP10680490 A JP 10680490A JP 3043361 B2 JP3043361 B2 JP 3043361B2
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- Japan
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- processor
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- control circuit
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は分散プロセッサ制御方式に関し、特に上位プ
ロセッサと下位プロセッサとの間のプロセッサ間通信を
制御する分散プロセッサ制御方式に関する。
ロセッサと下位プロセッサとの間のプロセッサ間通信を
制御する分散プロセッサ制御方式に関する。
電子交換機システム等の計算機システムにおいては、
その計算機システムを制御するプロセッサが機能的に分
散される分散プロセッサ制御方式が採用されることがあ
る。この分散プロセッサ制御方式においては、階層化さ
れたプロセッサ群により計算機システムが構成され、下
位プロセッサ数は負荷量により増減される。
その計算機システムを制御するプロセッサが機能的に分
散される分散プロセッサ制御方式が採用されることがあ
る。この分散プロセッサ制御方式においては、階層化さ
れたプロセッサ群により計算機システムが構成され、下
位プロセッサ数は負荷量により増減される。
第２図は、従来のこの種の分散プロセッサ制御方式の
一例の構成を示すブロック図である。
一例の構成を示すブロック図である。
上位プロセッサ21を構成する上位CPU（Central Proc
essing Unit）22は、上位バス23を介して制御インタフ
ェース24に設けられた通信用メモリ25に接続されてい
る。また、制御インタフェース24内の通信用メモリ25
は、下位バス26を介して下位プロセッサ27を構成する下
位CPU28に接続されている。
essing Unit）22は、上位バス23を介して制御インタフ
ェース24に設けられた通信用メモリ25に接続されてい
る。また、制御インタフェース24内の通信用メモリ25
は、下位バス26を介して下位プロセッサ27を構成する下
位CPU28に接続されている。
上位プロセッサ21から下位プロセッサ27へのプロセッ
サ間通信が行われる場合には、上位プロセッサ21内の上
位CPU22は上位バス23を介して情報データ（プロセッサ
間通信の対象となるデータ）を制御インタフェース24内
の通信用メモリ25に書き込む。
サ間通信が行われる場合には、上位プロセッサ21内の上
位CPU22は上位バス23を介して情報データ（プロセッサ
間通信の対象となるデータ）を制御インタフェース24内
の通信用メモリ25に書き込む。
下位プロセッサ27内の下位CPU28は、通信用メモリ25
に情報データが書き込まれたことを知り、その情報デー
タを通信用メモリ25から下位バス26を介して読み出す。
に情報データが書き込まれたことを知り、その情報デー
タを通信用メモリ25から下位バス26を介して読み出す。
また、下位プロセッサ27から上位プロセッサ21へのプ
ロセッサ間通信が行われる場合にも、上述の動作と逆方
向に同様な処理が行われる。
ロセッサ間通信が行われる場合にも、上述の動作と逆方
向に同様な処理が行われる。
このように、従来の分散プロセッサ制御方式では、上
位プロセッサと下位プロセッサとの間のプロセッサ間通
信が発生した場合に、上位プロセッサ内の上位CPUまた
は下位プロセッサ内の下位CPUによって制御インタフェ
ース内の通信用メモリが直接アクセスされていた。
位プロセッサと下位プロセッサとの間のプロセッサ間通
信が発生した場合に、上位プロセッサ内の上位CPUまた
は下位プロセッサ内の下位CPUによって制御インタフェ
ース内の通信用メモリが直接アクセスされていた。
上述した従来の分散プロセッサ制御方式では、上位プ
ロセッサと下位プロセッサとの間のプロセッサ間通信が
発生した場合に、上位プロセッサ内の上位CPUまたは下
位プロセッサ内の下位CPUによって制御インタフェース
内の通信用メモリが直接アクセスされているので、プロ
セッサ間通信におけるCPU（上位CPUおよび下位CPU）の
負荷が大きくなるという欠点がある。
ロセッサと下位プロセッサとの間のプロセッサ間通信が
発生した場合に、上位プロセッサ内の上位CPUまたは下
位プロセッサ内の下位CPUによって制御インタフェース
内の通信用メモリが直接アクセスされているので、プロ
セッサ間通信におけるCPU（上位CPUおよび下位CPU）の
負荷が大きくなるという欠点がある。
特に、下位プロセッサ数が多い場合には、上位CPUが
プロセッサ間通信に係わる時間が長くなり、上位CPUに
とっての上述の欠点は深刻なものになる。
プロセッサ間通信に係わる時間が長くなり、上位CPUに
とっての上述の欠点は深刻なものになる。
また、下位CPUは価格等の制約により処理速度が遅い
場合が多いので、プロセッサ間通信時間が下位CPUの処
理速度に依存してしまい、その影響を受けて上位CPU
（すなわち、上位プロセッサ）がプロセッサ間通信に係
わる時間が引き延ばされるという欠点もある。
場合が多いので、プロセッサ間通信時間が下位CPUの処
理速度に依存してしまい、その影響を受けて上位CPU
（すなわち、上位プロセッサ）がプロセッサ間通信に係
わる時間が引き延ばされるという欠点もある。
本発明の目的は、上述の点に鑑み、プロセッサ間通信
におけるCPUの負荷を軽減し、CPU（特に、上位CPU）が
プロセッサ間通信に係わる時間を短縮することができる
分散プロセッサ制御方式を提供することにある。
におけるCPUの負荷を軽減し、CPU（特に、上位CPU）が
プロセッサ間通信に係わる時間を短縮することができる
分散プロセッサ制御方式を提供することにある。
本発明の分散プロセッサ制御方式は、上位プロセッサ
と、少なくとも一つの下位プロセッサと、当該上位プロ
セッサと下位プロセッサとにそれぞれ接続されてプロセ
ッサ間通信の対象となる情報データの転送制御を行う制
御インタフェースとで構成される分散プロセッサ制御方
式において、 前記上位プロセッサとそれぞれの下位プロセッサは、
プロセッサを制御するCPUと、通信相手先プロセッサと
の間で送受する情報データを蓄積するプロセッサ通信用
メモリと、前記プロセッサ通信用メモリを介した情報デ
ータの転送制御を行う転送制御回路と、通信相手先プロ
セッサからの情報データ転送要求を受信するプロセッサ
割込み制御回路を含み、 前記制御インタフェースは、前記上位プロセッサと前
記下位プロセッサのそれぞれのプロセッサ通信用メモリ
に接続されたインタフェース通信用メモリと、前記上位
プロセッサと前記下位プロセッサのそれぞれの転送制御
回路に接続されたダイレクトメモリアクセスコントロー
ラと、前記上位プロセッサと前記下位プロセッサのそれ
ぞれのプロセッサ割込み制御回路に接続された割込み制
御回路を含み、 前記情報データの転送元プロセッサのCPUは、転送対
象となる情報データを自プロセッサ通信用メモリに書き
込んで自転送制御回路を介して前記ダイレクトメモリア
クセスコントローラに転送要求を出し、 前記ダイレクトメモリアクセスコントローラは、前記
情報データの転送元プロセッサの転送制御回路から転送
要求を受信すると当該転送元プロセッサのプロセッサ通
信用メモリに蓄積されている前記情報データを前記制御
インタフェースのインタフェース通信用メモリに転送
し、前記制御インタフェースの割込み制御回路を介して
転送先プロセッサのプロセッサ割込み制御回路に転送要
求を行い、 自プロセッサ割込み制御回路から通知を受けた前記情
報データの転送先プロセッサのCPUは、自プロセッサ転
送制御回路を介して前記ダイレクトメモリアクセスコン
トローラに転送許可を指示し、前記ダイレクトメモリア
クセスコントローラがインタフェース通信用メモリに蓄
積されている前記情報データを転送先プロセッサのプロ
セッサ通信用メモリへの転送完了を通知すると当該プロ
セッサ通信用メモリから情報データを読み出す。
と、少なくとも一つの下位プロセッサと、当該上位プロ
セッサと下位プロセッサとにそれぞれ接続されてプロセ
ッサ間通信の対象となる情報データの転送制御を行う制
御インタフェースとで構成される分散プロセッサ制御方
式において、 前記上位プロセッサとそれぞれの下位プロセッサは、
プロセッサを制御するCPUと、通信相手先プロセッサと
の間で送受する情報データを蓄積するプロセッサ通信用
メモリと、前記プロセッサ通信用メモリを介した情報デ
ータの転送制御を行う転送制御回路と、通信相手先プロ
セッサからの情報データ転送要求を受信するプロセッサ
割込み制御回路を含み、 前記制御インタフェースは、前記上位プロセッサと前
記下位プロセッサのそれぞれのプロセッサ通信用メモリ
に接続されたインタフェース通信用メモリと、前記上位
プロセッサと前記下位プロセッサのそれぞれの転送制御
回路に接続されたダイレクトメモリアクセスコントロー
ラと、前記上位プロセッサと前記下位プロセッサのそれ
ぞれのプロセッサ割込み制御回路に接続された割込み制
御回路を含み、 前記情報データの転送元プロセッサのCPUは、転送対
象となる情報データを自プロセッサ通信用メモリに書き
込んで自転送制御回路を介して前記ダイレクトメモリア
クセスコントローラに転送要求を出し、 前記ダイレクトメモリアクセスコントローラは、前記
情報データの転送元プロセッサの転送制御回路から転送
要求を受信すると当該転送元プロセッサのプロセッサ通
信用メモリに蓄積されている前記情報データを前記制御
インタフェースのインタフェース通信用メモリに転送
し、前記制御インタフェースの割込み制御回路を介して
転送先プロセッサのプロセッサ割込み制御回路に転送要
求を行い、 自プロセッサ割込み制御回路から通知を受けた前記情
報データの転送先プロセッサのCPUは、自プロセッサ転
送制御回路を介して前記ダイレクトメモリアクセスコン
トローラに転送許可を指示し、前記ダイレクトメモリア
クセスコントローラがインタフェース通信用メモリに蓄
積されている前記情報データを転送先プロセッサのプロ
セッサ通信用メモリへの転送完了を通知すると当該プロ
セッサ通信用メモリから情報データを読み出す。
本発明の分散プロセッサ制御方式では、上位プロセッ
サが上位通信用メモリ，上位転送制御回路および上位割
込み制御回路を含み、下位プロセッサが下位通信用メモ
リ，下位転送制御回路および下位割込み制御回路を含
み、制御インタフェース内のダイレクトメモリアクセス
コントローラが上位通信用メモリと下位通信用メモリと
の間の通信用メモリを介する情報データの転送を上位転
送制御回路および下位転送制御回路への転送要求や転送
完了通知の発行等に基づいて制御し、制御インタフェー
ス内の割込み制御回路が上位割込み制御回路および下位
割込み制御回路への転送要求の通知等に基づいて上位プ
ロセッサおよび下位プロセッサ内のCPUに対する割込み
制御を行う。
サが上位通信用メモリ，上位転送制御回路および上位割
込み制御回路を含み、下位プロセッサが下位通信用メモ
リ，下位転送制御回路および下位割込み制御回路を含
み、制御インタフェース内のダイレクトメモリアクセス
コントローラが上位通信用メモリと下位通信用メモリと
の間の通信用メモリを介する情報データの転送を上位転
送制御回路および下位転送制御回路への転送要求や転送
完了通知の発行等に基づいて制御し、制御インタフェー
ス内の割込み制御回路が上位割込み制御回路および下位
割込み制御回路への転送要求の通知等に基づいて上位プ
ロセッサおよび下位プロセッサ内のCPUに対する割込み
制御を行う。
次に、本発明について図面を参照して詳細に説明す
る。
る。
第１図は、本発明の分散プロセッサ制御方式の一実施
例の構成を示すブロック図である。本実施例の分散プロ
セッサ制御方式は、上位プロセッサ１と、上位バス６
と、上位転送制御リード７と、上位割込み制御リード８
と、制御インタフェース９と、下位バス13と、下位転送
制御リード14と、下位割込み制御リード15と、下位プロ
セッサ16とを含んで構成されている。
例の構成を示すブロック図である。本実施例の分散プロ
セッサ制御方式は、上位プロセッサ１と、上位バス６
と、上位転送制御リード７と、上位割込み制御リード８
と、制御インタフェース９と、下位バス13と、下位転送
制御リード14と、下位割込み制御リード15と、下位プロ
セッサ16とを含んで構成されている。
上位プロセッサ１は、上位CPU2と、上位通信用メモリ
３と、上位転送制御回路４と、上位割込み制御回路５と
を含んで構成されている。
３と、上位転送制御回路４と、上位割込み制御回路５と
を含んで構成されている。
上位プロセッサ１と下位プロセッサ16との間に位置し
て両者を仲介する制御インタフェース９は、通信用メモ
リ10と、ダイレクトメモリアクセスコントローラ11と、
割込み制御回路12とを含んで構成されている。
て両者を仲介する制御インタフェース９は、通信用メモ
リ10と、ダイレクトメモリアクセスコントローラ11と、
割込み制御回路12とを含んで構成されている。
下位プロセッサ16は、下位CPU17と、下位通信用メモ
リ18と、下位転送制御回路19と、下位割込み制御回路20
とを含んで構成されている。
リ18と、下位転送制御回路19と、下位割込み制御回路20
とを含んで構成されている。
上位通信用メモリ３と通信用メモリ10とは上位バス６
を介して接続され、通信用メモリ10と下位通信用メモリ
18とは下位バス13を介して接続されている。
を介して接続され、通信用メモリ10と下位通信用メモリ
18とは下位バス13を介して接続されている。
上位転送制御回路４とダイレクトメモリアクセスコン
トローラ11とは上位転送制御リード７を介して接続さ
れ、ダイレクトメモリアクセスコントローラ11と下位転
送制御回路19とは下位転送制御リード14を介して接続さ
れている。
トローラ11とは上位転送制御リード７を介して接続さ
れ、ダイレクトメモリアクセスコントローラ11と下位転
送制御回路19とは下位転送制御リード14を介して接続さ
れている。
上位割込み制御回路５と割込み制御回路12とは上位割
込み制御リード８を介して接続され、割込み制御回路12
と下位割込み制御回路20とは下位割込み制御リード15を
介して接続されている。
込み制御リード８を介して接続され、割込み制御回路12
と下位割込み制御回路20とは下位割込み制御リード15を
介して接続されている。
次に、このように構成された本実施例の分散プロセッ
サ制御方式の動作について説明する。
サ制御方式の動作について説明する。
上位プロセッサ１から下位プロセッサ16へのプロセッ
サ間通信が行われる場合には、上位プロセッサ１内の上
位CPU2は、上位通信用メモリ３にそのプロセッサ間通信
の対象の情報データ（以下、対象情報データという）を
書き込み、上位転送制御回路４を起動し、上位転送制御
回路４により上位転送制御リード７を介して制御インタ
フェース９内のダイレクトメモリアクセスコントローラ
11に転送要求を行う。このようにダイレクトメモリアク
セスコントローラ11に転送要求を発行した後に、上位CP
U2はプロセッサ間通信の処理に係わらなくなり別の処理
を行う。
サ間通信が行われる場合には、上位プロセッサ１内の上
位CPU2は、上位通信用メモリ３にそのプロセッサ間通信
の対象の情報データ（以下、対象情報データという）を
書き込み、上位転送制御回路４を起動し、上位転送制御
回路４により上位転送制御リード７を介して制御インタ
フェース９内のダイレクトメモリアクセスコントローラ
11に転送要求を行う。このようにダイレクトメモリアク
セスコントローラ11に転送要求を発行した後に、上位CP
U2はプロセッサ間通信の処理に係わらなくなり別の処理
を行う。
ダイレクトメモリアクセスコントローラ11は、上位転
送制御回路４からの転送要求を受信した後に、上位バス
６の使用権を得て上位通信用メモリ３から通信用メモリ
10に対象情報データを転送する。すなわち、この転送は
上位CPU2の介在なしに行われる。
送制御回路４からの転送要求を受信した後に、上位バス
６の使用権を得て上位通信用メモリ３から通信用メモリ
10に対象情報データを転送する。すなわち、この転送は
上位CPU2の介在なしに行われる。
このような対象情報データの転送が完了すると、ダイ
レクトメモリアクセスコントローラ11は、上位転送制御
リード７を介して上位転送制御回路４に転送完了通知を
行う。
レクトメモリアクセスコントローラ11は、上位転送制御
リード７を介して上位転送制御回路４に転送完了通知を
行う。
一方、制御インタフェース９内の割込み制御回路12
は、下位割込み制御リード15を介して下位プロセッサ16
内の下位割込み制御回路20に転送要求を行う。
は、下位割込み制御リード15を介して下位プロセッサ16
内の下位割込み制御回路20に転送要求を行う。
下位割込み制御回路20は、下位CPU17に割込みを発行
し、上述の転送要求を通知する。
し、上述の転送要求を通知する。
転送要求を受信した下位CPU17は、下位転送制御回路1
9により下位転送制御リード14を介して制御インタフェ
ース９内のダイレクトメモリアクセスコントローラ11に
転送許可を出す。
9により下位転送制御リード14を介して制御インタフェ
ース９内のダイレクトメモリアクセスコントローラ11に
転送許可を出す。
ダイレクトメモリアクセスコントローラ11は、転送許
可を受信した後に、下位バス13の使用権を得て通信用メ
モリ10から下位通信用メモリ18に対象情報データを転送
する。この転送は、下位CPU17の動作状態には無関係に
行われる。
可を受信した後に、下位バス13の使用権を得て通信用メ
モリ10から下位通信用メモリ18に対象情報データを転送
する。この転送は、下位CPU17の動作状態には無関係に
行われる。
このような対象情報データの転送が完了すると、ダイ
レクトメモリアクセスコントローラ11は、下位転送制御
リード14を介して下位転送制御回路19に転送完了通知を
行う。
レクトメモリアクセスコントローラ11は、下位転送制御
リード14を介して下位転送制御回路19に転送完了通知を
行う。
下位CPU17は、下位転送制御回路19を介してこの転送
完了通知を受信した後に、下位通信用メモリ18から対象
情報データを読み出すことができる。
完了通知を受信した後に、下位通信用メモリ18から対象
情報データを読み出すことができる。
下位プロセッサ16から上位プロセッサ１へのプロセッ
サ間通信が行われる場合にも、上述の動作と逆方向に同
様な処理が行われ、情報データの実際の転送に関しては
CPU（上位CPU2および下位CPU17）の介在なしにプロセッ
サ間通信の処理が行われる。
サ間通信が行われる場合にも、上述の動作と逆方向に同
様な処理が行われ、情報データの実際の転送に関しては
CPU（上位CPU2および下位CPU17）の介在なしにプロセッ
サ間通信の処理が行われる。
以上説明したように本発明は、上位通信用メモリ，上
位転送制御回路および上位割込み制御回路を含む上位プ
ロセッサと、下位通信用メモリ，下位転送制御回路およ
び下位割込み制御回路を含む下位プロセッサと、通信用
メモリ，ダイレクトメモリアクセスコントローラおよび
割込み制御回路を含む制御インタフェースとを設け、プ
ロセッサ間の情報データの実際の転送をダイレクトメモ
リアクセスコントローラの制御により行うことにより、
CPU（上位プロセッサ内の上位CPUおよび下位プロセッサ
内の下位CPU）はプロセッサ間通信時の処理にほとんど
係わることなく他の処理を実行することができ、プロセ
ッサ間通信におけるCPUの負荷を軽減することができる
という効果がある。
位転送制御回路および上位割込み制御回路を含む上位プ
ロセッサと、下位通信用メモリ，下位転送制御回路およ
び下位割込み制御回路を含む下位プロセッサと、通信用
メモリ，ダイレクトメモリアクセスコントローラおよび
割込み制御回路を含む制御インタフェースとを設け、プ
ロセッサ間の情報データの実際の転送をダイレクトメモ
リアクセスコントローラの制御により行うことにより、
CPU（上位プロセッサ内の上位CPUおよび下位プロセッサ
内の下位CPU）はプロセッサ間通信時の処理にほとんど
係わることなく他の処理を実行することができ、プロセ
ッサ間通信におけるCPUの負荷を軽減することができる
という効果がある。
特に、下位プロセッサ数が多い場合には、上位プロセ
ッサがプロセッサ間通信に係わる時間を大幅に軽減する
ことができ、上述の効果は顕著なものになる。
ッサがプロセッサ間通信に係わる時間を大幅に軽減する
ことができ、上述の効果は顕著なものになる。
第１図は本発明の一実施例の構成を示すブロック図、 第２図は従来の分散プロセッサ制御方式の一例の構成を
示すブロック図である。 図において、 １……上位プロセッサ、 ２……上位CPU、 ３……上位通信用メモリ、 ４……上位転送制御回路、 ５……上位割込み制御回路、 ６……上位バス、 ７……上位転送制御リード、 ８……上位割込み制御リード、 ９……制御インタフェース、 10……通信用メモリ、 11……ダイレクトメモリアクセスコントローラ、 12……割込み制御回路、 13……下位バス、 14……下位転送制御リード、 15……下位割込み制御リード、 16……下位プロセッサ、 17……下位CPU、 18……下位通信用メモリ、 19……下位転送制御回路、 20……下位割込み制御回路である。
示すブロック図である。 図において、 １……上位プロセッサ、 ２……上位CPU、 ３……上位通信用メモリ、 ４……上位転送制御回路、 ５……上位割込み制御回路、 ６……上位バス、 ７……上位転送制御リード、 ８……上位割込み制御リード、 ９……制御インタフェース、 10……通信用メモリ、 11……ダイレクトメモリアクセスコントローラ、 12……割込み制御回路、 13……下位バス、 14……下位転送制御リード、 15……下位割込み制御リード、 16……下位プロセッサ、 17……下位CPU、 18……下位通信用メモリ、 19……下位転送制御回路、 20……下位割込み制御回路である。
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−209866（ＪＰ，Ａ) 特開 昭60−229160（ＪＰ，Ａ) 特開 昭62−107362（ＪＰ，Ａ) 特開 昭63−175964（ＪＰ，Ａ) 特開 昭56−127231（ＪＰ，Ａ) 実開 平２−42141（ＪＰ，Ｕ)
Claims (1)
- 【請求項１】上位プロセッサと、少なくとも一つの下位
プロセッサと、当該上位プロセッサと下位プロセッサと
にそれぞれ接続されてプロセッサ間通信の対象となる情
報データの転送制御を行う制御インタフェースとで構成
される分散プロセッサ制御方式において、 前記上位プロセッサとそれぞれの下位プロセッサは、プ
ロセッサを制御するCPUと、通信相手先プロセッサとの
間で送受する情報データを蓄積するプロセッサ通信用メ
モリと、前記プロセッサ通信用メモリを介した情報デー
タの転送制御を行う転送制御回路と、通信相手先プロセ
ッサからの情報データ転送要求を受信するプロセッサ割
込み制御回路を含み、 前記制御インタフェースは、前記上位プロセッサと前記
下位プロセッサのそれぞれのプロセッサ通信用メモリに
接続されたインタフェース通信用メモリと、前記上位プ
ロセッサと前記下位プロセッサのそれぞれの転送制御回
路に接続されたダイレクトメモリアクセスコントローラ
と、前記上位プロセッサと前記下位プロセッサのそれぞ
れのプロセッサ割込み制御回路に接続された割込み制御
回路を含み、 前記情報データの転送元プロセッサのCPUは、転送対象
となる情報データを自プロセッサ通信用メモリに書き込
んで自転送制御回路を介して前記ダイレクトメモリアク
セスコントローラに転送要求を出し、 前記ダイレクトメモリアクセスコントローラは、前記情
報データの転送元プロセッサの転送制御回路から転送要
求を受信すると当該転送元プロセッサのプロセッサ通信
用メモリに蓄積されている前記情報データを前記制御イ
ンタフェースのインタフェース通信用メモリに転送し、
前記制御インタフェースの割込み制御回路を介して転送
先プロセッサのプロセッサ割込み制御回路に転送要求を
行い、 自プロセッサ割込み制御回路から通知を受けた前記情報
データの転送先プロセッサのCPUは、自プロセッサ転送
制御回路を介して前記ダイレクトメモリアクセスコント
ローラに転送許可を指示し、前記ダイレクトメモリアク
セスコントローラがインタフェース通信用メモリに蓄積
されている前記情報データを転送先プロセッサのプロセ
ッサ通信用メモリへの転送完了を通知すると当該プロセ
ッサ通信用メモリから情報データを読み出すことを特徴
とする分散プロセッサ制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106804A JP3043361B2 (ja) | 1990-04-23 | 1990-04-23 | 分散プロセッサ制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2106804A JP3043361B2 (ja) | 1990-04-23 | 1990-04-23 | 分散プロセッサ制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH044453A JPH044453A (ja) | 1992-01-08 |
| JP3043361B2 true JP3043361B2 (ja) | 2000-05-22 |
Family
ID=14443048
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2106804A Expired - Lifetime JP3043361B2 (ja) | 1990-04-23 | 1990-04-23 | 分散プロセッサ制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3043361B2 (ja) |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60209866A (ja) * | 1984-02-29 | 1985-10-22 | Toshiba Corp | マルチプロセツサシステム |
| JPS60229160A (ja) * | 1984-04-26 | 1985-11-14 | Toshiba Corp | マルチプロセツサシステム |
| JPS62107362A (ja) * | 1985-11-06 | 1987-05-18 | Toshiba Corp | システム構成用ｌｓｉ |
-
1990
- 1990-04-23 JP JP2106804A patent/JP3043361B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH044453A (ja) | 1992-01-08 |
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