JPS60252975A - 情報処理方式 - Google Patents
情報処理方式Info
- Publication number
- JPS60252975A JPS60252975A JP10866684A JP10866684A JPS60252975A JP S60252975 A JPS60252975 A JP S60252975A JP 10866684 A JP10866684 A JP 10866684A JP 10866684 A JP10866684 A JP 10866684A JP S60252975 A JPS60252975 A JP S60252975A
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- JP
- Japan
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- input
- output
- control unit
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- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/10—Program control for peripheral devices
- G06F13/12—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor
- G06F13/122—Program control for peripheral devices using hardware independent of the central processor, e.g. channel or peripheral processor where hardware performs an I/O function other than control of data transfer
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- Engineering & Computer Science (AREA)
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- General Physics & Mathematics (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は中央処理装置（以下ＣＰ［Ｊと略す。）に接続
される２つ以上の周辺装置間、例えば入出力装置間、入
出力装置と補助記憶装置間、または補助記憶装置間のデ
ータ交換を制御する情報処理方式に関する。
される２つ以上の周辺装置間、例えば入出力装置間、入
出力装置と補助記憶装置間、または補助記憶装置間のデ
ータ交換を制御する情報処理方式に関する。
（従来の技術）
第２図を用いて従来の入出力装置間のデータ交換の方法
を説明する。
を説明する。
第２図に於て入力装置４からの入力データを出力装置６
へ転送する場合、ＣＰＵ１は入力データを主記憶装置２
に読み込む命令を入力制御装置３に対して出す。ＣＰＵ
１はデータの主記憶装置２への読み込みが完了したのを
確認すると、そのデータを出力装置６へ書き込む命令を
出力制御装置５に対して出す。以上の過程を実行するこ
とにより、入力データは入力装置４かも出力装置６へ転
送される。
へ転送する場合、ＣＰＵ１は入力データを主記憶装置２
に読み込む命令を入力制御装置３に対して出す。ＣＰＵ
１はデータの主記憶装置２への読み込みが完了したのを
確認すると、そのデータを出力装置６へ書き込む命令を
出力制御装置５に対して出す。以上の過程を実行するこ
とにより、入力データは入力装置４かも出力装置６へ転
送される。
（発明が解決しようとする問題点）
しかしながら、上記のような従来の制御方式では、イメ
ージデータ等加工処理の不要な場合等には、主記憶装置
２はデータ転送のためのバッファ的存在でしかなく、入
出力制御装置３又は５内にバッファを持っていると、主
記憶装置２のムダ使いをしていることになる。又、入出
力制御装置３又は５が主記憶装置２をアクセスする分だ
け、ＣＰＵ１が主記憶装置２とアクセスする過程をじゃ
まされ、ＣＰＵ１のプログラムの処理速度も低下すると
いう問題があった。
ージデータ等加工処理の不要な場合等には、主記憶装置
２はデータ転送のためのバッファ的存在でしかなく、入
出力制御装置３又は５内にバッファを持っていると、主
記憶装置２のムダ使いをしていることになる。又、入出
力制御装置３又は５が主記憶装置２をアクセスする分だ
け、ＣＰＵ１が主記憶装置２とアクセスする過程をじゃ
まされ、ＣＰＵ１のプログラムの処理速度も低下すると
いう問題があった。
従って、本発明は上記の如き従来技術の欠点を解消する
ためになされたものであって、その目的はＣＰＵ資源の
有効な活用をすることができ、ひいてはＣＰＵのデータ
処理速度の向上を図ることのできる情報処理方式を提供
することにある。
ためになされたものであって、その目的はＣＰＵ資源の
有効な活用をすることができ、ひいてはＣＰＵのデータ
処理速度の向上を図ることのできる情報処理方式を提供
することにある。
（問題を解決するための手段）
上記目的を達成するために、本発明の情報処理方式は、
中央処理装置と、該中央処理装置に接続される主記憶装
置と、前記中央処理装置および前記主記憶装置にそれぞ
れ接続される少なくとも２つの周辺装置とを有し、前記
主記憶装置を介して前記周辺装置間でデータ交換を行う
情報処理方式において、更に、前記周辺装置の間を前記
主記憶装置を介さずに直接接続するデータバスと、前記
周辺装置を該データバスに接続する手段とを設け、デー
タの加工を必要としないデータ交換は前記主記憶装置を
介さずに前記データバスにより行うようにした。
中央処理装置と、該中央処理装置に接続される主記憶装
置と、前記中央処理装置および前記主記憶装置にそれぞ
れ接続される少なくとも２つの周辺装置とを有し、前記
主記憶装置を介して前記周辺装置間でデータ交換を行う
情報処理方式において、更に、前記周辺装置の間を前記
主記憶装置を介さずに直接接続するデータバスと、前記
周辺装置を該データバスに接続する手段とを設け、デー
タの加工を必要としないデータ交換は前記主記憶装置を
介さずに前記データバスにより行うようにした。
（作 用）
本発明によれば、以上のように情報処理方式を構成した
ので、ＣＰＵに接続される周辺装置間の加工を要しない
データ転送は主記憶装置を介さずに行えるので、上記従
来技術の問題点を除去することができる。
ので、ＣＰＵに接続される周辺装置間の加工を要しない
データ転送は主記憶装置を介さずに行えるので、上記従
来技術の問題点を除去することができる。
（実施例）
以下本発明の一実施例を第１図を参照して詳細に説明す
る。この実施例では入力装置の加工を要しないデータを
出力装置に転送する場合について述べる。
る。この実施例では入力装置の加工を要しないデータを
出力装置に転送する場合について述べる。
第１図において、１はＣＰＵ、２は主記憶装置、３は入
力制御装置、４は入力装置、５は出力制御装置、６は出
力装置、７はデータバス（以下ローカルデータバスと呼
ぶ。）である。ＣＰＵ１は主記憶装置２と接続されると
共に、入力制御装置３を介して入力装置４に接続され、
また出力制御装置５を介して出力装置６と接続されてい
る。一方、主記憶装置２も入力制御装置３を介して入力
装置４に接続されると共に、出力制御装置５を介して出
力装置６に接続されている。入力制御装置３と出力制御
装置５０間にはローカルデータバス７が設けられている
。
力制御装置、４は入力装置、５は出力制御装置、６は出
力装置、７はデータバス（以下ローカルデータバスと呼
ぶ。）である。ＣＰＵ１は主記憶装置２と接続されると
共に、入力制御装置３を介して入力装置４に接続され、
また出力制御装置５を介して出力装置６と接続されてい
る。一方、主記憶装置２も入力制御装置３を介して入力
装置４に接続されると共に、出力制御装置５を介して出
力装置６に接続されている。入力制御装置３と出力制御
装置５０間にはローカルデータバス７が設けられている
。
入力制御装置３は、ＣＰＵ・メモリインタフェース部３
１、ローカルデータバスインタフェース部３２、マルチ
プレクサ部お、バッファ部調、入力装置インタフェース
部３５及び制御部あより構成される。
１、ローカルデータバスインタフェース部３２、マルチ
プレクサ部お、バッファ部調、入力装置インタフェース
部３５及び制御部あより構成される。
一方、出力制御装置５は、ＣＰＵ・メモリインタフェー
ス部５１、ローカルデータバスインタフェース部５２、
マルチプレクサ部５３、バッファ部ヌ、出力装置インタ
フェース部５５及び制御部Ｉより構成される。動作につ
いて説明すると、ＣＰＵ１は、入力制御装置３に対して
、入力装置４からデータを読み込みローカルデータバス
７を介してデータ転送する命令を出す。本命令を受け取
ると、入力制御装置３は入力装置４がデータを読み込め
る状態にあるかどうかを確認したのち、入力装置４から
入力装置インタフェースあを介してノ（ノファ讃にデー
タを読み込む。そして、データ転送の径路を決めるマル
チプレクサおをローカルデータフ（スインタフエース部
（側にして、データ転送要求を待つ。
ス部５１、ローカルデータバスインタフェース部５２、
マルチプレクサ部５３、バッファ部ヌ、出力装置インタ
フェース部５５及び制御部Ｉより構成される。動作につ
いて説明すると、ＣＰＵ１は、入力制御装置３に対して
、入力装置４からデータを読み込みローカルデータバス
７を介してデータ転送する命令を出す。本命令を受け取
ると、入力制御装置３は入力装置４がデータを読み込め
る状態にあるかどうかを確認したのち、入力装置４から
入力装置インタフェースあを介してノ（ノファ讃にデー
タを読み込む。そして、データ転送の径路を決めるマル
チプレクサおをローカルデータフ（スインタフエース部
（側にして、データ転送要求を待つ。
一方、ＣＰＵ１は、出力制御装置５に対して、ローカル
データバス７から来るデータを出力装置６に出力する命
令を出す。出力制御装置５は本命令を受け取ると、出力
装置６がデータを出力できる状態かどうかを確認してか
ら、データ転送の径路を決めるマルチプレクサ部団をロ
ー力ルデータノくスインタフニ一部５２側にして、デー
タ要求を出す。
データバス７から来るデータを出力装置６に出力する命
令を出す。出力制御装置５は本命令を受け取ると、出力
装置６がデータを出力できる状態かどうかを確認してか
ら、データ転送の径路を決めるマルチプレクサ部団をロ
ー力ルデータノくスインタフニ一部５２側にして、デー
タ要求を出す。
以上のような動作により、入力制御装置３と出力制御装
置５はローカルデータフくスフを介してデータ転送を行
い、入力装置４のデータを出力装置６に出力することが
できる。入出力制御装置３と５に出された命令により与
えられたデータ転送数の分だけデータ転送が完了すると
、入力制御装置３はマルチプレクサ部おをＣＰＵ・メモ
リインタフェース部３１側に切り換え、ＣＰＵＩに対し
正常に動作を終了した事を通知し、出力制御装置５も転
送されたデータを出力装置６に出力し終えたら、マルチ
プレクサ部団をＣＰＵ・メモリインタフェース部５１側
に切り換え、ＣＰＵ１に対して正常に動作を終了した事
を通知することにより、入力装置４から出力装置６への
データ転送は終了する。
置５はローカルデータフくスフを介してデータ転送を行
い、入力装置４のデータを出力装置６に出力することが
できる。入出力制御装置３と５に出された命令により与
えられたデータ転送数の分だけデータ転送が完了すると
、入力制御装置３はマルチプレクサ部おをＣＰＵ・メモ
リインタフェース部３１側に切り換え、ＣＰＵＩに対し
正常に動作を終了した事を通知し、出力制御装置５も転
送されたデータを出力装置６に出力し終えたら、マルチ
プレクサ部団をＣＰＵ・メモリインタフェース部５１側
に切り換え、ＣＰＵ１に対して正常に動作を終了した事
を通知することにより、入力装置４から出力装置６への
データ転送は終了する。
尚、ローカルデータバス７上での入出力制御装置３と５
間のデータ転送のプロトコルは本発明では特に規定する
ものではないし、入力装置４と出力装置６のデータ処理
速度の差によるオーバーラン等の問題は制御装置３又は
５内のバッファ部讃又は閏の容量により解決される問題
であり、何ら本発明の障害となるものではない。
間のデータ転送のプロトコルは本発明では特に規定する
ものではないし、入力装置４と出力装置６のデータ処理
速度の差によるオーバーラン等の問題は制御装置３又は
５内のバッファ部讃又は閏の容量により解決される問題
であり、何ら本発明の障害となるものではない。
上記実施例では入力装置と出力装置との間のデータ転送
につき述べてきたが、本発明は、更に入力装置、出力装
置を各々複数台にしたもの、入出力装置と補助記憶装置
、又は補助記憶同志のデータの加工を必要としないデー
タ転送にも適用可能である。従って本発明は、例えば、
磁気ディスク等の補助記憶装置の内容を直接タイプライ
タに出力する場合とか、磁気ディスクのデータを磁気テ
ープに書き出すようなデータのバンクアンプをする場合
等に好適に適用することができる。
につき述べてきたが、本発明は、更に入力装置、出力装
置を各々複数台にしたもの、入出力装置と補助記憶装置
、又は補助記憶同志のデータの加工を必要としないデー
タ転送にも適用可能である。従って本発明は、例えば、
磁気ディスク等の補助記憶装置の内容を直接タイプライ
タに出力する場合とか、磁気ディスクのデータを磁気テ
ープに書き出すようなデータのバンクアンプをする場合
等に好適に適用することができる。
（発明の効果）
以上詳細に説明したように、本発明によれば、ＣＰＵに
接続される周辺装置間の加工を要しないデータ転送を主
記憶装置を介さずに行うことができるため、ＣＰＵ資源
の有効な活用をすることができ、ひいてはＣＰＵのデー
タ処理速度の向上を図ることができる。
接続される周辺装置間の加工を要しないデータ転送を主
記憶装置を介さずに行うことができるため、ＣＰＵ資源
の有効な活用をすることができ、ひいてはＣＰＵのデー
タ処理速度の向上を図ることができる。
第１図は本発明の実施例の情報処理方式を説明するため
の図、第２図は従来の情報処理方式を説明するための図
である。 １・・・中央処理装置 ２・・・主記憶装置３・・・入
力制御装置 ４・・入力装置５・・出力制御装置 ６・
・・出力装置７・・・ローカルデータバス 特許出願人 沖電気工業株式会社
の図、第２図は従来の情報処理方式を説明するための図
である。 １・・・中央処理装置 ２・・・主記憶装置３・・・入
力制御装置 ４・・入力装置５・・出力制御装置 ６・
・・出力装置７・・・ローカルデータバス 特許出願人 沖電気工業株式会社
Claims (1)
- 中央処理装置と、該中央処理装置に接続される主記憶装
置と、前記中央処理装置および前記主記憶装置にそれぞ
れ接続される少なくとも２つの周辺装置とを有し、前記
主記憶装置を介して前記周辺装置間でデータ交換を行う
情報処理方式において、前記周辺装置の間を前記主記憶
装置を介さずに直接接続するデータバスと、前記周辺装
置を該データバスに接続する手段とを設け、データの加
工を必要としないデータ交換は前記主記憶装置を介さず
に前記データバスにより行うことを特徴とする情報処理
方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10866684A JPS60252975A (ja) | 1984-05-30 | 1984-05-30 | 情報処理方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10866684A JPS60252975A (ja) | 1984-05-30 | 1984-05-30 | 情報処理方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60252975A true JPS60252975A (ja) | 1985-12-13 |
Family
ID=14490596
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10866684A Pending JPS60252975A (ja) | 1984-05-30 | 1984-05-30 | 情報処理方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60252975A (ja) |
-
1984
- 1984-05-30 JP JP10866684A patent/JPS60252975A/ja active Pending
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