JPS60229160A - マルチプロセツサシステム - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の技術分野〕 本発明は砂敷のプロセッサからなるマルチプロセッサ７
ステムに関し、特に複数のマイクロプロセッサ間のデー
タ転送に使用されるものである。

〔発明の技術的背景およびその間趙点〕従来、複数のマ
イクロプロセッサ間でデータを転送する方式としては、
Ｉ１０接銃方式と呼ばれるもの、ＦＩＦＯ（Ｆ’１ｒｓ
ｔ−Ｉｎ−Ｆｉｒｓｔ−Ｏｕｔ）　コントローラを用い
る方式および共通メモリを用いる方式などが提案されて
いる。以下、添付図面の第１図乃至第３図を参照して従
来技術を説明する。なお、以下の図面の説明において同
一要素は同一符号で示す。

第１図はＩ１０接続方式と呼ばれる７ステムの構成内で
ある。第１のプロセラ−Ｆｌへのデータノ入出力を制御
する蓬列入出力コントローラ（ＰＩＯ）２と、第２のプ
ロセラ＋ｊ３へのデータの入出力を制御する並列入出力
コントローラ（ＰＩＡ）４は、互Ｖ）に２本の８ビット
用データライン５．６により接続されている。第１のプ
ロセッサｌからの転送データはノ々スフを介してＰＩＯ
２に与えられ、データライン５を介してｐｆＡ４かも第
２のプロセッサ３に与えられる。また、第２のプロセッ
サ３からの転送データはノ々ス８を介してＰＩＡ　４に
与えられ、データライ／６を介してＰＩＯ２から第１の
プロセラ−Ｆｌに与えられる。

上記の如く第１図に示す装置によれば、第１１第２のプ
ロセッサ１．３からの転送データを互いの相手のプロセ
ッサに転送することができる。しかし　ｌ　／々イトづ
つしかデータを転送できないため、転送効率が悪いとい
う欠点がある。

第２図はＦＩＦＯコントローラを用いた７ステムの構成
図である。この方式のものは例えば特開昭５６−１１０
１６７に示されており、第１のプロセッサｌと第２のプ
ロセッサ２０間のデータ転送は、データライｙｌｌ　、
　１２およびＦＩＦＯコントローラ１３を介してなされ
る。なお、信号線１４　、１５はＰＩＦＯコ／トローラ
１３を制御する制御信号を伝送するだめのものである。

上記の如く第２図に示す装置によれば、各プロセッサ間
の相互のデータ転送はできるが、ＦＩＦＯコントローラ
は高価であるため７ステム全体のコストが上昇し、また
ＦＩＦＯにより接続できるプロセッサに制限があるとい
う欠点がある。

第３図は共通メモリな用いて接続した７ステムの構成図
である。この方式のものは例えば特開昭５７−５００３
７に示されており、第１のプロセッサｌと！２のプロセ
ッサ２０間のデータ転送は、一方のプロセッサが転送デ
ータをアクセスコントローラ２１を介して共通メモリ乙
に書込み、他方のプロセッサカ転送データをアクセスコ
ントローラ２１を弁して共通メモリ四から読出すことに
よりなされる。

上記の如く第３図に示す装置によれば、各プロセッサ間
の相互のデータ転送はできるが、双方のプロセッサが同
時に共通メモリをアクセスできないという欠点がある。

また、アクセスコントローラが複雑になるという欠点が
ある。

〔発明の目的〕

本発明は上記の従来技術の欠点を見服するためになされ
たもので、複数のゾロセッサ間におけるデータ転送を効
率よく行うことができるようにしタマルチゾロセツサシ
ステムを４１ｔするこｌ［的とする。

〔発明の概要〕

上記の目的を達成するため本発明は、複数のプロセッサ
間のデータ転送を複数７９イトのデータフ９ツフアを介
して行うようにし、かつこのデータ転送をＤＭＡ　（ダ
イレクトメモリアクセス）方式により制御するようにし
たマルチゾロセッサ／ステムを提供するものである。

〔発明の実施例〕

以下、添付図面の第４図乃至第１３図を８照して本発明
の一実施例な説明する。第４図は同実施例の概要な示す
構成図である。１６ビツトの内部アーキテクチュアを待
つ第１のプロセッサ１、メモリ３１、Ｉ１０インターフ
ェース３２およびＤＭＡ　：ｆｆントローラ３３により
構成される第１のマイクロプロセッサ７ステムあと、８
ビツトの内部アーキテクチュアを持つ第２のプロセッサ
３、メモリあおよびＩ１０インターフェース３６１Ｃよ
り構成される第２のマイクロプロセッサ７ステム３７と
は、プロセッサ間通信回路（以下ＩＰＣ；　Ｉｎｔｅｒ
　Ｐｒｏｃｅｓｓｏｒ　Ｃｏｍｍ−ｕｎｉｃａｔｉｏｎ
　Ｃ１ｒｃｕｉ　ｔと称する）３８に介して互いにデー
タの転送を行う。ＩＰＣ３Ｂは第１のマイクロプロセッ
サシステム諷から第２０）マイクロプロセッサ７ステム
３７への転送データを４ノ々イト分だけ保持する第１の
データバッファ３９と、第２のマイクロゾロセッサシス
テム３７ρ）も第１のマイクロブロセツｆ／ステムあへ
の転送データを４７々イト分だけ保持する第２のデータ
フ９ツフア４０と、第１のデータバッファ３９における
データの転送のタイミングな制御する第１の転送タイミ
ングコントローラ４１と、第２のデータフ９ツフア４０
におけるデータの転送のタイミングを制御する第２の転
送タイミングコントローラ４２とにより構成される。

第５図は第４図に示″ｆ実施例においてＩＰＣの構成を
より詳細に示した構成図である。第１、第２のライトス
トローブ回路５１　、５２はアドレス信号およびコント
ロール信号によりノ々ツファライトストローゾ信号を作
成し、これな第１．第２のデータバッファ３９　、４０
および第１１第２の続出要求回路５３　、５４に与える
。第１、第２のリードストローブ回路５５　、５６はア
ドレス信号およびコントロール信号によりバッファリー
ドストローブ信号を作成し、これを第１１第２のデータ
バッファ３９　、４０および第１、第２の書込要求回路
５７　、５８に与える。第１゜第２の読出要求回路５３
　、５４と第１、第２の書込要求回路５７　、５８は１
．それぞれ第１、第２のデータ、Ｓソファ３９　、４０
に対するデータの転送が可能な状態であるか否かを記憶
する状態記憶回＠６０，６１な構成する。

第１、第２のモードｇｅｔ！回路６２　、６３はり一ド
／ライトストローゾ信号およびターミナルカウント（Ｔ
Ｃ）信号にもとづいて、プロセラｖＶｃよる割込制御を
するかＤＭＡコントローラによるＤＭＡ制御なするかに
ついてのモードを判別および記憶し、セレクト何月なそ
れぞれ第１、第２のセレクタ６４゜６５に与える。第１
のセレクタ６４は第１のモード記１意回路６２かも与え
られるセレクト信号にもとづいて第１０書込要求回路５
７の出力信号を選択し１割込要求信号ｎ頃もしくはＤＭ
Ａ要求信号ＤＲＱを出力する。第２のセレクタ６５は第
２のモード記憶回路６３から与えられるセレクト信号に
もとづいて第２の読出要求回路８の出力信号を選択し、
割込要求信号ＩＲＱもしくはＤＭＡ要求信号ＤＲＱを出
力する。

第６図は第４図および第５図に示すデータフ９ツフアの
詳細な構成図である。第１のプロセッサｌ側から第１の
データバッファ３９へのデータの転送は、データバス７
Ｄから８ビツトのデータライ／ＤＡＴ８０〜ＤＡＴ　８
７を介してなされ、第１のデータノ々ツファ３９から第
２のプロセッサ３側へのデータの転送は、８ビツトのデ
ータライ／ＤＡＴ６０＼ＤＡＴ　６７からデータ／々ス
８Ｄを介してなされる。第１のプロセッサｌ側からのア
ドレスデータの下位の２ビツトは、アドレスバス７Ａか
らアドレスラインＡＤＲ８０１、８００を介して第１の
データバッファ３９のライトアドレス端子ＷＡＸ　、　
ＷＡＯおよび第２のデータバッファ４０のリードアドレ
ス端子ＲＡＩ　、　ＲＡＯに与えられ、第２のプロセッ
サ３側からのアドレスデータの下位の２ビツトは、アド
レスデータ８ＡからアドレスラインＡＤＲ６０１、６０
０を介して第１のデータバッファ３９のリードアドレス
端子ＲＡＩ　。

ＲＡＯおよび第２のデータバッファ４０のライトアドレ
ス部子ＷＡＩ、ＷＡＯに与えられる。また、第１のデー
タノ々ツファ３９のライトイネーブル端子ＷＥには第７
図の説明において詳述するバッファライトストローブ信
号＄ＲＧＷ８が与えられ、第１のデータバッファ３９の
リードイネーブル端子ＲＥには第１Ｏ図の説明において
詳述するノ９ツファリードストローブ信号＄ＲＧＲ６が
与えられ、第２のデータバッファ４０のリードイネ−ゾ
ル端子ＲＥには第７図の説明において詳述するバッファ
リードストローブ信号＄ＲＧＲ８が与えられ、第２のデ
ータ／マッファ４０のライトイネ−ゾル端子ＷＥには第
１０図の説明において詳述するノ々ツ７プライドストロ
ーゾ信号＄ＲＧＷ６が与えられる。

第７図は第１のプロセッサｌ側からのアドレスおよびコ
ントロール信号にもとづＶｌてリード／ライトストロー
ブ信号を生成する回路の詳細な構成図で、第５図に示す
第１のライトストローブ回路５１および第２のリードス
トローブ回路あに対応するものである。第１のデコーダ
７１は第１のプロセッサ１側からアドレスライ／ＡＤＲ
８０４〜８１５を介して与えられるアドレス信号なデコ
ードし、ＩＰＣポートアドレスセレクト信号ＩＰＣＣ８
８な作成する。

イ／ノ々−タＧ１〜Ｇ５はそれぞれＩＰＣＣｆｌ１８、
ＡＤＲ８０３、ＤＭＡアクノリッジ個号ＤＡＣＫ８、ラ
イトストローブ回路＄ｌ０Ｗ８お工びリードストローブ
信号＄ｌ０Ｒ８の位相を反転させる。イ／パータＧ３か
も出力されるＤＡＣＫ８は第８図で詳述するモード配憶
回路ｖｃ５．えられる。ＡＮＤ　−ＮＯＲゲートＧ６は
第６図に示す第１のデータバッファ３９および後述の第
９図の回路に与えられるバッファライトストローブ信号
＄ＲＧＷ８を作成し、ＮＡＮＤゲートＧ７は後述の第８
図に示す回路に与えられるコマンドライトストローノ信
号＄ＣＭＷ８を作成し。

Ｍの−ＮＯＲゲー）Ｇ８は第６図に示す第２のデータバ
ッファ４０および後述の第９図の回路に与えられるリー
ドストローブ信号＄ＲＧＲ８を作成し、ＮＡＮＤゲー）
Ｇ９は後述の第８図に示す回路に与えられる割込ステー
タスリードストローブ信号＄８ＴＲ８を作成する。

第８図はＤＭＡ　／割込要求信号を作成する回路の詳細
な構成図で、第５図に示す第１１第２のモード記憶回路
６２　、６３および第１１第２のセレクター。

６５に対応するものである。Ｄ型フリツプフロツゾ７２
は第１のデータバッファ３９へのデータ転送（データの
書込）をＤＭＡ制御とするか割込制御とするかを設定す
るもので、Ｄ型フリツプフロツゾ７３は第２のデータバ
ッファ伯からのデータ転送（データの読出）ｋＤＭＡ制
御とするか割込制御とするかを設定するものである。ま
た、３ステートのドライバ７４は第７図に示すＮＡＮＤ
ゲー）Ｇ９かも辱えもれる割込ステータスリードストロ
ーブ信号＄５ＴＲ８をデータラインＤＡＴ８１　、　Ｄ
ＡＴ８０上に出力する。ＡＮＤ　−ＮＯＲゲートＧＩＯ
はＤＭＡ要求信号■ばｉを作成するもので、Ｍの−ＮＯ
Ｒゲー）Ｇｌｌは割込要求信号ＩＲＱＢな作成するもの
である。なお、ＤＭＡアクノリッジ信号ＤＡＣＫ８は第
７図に示すイ／ノ９−タＧ３から与えられ、コマンドラ
イトストローブ信号＄ＣＭＷ８は第７図に示すＮＡＮＤ
ゲ−）Ｇ７かう与えられ、割込要求ステータス信号ＱＲ
ＩＦ６　、　ＱＷＩＦ６は後述する第１１図に示す回路
から与えられる。

第９図は割込要求ステータス信号を作成する回路の詳細
な構成図で、第５図に示す第１の読出要求回路５３およ
び第２０書込要求回路６１に対応するものである。ＮＡ
ＮＤゲートＧ１４はストローブ信号＄５ＴＷＩＦ８を作
成するものであり、ＮＡＮＤゲートＧ１５はストローブ
信号＄５ＴＲＩＦ８を作成するものである。また、Ｄ型
７リツてフロップ７５は第２のプロセッサ３に対して第
１のデータノ々ツファ３９内の転送データのピックアッ
プな要求するもので、割込要求ステータス信号ＱＷＩＦ
８を後述の第１１図に示す回路に与える。Ｄ型フリップ
７０ツブ７６は第２のデータノζツフ１４０内の転送デ
ータの読取りが終了したときに、次の転送データの書込
な第２のプロセッサ３に要求するもので、割込要求ステ
ータス信号ＱＲＩＦ８を後述の第１１図に示す回路に与
える。

なお、椰ゲー）　Ｇ１６　、　Ｇ１７に共通に入力され
るリセット信号ＲＥＳＥＴは第８図に示すコントロール
ノ９スフＣから与えられ、ＡＮＤゲー）　Ｇ１６　。

Ｇ１７に各々入力されるストローブ信号＄５ＴＲＩＦ６
　。

＄訂’ＷＩＦ６は各々後述の第１１図に示す回路から与
えられる。また、インバータＧ１８に入力されるバッフ
ァライトストローブ信号＄ＲＧＷ８は第７図に示−ｊ　
ＡＮＤ　−ＮＯＲゲートＧ６から与えられ、イ／ノマー
タＧ１９に入力されるノ々ツファリードストローゾ信号
＄ＲＧＲ８は第７図に示すＡＮＤ　−ＮＯＲゲートＧ８
から与えられる。さらにＮＡＮＤゲートＧ１４　。

Ｇ１５から出力されるストローブ信号＄５ＴＷＩＦ８　
。

＄５ＴＲＩＦ８は後述の第１１図に示す回路にも与えら
れる。

第１０図は第２のプロセッサ３側からのアＦＬ／スおよ
びコントロール信号によりライト／リードストローブ信
号を作成する回路の詳細な構成図で、第５図に示す第１
のリードストローブ（ロ）路５５および第２のライトス
トローゾ回路５２に対応するものである。第２のデコー
ダ７７は第２のプロセッサ３側からアビレスラインＡＤ
Ｒ６１５〜６０３を介して与えられるアドレス信号をデ
コードし、ＩＰＣボートアドレスセレクト信号ＩＰＣＣ
８６を作成する。インノマータＧ２０〜Ｇ２３はそれぞ
れＩＰＣＣ８６、ＡＤＲ６０２、ライトストローブ信号
５ｒＯＷ６およびリードストローブ信号＄ｌ０Ｒ６０位
相を反転させる。ＮＡＮＤ回路Ｇ２４は第６図に示す第
２のデータバッファ４０に対するバッファライトストロ
ーブ信号＄ＲＧＷ６を作成し、　ＮＡＮＤ１ｇｌ路Ｇ２
５は第６図に示す第１のデータバッファ３９へのバッフ
ァライトストローブ信号＄ＲＧＲ６ｔｔ作成し、ＮＡＮ
Ｄ（ロ）路Ｇ２６は後述の第１１図に示す回路に与えら
れる割込ステータスリードストロ−！信号＄５ＴＲ６を
作成するためのものである。

第１１図は第１のゾロセッーｔｊ′ｌ側に対する割込要
求ステータス信号を作成する回路および第２０プロセツ
ｖ３１１１１への割込要求インターフェース回路の詳細
な構成図で、第５図に示す第１の誉込要永回路５７およ
び第２の読出要求回路Ｍ等に対応するものである。Ｄ型
フリップ７０ツブ７８は第１のプロセッサｌに対して第
２のデータバッファ４０の転送データのピックアップを
要求するもので、割込要求ステータス信号ＱＷＩＦ６を
作成しこれを第８図に示すＡｔ１Ｄ　−ＮＯＲＯＲゲー
トＧ３１　Ｇｌｌおよびドライノ９７４に与える。Ｄ型
フリップフロッゾ７９は第１のデータノ々ツファ３９内
の転送データの読取りが完了したときに１次の転送デー
タの書込を第１のプロセラｆ１に要求するもので、割込
要求ステータス信号ＱＲＩＦ６を作成しこれを第８図に
示すＡＮＤ−ＮＯＲゲー）　ＧＩＯ、Ｇｌｌおよびドラ
イバ７４に与える。ドライバ（資）は第９図に示ｊＤ型
フリッ／フロップ７５　、７６から発せられた割込要求
ステータス信号ＱＲＩＦ８　、ＱＷＩＦ８な入力すると
共に、第１０図に示すＮＡＮＤゲー）　Ｇ２６かも発せ
られたストローブ信号＄５ＴＲ６を入力し、割込要求ス
テータス信号をデータラインＤＡＴ６１　、６０上に出
力する。

インバータＧ２７　、　Ｇ２８は各々第１０図に示ＴＮ
ＡＮＤゲー）　Ｇ２４　、　Ｇ２５がら発せられるバッ
ファライトストローブ信号＄ＲＧＷ６．パッファリード
ストローノ信号＄ＲＧＲ６の位相を反転する。また、Ｎ
ＡＮＤゲートＧ２９　、　Ｇ３０は各々ストローブ信号
＄８ＴＷＩＦ６　、　＄５ＴＲＩＦ６な作成するもので
あり、ＯＲゲートＧ３１は第９図に示すＤ型７リツプフ
ロツプ７５　、７６から発せられた割込要求ステータス
信号ＱＲＩＦ８　、ＱＷＩＦ８にもとづいて割込要求信
号ＩＲＱ６を作成する。割込要求信号ＩＲＱ６はオープ
ンコレクタのインバータＧ３２で位相が反転される。

なお、ＡＮＤゲー）　０３３１　Ｇ３４に共通に入力さ
れるリセット信号ＲＥＳＥＴは第８図に示すように第１
のプロセッサ１側から与えられ、ＡＮＤＮＯゲートＧ６
Ｇ３４に各々入力されるストローブ信号＄５ＴＲＩＦ８
゜＄８ＴＷＩＦ８は各々第９図に示ｊＮＡＮＤゲートＧ
１４゜Ｇ１５から与えられる。またＮＡＮＤゲートＧ２
９ＩＧ３０から出力されたストローブ信号＄５ＴＷＩＦ
６　。

＄５ＴＲＩＦ６は各々第９図に示すＡＮＤＮＯゲートＧ
６Ｇ１７１Ｃ与えられる。

次に、第１２図および第１３図を参照して第４図乃至第
１１図に示す実施例の動作を説明する。第１のゾロセラ
すｌｆｌ！ｌかも第１のデータバッファ３９を介して第
２のプロセッサ３側にデータを転送する手順は、下記の
７−ケ／スから成っている。

（１）転送５ＴＡＲＴコマンドの送出（第１のプロセラ
を側） （２）転送５ＴＡＲＴコマンドの読取り（第２のプロセ
ッサ８） １３１　ＤＭＡモードの設定（第１のプロセッサｌ１ｌ
ｌｌ）（４１ＤＭＡモードによる転送データの送出（第
１のプロセラｆｆ１ｌｌ） （５）割込モードによる転送データの読取り（第２のプ
ロセッサ側） （６）　転送ＥＮＤコマ／ドの送出および読取り第１２
図は第１のデータバッファ３９を介するデータ転送の説
明図であり、上記の７−ケノスに従って動作を説明する
。

＋１１　転送５ＴＡＲＴコマンドの送出第１のゾロセラ
−１７−１はアドレスライフ　ＡＤＲ８０３〜ＡＤＲ８
１５により第１のデータバッファ３９のＩ１０ポートア
ドレスを指定し、アドレスラインＡＤＲ８００、ＡＤＲ
８０１Ｋより第１のデータバラフッ３９０３番地Ａ（３
）を指定シ、データライ／ＤＡＴ８０〜ＤＡＴ８７上に
転送５ＴＡＲＴコマンドを出力すると共に、ライトスト
ローブ信号＄ｌ０Ｗ８を出力する。上位１２本のアドレ
スラインＡＤＲ８０４〜ＡＤＲ８１５は第７図に示すデ
コーダ７１に入力され、ここでＩＰＣセレクト信号ＩＰ
ＣＣ８８が作成される。ＩＰＣセレクト信号ＩＰＣＣ８
８は位相反転されたアドレスラインＡＤＨ８０３、ライ
トストローブ信号＄ｌ０Ｗ８と共に第７図に示すＡＮＤ
　−ＮＯＲゲートＧ６　Ｋ入力され、ここでノぐラフア
ライトストローブ信号＄ＲＧＷ８が作成される。

そして、第１２図に示すようにノ々ツファライトストロ
ーブ信号＄ＲＧＷ８により転送スタートコマンドが第１
のデータバッファ３９の３番地Ａ（３）に書込！れ、同
時に第９図に示すＮＡＮＤゲートＧ１４からストローブ
信号＄５ＴＷＩＦ８が出力されて第２のゾロセラｖ３に
対しピックアップを要求するためのＤ型フリップフロッ
プ７５がセットされる（Ｑ出力であるＱＷＩＦ８がハイ
レベルとなるン。

（２）　転送５ＴＡＲＴコマンドのＲ取り第２のプロセ
ラｖ３はＤ型フリツゾフロツプ７５から割込要求を受け
付けると、アドレスライ／ＡＤＲ６０２〜ＡＤＲ６１５
に第１のデータバッファ３９のＩ１０ボートアドレスを
出力し、アドレスライ／ＡＤＲ６００、ＡＤＲ６０１に
第１のデータバッファ３９の内部アドレス（３番地）を
出力すると共に、リードス）ｏ−ブ信号＄ｌ０Ｒ６を出
力する。上位１３本のアドレスラインＡＤＲ６０３ζＡ
ＤＲ６１５は第１θ図に示す第２のデコーダ７７に入力
され、ここでＩＰＣセレクト信号ＩＰＣＣ８６が作成さ
れる。ＩＰＣセレクト信号ＩＰＣＣ８６は位相の反転さ
れたアドレスラインＡＤＲ６０２、リードストローブ信
号＄ｌ０Ｒ６と共に第１０図に示すＮＡＮＤゲー）　Ｇ
２５に入力され、ここでノ々ツファリードストローゾ信
号＄ＲＧＲ６が作成される。

そして、第１２図に示すよ５にノζツファリードストロ
ーブ信号＄ＲＧＲ６により第１のデータバッファ３９内
の転送スタートコマンドが第２のプロセラｖ３に読取ら
れ、同時に第１１図のＮＡＮＤゲートＧ３０からストロ
ーブ信号＄５ＴＲＩＦ６が出力されてＤ型７リツデフロ
ツプ７９がセットされる。Ｄ型フリツゾ７０ツブ７９が
セットされるとそのＱ出力＝ＱＲＩＦ６はハイレベル（
以下″Ｈ”という）となり、ＡＮＤ　−ＮＯＲゲートＧ
ｌｌから割込要求信号ηＱ）が出力されて第１２図に示
τように第１のプロセッサに対してデータ転送の開始が
要求される。

＋３１　ＤＭＡモードの設定 第１のプロセラｖ１はデータ転送開始の割込要求を受け
付けると、第１２図にボ丁よつＩｃ　ＤＭＡモードセッ
トコマンドにより第８図に不丁Ｄａフリップフロップ７
２をセットする。Ｄ型フリツゾフロツプ７２がセットさ
れると割込要求信号η可１はＤＩｖｌＡ要求信号而薗１
に面換えられる。

第１のプロセラ−Ｆｌは１３本のアドレスライ／ＡＤＲ
８０３＼ＡＤＲ８１５によりＤ型フリップフロップ７２
Ｑ）ｉ１０ボートアドレスを指定し、データラインｎＡ
Ｔ８０に″Ｈ″とし、ライトストローブ信号＄ｌ０Ｗ８
を出力する。これにより第７図に示すＮＡＮＤゲートＧ
７はコマンドライトストローブ信号＄Ｃ’ＭＷＢな作成
する。コマンドライトストローブ信号ｓ　ＣＭＷ　８の
立上り時にはデータライ；／ＤＡＴ８０が″Ｈ″なので
、第８図のＤ型フリップフロップ７２はセットされてＱ
、４出力は＠ｕ１″、ローレベル（以下６Ｌ″といり）
となる。すなわち、ＤＭＡモードが設定される。

＋４１　ＤＭＡモードによる転送データの送出ＤＭＡコ
ントローラ３３はＩＰＣ３８からのＤＭＡ要求信号ＤＲ
Ｑ　８を検出すると第１のプロセツーＦＩＫ対してホー
ルドな要求し、第１のプロセラｖｌｌｉｔ！ｌのパス７
Ａ　、　７Ｃ、７Ｄの制御は第１のプロセッサからＤＭ
Ａコントローラおに移る。

ＤＭＡ　：ｆｆ　７トローラ３３は、第１のゾロセラｖ
ｌｌｌｌｌｌから第２のプロセッサ３１１ｔｔｌへの転
送データＤＡＴＡｌをメモリ３１かも読出し、これをデ
ータラインＤＡＴ　８０〜ＤＡＴ　８７上に出力する。

そして、ＤＭＡアクノリッジ信号ＤＡＣＫ８およびライ
トストローブ信号＄ｌ０Ｗ８を出力し、これらな第７図
に示すＡＮＤ−ＮＯＲゲー）Ｇ６に与える。これにより
ＡＮＤ　−ＮＯＲゲートＧ６から出力されたパツファラ
イトストローゾ信号＄ＲＧＷ８は、第６図に示す第１の
データバッファ３９のライトイネーブル端子ＷＥに入力
される。

ノ々ツファライトストローブ信号＄ＲＧＷ８が１Ｌ″に
なると、第６図に示す第１のデータバッファ３９は下位
２本のアドレスライ：ｙ　ＡＤＲ８００、ＡＤＲ８０１
に従ってデータラインＤＡＴ　８０〜ＤＡＴ　８７上の
転送データＤＡＴＡＩな第１２図に示すようにθ番地Ａ
（０）に書込む。同様にして、ＤＭＡコントローラ３３
の制御によってメモリ３１かも転送データＤＡＴＡ２〜
ＤＡＴＡ４をノ１＠次読出し、アドレスライ／ＡＤＲ８
００゜ＡＤＲ８０１に従ってこれを１番地Ａ（１１〜３
番地Ａ（３）に書込む。

転送データＤＡＴＡ４を３番地Ａ（３）に書込むとき、
アドレスライ：ｙ　ＡＤＲ８００、ＡＤＲ８０１は共に
Ｈ′″となるので、第９図のＮＡＮＤゲー）　Ｇ１４か
らはストローブ信号＄５ＴＷＩＦ８が出力される。スト
ａ−プ信号＄５ｆｆＩＦ８の立上りに同期して第９図の
Ｄ型フリップ７０ツゾ７５はセットされ、そのＱ出力（
ＱＷＩＦ８）がＨＩＩとなって第１１図に示すＯＲゲ−
）Ｇ３１に５えもれる。これにより割込要求信号ＩＲＱ
６は６Ｌ″になり、第１０図に示すように第２のプロセ
ッサ３に対して転送データＤＡＴＡｌ〜ＤＡＴＡ４のピ
ックアップが要求される。

第１１図に示ＴオープンコレクタゲートＧ３２の出力Ｉ
ＲＱ６は他の割込要求信号とワイヤードオアされ、第２
のプロセッサ３への割込要求信号として使用される。ま
た、第２のプロセッサ３は第１１図のドライノ々８ｏす
介して第９図のＤ型フリツゾ７０ツブ７５のＱ出力ＱＷ
ＩＦ８を読取ることができ、割込原因をチェックするこ
とができる。一方、ストローブ信号＄５ＴＷＩＦ８は第
１１図に示−’ｌ”’　ＡＮＤゲートｃ３４＆介してＤ
型フリツゾフロツプ７９のクリア端子ＣＬＨに入力され
ているので、転送データＤＡＴＡ４な３番地Ａ（３）に
書込む際に、Ｄ型７リツプフロツプ７９はリセットされ
てそのＱ出力ＱＲＩＦ６は”Ｌ”となる。このため、第
８図に不丁ＡＮＤ　−ＮＯＲゲー）　ＧＩＯからのＤＭ
Ａ要求信号笥頃１は”Ｈ”となって、第１のデータバッ
ファ３９が空になるまで転送データの書込みは中断され
る。

（５）割込モードによる転送データの読取り第２のプロ
セラｖ３は割込要求な受付けると転送データの読取りを
開始する。

第２のプロセッサ３はアドレスライフ　ＡＤＲ６０２、
ＡＤＲ６１５に第１のデータフ９ツフア３９のＩ１０ボ
ートアドレスを出力すると共に、アドレスライ／ＡＤＲ
６００、ＡＤＲ６０１に第１のデータバッファの内部ア
ドレスのＯ番地を出力し、リードストローブ信号＄ｌ０
Ｒ６を出力する。また、上位１３本のアドレスラインＡ
ＤＲ６０３〜ＡＤＲ６１５は第１０図にボテデコーダ７
７に入力され、ここでＩＰＣセレクト信号ＩＰＣＣ８６
が作成される。このＩＰＣセレクト信号ＩＰＣＣ８６は
アドレスラインＡＤＲ６０２，リードストローブ信号＄
ｌ０Ｒ６と共に第１０図のＮＡＮＤゲートＧ２５に入力
され、ここでノ々ツファリードストローブ信号＄ＲＧＲ
６が作成される。

このバッファリードストローフ信号”−＄ＲＧＲ６）’
！第６図に不す第１のデータバッファ３９のリードイネ
ーブル端子ＲＥＫ入力される。このバッファリードスト
ローフ信号＄ＲＧＲ６がＬ”になると、第１０）データ
バッファ３９は下位の２本のアドレスラインＡＤＲ６０
０、ＡＤＲ６０１Ｖｃ従って、０＠地Ａ　（０１Ｋ保持
している転送データＤＡＴＡＩをデータラインＤＡＴ６
０〜ＤＡＴ　６７上に出力する。そして第２のプロセッ
サ３は、バッファリードストローフ信号５ＲＧＲ６の立
上りすなわちリードストローブ信号！１ｉＩＯＲ６の立
上りに同期して、第１２図［不丁ようにデータラインＤ
ＡＴ６０飄ＤＡＴ　６７上の転送データＤＡＴＡｌを読
取る。同様にして、第２のプロセッサ３は上位２本のア
ドレスライ：ｙ　ＡＤＲ６００、ＡＤＲ６０１Ｋより１
〜３番地Ａ　ｆｉｌＮＡ（３）を指定し、転送データＤ
ＡＴＡ２〜ＤＡＴＡ４を順次読取る。

３番地Ａ（３）から転送データＤＡＴＡ４を読取るとき
、アドレスラインＡＤＲ６００、ＡＤＲ６０１は共にｎ
　Ｈｕなので、第１１図に示すＮＡＮＤゲートＧ３０か
らはストローブ信号＄５ＴＲＩＦ６が出力される。この
ため、ストローブ（Ｎ号ａｉｓＴＲＩＦ６の立上り時に
Ｄ型フリップフロップ７９がセットされて、そのＱ出力
ＱＲＩＦ６がＨ″になり、第８図に示すＡＮＤ　−ＮＯ
Ｒゲー）ＧＩＯから出力されるＤＭＡ要求信号向に１が
”Ｌ”になる。これによって、ＤＭＡコントローラ３３
に対して第１のデータバッファ３９がもの転送データＤ
ＡＴＡＩ　へＤＡＴＡ４の読取りが完了したことが示さ
れると同時に、第１のプロセッサｌに対して次の転送デ
ータ（ＤＡＴＡ５〜）の書込が要求される。

一方、ストローブ信号＄５ＴＲＩＦ６は第９図に示″ｆ
ＡＮＤゲー）　Ｇ１６を介してＤ型フリップフロッゾ７
５のクリヤ端子ＣＬＲに入力されているので、第１のデ
ータバッファ３９の３番地Ａ（３）からの転送データＤ
ＡＴＡ４の読取りと同時に、割込要求な示すＤ型フリッ
プフロップ７５はリセットされる。

以下、同様の手順の繰り返しにより、順次転送データＤ
ＡＴＡ５”ＤＡＴＡｎが第１のプロセラす１側から第２
のプロセラす３ＩＩＩｌに転送される。

（６）転送ＥＮＤコマンドの送出および読取り第２のプ
ロセッサ３側への最後の転送データＤＡＴＡｎｆ第１の
データバッファ３９へ書込む際に、ＤＭＡコントローラ
３３はライトストローブ信号＄ｌ０Ｗ８、ｌアクノリッ
ジ信号ＤＡＣＫ８を出力すると共に、ＤＭＡターミナル
カウ／ト信号ＤＭＡＴＣ８を出力する。ＤＭＡターミナ
ルカウ／ト信号ＤＭＡＴＣ８は第８図に示すＮＡＮＤゲ
ー）　Ｇ１２、椰ゲー）　Ｇ１３を介してＤ型フリップ
７０ツブ７２のクリヤ端子ＣＬＲに入力される。このよ
うにして、ＤＭＡターミナルカウント信号ＤＭＡＴＣ８
が出力されるとＤ型７リツゾフロツプ７２はリセットさ
れ、第１のデータバッファ３９への書込みはＤＭＡモー
ドから割込モードに切り換えられる。第２のプロセッサ
３によって＄１のデータフ９ツフア３９かも最後の転送
データＤＡＴＡｎが読取られると、第１１図に示−ｊＤ
型フリツゾ７０ツゾ７９がセットされて第８図に示ｆ　
ＡＮＤ　−ＮＯＲゲートＧｌｌから割込要求信号石ｉ］
が出力される。

割込要求信号ＩＲＱ８が与えられると第１のプロセラｖ
ｌは第２のゾロセラｖ３へのデータ転送が終ったことを
検出し、第１のデータフ９ツフア３９の３　’ｋ　地Ａ
　ｆ３１　ＶＣＥＮＤコマノドな書込む。第２のフロセ
ラｔ３がこのＥＮＤコマンドを読取ると、一連のデータ
転送シーケンスは終了する。

第１３図は第２のデータバッファ４０な介するデータ転
送の説明図である。この場合のデータ転送は、第１２図
にもとづいて説明した７−ケ／スと同様の７−ケ／スに
よりなされる。まず、転送５ＴＡＲＴコマ／ドの送出シ
ーケンスでは、第２のプロセッサ３側から転送５ＴＡＲ
Ｔコマンドが送出されて第２のデータバッファ４０の３
番地Ｂ　（３１Ｋ書込まれる。

そして、割込要求信号ＩＲＱがＩＰＣ３Ｂから第１のプ
ロセッサ１ｌｌｔ１に送出される。

次に、転送５ＴＡＲＴコマ／ドの読取り）−ケンスでは
、第２のデータフ９ツフア４０の３番地Ｂ（３）に書込
まれている転送５ＴＡＲＴコマンドが第１のプロセッサ
１側に読取られる。そして、割込要求信号ＩＲＱがｌＰ
Ｏ３８から第２のゾロセラ′ｌ７３１１ＩＩに送出され
る。

次に、ＤＭＡモードの設定シーケンスでは、第１のゾロ
セラｗｔ（ａｌｌからＤＭＡモードセットコマンドが送
出され、第５図に示す第２のモード記憶回路６３にＤＭ
Ａモードが記憶される。このとき、嬉２のプロセッサ３
Ｎには割込要求信号ＩＲＱがすでに与えられているので
、転送データＤＡＴＡ　Ｉ　−ＤＡＴＡ４が第２のデー
タバッフ７切のθ〜３番地Ｂ（０）〜Ｂ（３１４ＣＪ１
次書込まれる。

３番地Ｂ（３）まで転送データが書込まれると、ＤＭＡ
要求償号ＤＲＱが第１のプロセッサ１ｇｌ！ｌに与えら
れて、ＤＭＡモードにおける第２のデータバッファ４ｌ
−１ｐｉｌのプロセッサ１側への転送データＤＡＴＡｌ
　〜ＤＡＴＡ４０）’ｅｌ収’）が開始される。

以下同様の手順で転送データＤＡＴＡ５＼ＤＡＴＡ　ｎ
が第２のプロセッサ３側から第１のゾロセツｔｌ側に転
送される。データの転送が全て終了すると、第２のプロ
セッサ３側からＥＮ’Ｄコマンドが第２のデータバッフ
ァ４００３番地Ｂ（３）に書込まれ、さらに第１のプロ
セッサ１側に読取られて一連のデータ転送シーケンスは
終了する。

なお、　ＤＭＡコントローラ３３は第２のプロセッサ３
側に設けてもよく、複数個設け、両方のプロセッサから
のデータ転送をＤＭＡ方式で制御するよ５にしてもよい
。さらに、上記の実施例では、第１、第２のデータバッ
ファ３９　、４０を共に４バイトのバッファとしたが、
一般的に第１のデータバッファ３９をＮパイ）（Ｎは自
然数）とし第２のデータバッファ４０をＭノ々イト（Ｍ
は自然数）としてもよい。

また、第１．第２のプロセッサ１．３の内部アーキテク
チュアをそれぞれ１６ビツト、８ビツトとしたが、４ビ
ツト、３２ビツトなどいかなるものであってもよい。

〔発明の効果〕

上記の如く本発明によれば、互いに内部アーキテクチュ
アの異る複数のマイクロプロセッサを接ＩＮ　Ｌ　ｆ、
ｍマルチプロセッサシステムを簡単な構成で安価に実現
できる。このように構成されたマルチプロセッサシステ
ムでは、各マイクロプロセッサ間のデータ転送を双方向
に行うことができ、かつ転送効率も高くすることができ
るという効果が得られる。

また、データフ９ツフアはＴＴＬ　ＩＣＫよって構成で
き、周辺ロジックも少くてすむのでゲートアレイ化／　
ＬＳＴ化が容易である。さらに、データバッファとプロ
セッサの間のデータ転送を民情方式により行うため、高
速のデータ転送が０Ｊ１ｆｆｌであり、かつソフトウェ
アによる割込処理も不要なのでシステム全体の処理速度
および処理能力が向上する。

また、データバッファを介するデータの転送なりＭＡ方
式で制御するか割込方式で制御するかは、ソフトウェア
によるコマンドによって第１．第２のセレクタ６４　、
６５を切換えることにより選択することもできるので、
多皺のデータ転送の場合にも９旨のデータ転送の場合に
も適応させることができる。

【図面の簡単な説明】

第１図は従来装置の一例の構成図、第２図および第３図
はそれぞれ従来装置の他の例の構成図、第４図は本発明
の一実施例の構成図、第５図乃至第１１図は第４図に示
す実施例の各部の詳細な回路図、腑１２図および第１３
図は第４図乃至第１１図に示す実施列の動作の説明図で
ある。 ７・・す々ス、３４・・・第１のマイクロプロセッＶ／
ステム、３７・・・第２のマイクロプロセッＶ／ステム
、謔・・・ＩＰＣ，？２，７３，７５．７６．７８．７
９・・・Ｄ型フリップ７ｏツブ、７４　、８０＝−・ド
ライノ９．５ｉＲＧＷ６　、＄ＲＧＷ８・・ノ９ツファ
ライトストローブ信号、＄ＲＧＲ６゜＄ＲＧＲ８・・・
バッファリードストローブ信号、ＩＰＣＣ８６、ＩＰＣ
Ｃ８８・・・ＩＰＣボートアドレスセレクト信号、ＤＡ
ＣＫ８・・・ＤＭＡアクノリッジ信号。 ＄ｌ０Ｒ６，丁Ｒ１１・・・リードストローゾ信号、＄
ｌ０Ｗ６　、＄ｌ０Ｗ８・・・ライトストローゾ信号、
ＳＣＭＷ８・・・コマンドライトストローブ信号、込要
求信号、ＱＲＩＦ６．ＱＷＩＦ６．ＱＲＩＦ８゜ＱＷＩ
Ｆ８・・・割込要求ステータス信号、＄５ＴＲＩＦ６　
。 ＄５ＴＷＩＦ６　、　＄５ＴＲＩＦ８　、　＄５ＴＷＩ
Ｆ８−ｘ　トｏ−ブ信号、ＲＥＳＥＴ−・・リセット信
号％ＤＭＡＴＣ８−ＤＭＡターミナルカウント信号。 出願人代理人　椹　股　１６ 手続補正書　８ 昭和６０年５　月１０日 特許庁長官　志賀　学　殿 １　小作の表示 昭和５９年　特許願　第８５００８号 ２　発明の名称 マルチプロセッサシステム ３　補正をする者 事ｆ［どの関係　・特許出願人 （３０７）　株式会社　東　芝 ４　代　理　人 明剣宙の弁明の計量な説明９ト等σ図曲。 補正の内容 （１）　明細書第１５頁第１７行と、同第１６頁第９行
のｒＱＲＩＦ８．ＱＷＩＦ８ＪをｒＱＲＩ　Ｆ８．ＱＷ
Ｉ　Ｆ８Ｊに訂正する。 （２）　図面の第７図、第８図および第１１図を別紙の
通り晶］正覆る。

Claims (1)

【特許請求の範囲】
1. 複数のプロセッサと、この複数のプロセツブ間で転送さ
   れる転送データの書込、続出が可能な複数ノ々イトのデ
   ータフ９ツフアと、このデータバッファにおけるデータ
   転送を跪仏制御にするか割込制御にするかのモードを記
   憶するモード記憶手段と、前記データバッファにおける
   転送データの書込、続出が可能な状態にあるか否かを記
   憶する状態記憶手段と、前記モード記憶手段および状態
   記憶手段の記憶内容にもとづいてＤＭＡ要求信号および
   割込要求信号な出力するセレクタと、前記ＤＭＡ要求信
   号が与えられるときは前記データバッファを介してなさ
   れるデータ転送をＤＭＡ方式で制御するＤＭＡコントロ
   ーラとな備え、前記割込要求信号が与えられるときは前
   記プロセッサは割込方式によりデータ転送を制御するマ
   ルチプロセッサシステム。