JPH08147479A - 画像出力装置並びに画像復号化装置 - Google Patents
画像出力装置並びに画像復号化装置Info
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- JPH08147479A JPH08147479A JP6283838A JP28383894A JPH08147479A JP H08147479 A JPH08147479 A JP H08147479A JP 6283838 A JP6283838 A JP 6283838A JP 28383894 A JP28383894 A JP 28383894A JP H08147479 A JPH08147479 A JP H08147479A
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/14—Digital output to display device ; Cooperation and interconnection of the display device with other functional units
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G5/00—Control arrangements or circuits for visual indicators common to cathode-ray tube indicators and other visual indicators
- G09G5/18—Timing circuits for raster scan displays
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- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2340/00—Aspects of display data processing
- G09G2340/02—Handling of images in compressed format, e.g. JPEG, MPEG
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- Image Processing (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
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Abstract
(57)【要約】
【目的】 デ−タ出力先であるホスト制御装置からの画
像デ−タ転送要求により、デ−タバッファを使用するこ
となく、また、最小の回路を画像デ−タ出力装置に追加
することにより、ホスト制御装置からの非同期のデ−タ
アクセスを実現する画像出力装置を提供することにあ
る。 【構成】 画像デ−タを記憶する記憶装置と、前記記憶
装置から順次デ−タを読み出し、表示可能画像デ−タに
変換する表示回路と、表示回路のタイミングを制御する
タイミングコントロ−ラとよりなる画像出力装置におい
て、ホスト制御装置からのデ−タ転送要求により、タイ
ミングコントロ−ラの動作モードを切り替えることによ
り、デ−タ転送要求分のデ−タ数の画像を出力すること
ができるようにした。 【効果】 従来必要としていた外付け回路としてのデ−
タバッファが不要となるとともに、ホスト制御装置との
間のデ−タのやり取りをハンドシェイク動作により実現
するので、1回のデ−タ転送量に制限がなくなる。
像デ−タ転送要求により、デ−タバッファを使用するこ
となく、また、最小の回路を画像デ−タ出力装置に追加
することにより、ホスト制御装置からの非同期のデ−タ
アクセスを実現する画像出力装置を提供することにあ
る。 【構成】 画像デ−タを記憶する記憶装置と、前記記憶
装置から順次デ−タを読み出し、表示可能画像デ−タに
変換する表示回路と、表示回路のタイミングを制御する
タイミングコントロ−ラとよりなる画像出力装置におい
て、ホスト制御装置からのデ−タ転送要求により、タイ
ミングコントロ−ラの動作モードを切り替えることによ
り、デ−タ転送要求分のデ−タ数の画像を出力すること
ができるようにした。 【効果】 従来必要としていた外付け回路としてのデ−
タバッファが不要となるとともに、ホスト制御装置との
間のデ−タのやり取りをハンドシェイク動作により実現
するので、1回のデ−タ転送量に制限がなくなる。
Description
【0001】
【産業上の利用分野】本発明は、ディジタル画像分野、
特に圧縮された画像デ−タの復号化装置に用いて有効な
技術に関する。
特に圧縮された画像デ−タの復号化装置に用いて有効な
技術に関する。
【0002】
【従来の技術】従来の技術を図2を用いて説明する。従
来の画像出力装置1はシステムクロック(sclk)5とC
RTなどのディスプレイ装置から来る水平同期信号、垂
直同期信号に同期して画像デ−タのフォ−マット化を行
なって出力する。ここで、マイクロプロセッサなどのホ
スト制御装置によるいわゆるDMA(Direct Memory Acc
ess)転送を実行しようとした場合、上記画像出力装置1
からは、あらかじめ決められた形式およびタイミングで
画像デ−タが出力されるので、マイクロプロセッサ4と
の間に出力デ−タを一時蓄えておくデ−タバッファ2が
必要になる。そして、マイクロプロセッサ4からのデ−
タ要求(host_req信号3)に従い、デ−タを出力端子da
ta_outから非同期タイミングで出力する方法が考えられ
る。
来の画像出力装置1はシステムクロック(sclk)5とC
RTなどのディスプレイ装置から来る水平同期信号、垂
直同期信号に同期して画像デ−タのフォ−マット化を行
なって出力する。ここで、マイクロプロセッサなどのホ
スト制御装置によるいわゆるDMA(Direct Memory Acc
ess)転送を実行しようとした場合、上記画像出力装置1
からは、あらかじめ決められた形式およびタイミングで
画像デ−タが出力されるので、マイクロプロセッサ4と
の間に出力デ−タを一時蓄えておくデ−タバッファ2が
必要になる。そして、マイクロプロセッサ4からのデ−
タ要求(host_req信号3)に従い、デ−タを出力端子da
ta_outから非同期タイミングで出力する方法が考えられ
る。
【0003】
【発明が解決しようとする課題】図2に示した方式で
は、画像出力装置1とマイクロプロセッサ4との間にさ
らにデ−タバッファ2が必要であり、またこのデ−タバ
ッファ2の記憶容量もDMA転送の1回の転送デ−タ数
の最大数を保証する必要があり、ハ−ドウェアが増大す
るという問題点があることが明らかとなった。
は、画像出力装置1とマイクロプロセッサ4との間にさ
らにデ−タバッファ2が必要であり、またこのデ−タバ
ッファ2の記憶容量もDMA転送の1回の転送デ−タ数
の最大数を保証する必要があり、ハ−ドウェアが増大す
るという問題点があることが明らかとなった。
【0004】本発明の目的は、デ−タバッファを使用す
ることなく、また、最小の回路をデ−タ出力装置に追加
することにより、ホスト制御装置からの非同期のデ−タ
アクセスを実現可能な画像出力装置を提供することにあ
る。
ることなく、また、最小の回路をデ−タ出力装置に追加
することにより、ホスト制御装置からの非同期のデ−タ
アクセスを実現可能な画像出力装置を提供することにあ
る。
【0005】
【課題を解決するための手段】上記課題を解決するため
に、本発明では、画像デ−タを記憶する記憶装置と、該
記憶装置から順次デ−タを読み出して表示可能な画像デ
−タに変換する表示回路と、該表示回路の動作タイミン
グを制御するタイミングコントロ−ラとよりなる画像出
力装置において、デ−タ出力先であるホスト制御装置か
らのデ−タ転送要求に基づいて、タイミングコントロ−
ラの動作モードを切り替えることにより、デ−タ転送要
求分のデ−タ数の画像を出力できるようにしたものであ
る。
に、本発明では、画像デ−タを記憶する記憶装置と、該
記憶装置から順次デ−タを読み出して表示可能な画像デ
−タに変換する表示回路と、該表示回路の動作タイミン
グを制御するタイミングコントロ−ラとよりなる画像出
力装置において、デ−タ出力先であるホスト制御装置か
らのデ−タ転送要求に基づいて、タイミングコントロ−
ラの動作モードを切り替えることにより、デ−タ転送要
求分のデ−タ数の画像を出力できるようにしたものであ
る。
【0006】また、ホスト制御装置からのデ−タ転送要
求の有無により、クロックを形成させたり停止させたり
する非同期転送用クロック生成回路を設ける。
求の有無により、クロックを形成させたり停止させたり
する非同期転送用クロック生成回路を設ける。
【0007】また、前記表示回路の中に表示可能画像デ
−タを蓄えるFIFO(First InFirst Out)方式のバ
ッファを設け、ホスト制御装置からのデ−タ転送要求に
よりこのFIFOバッファから順次デ−タを出力させる
ようにする。
−タを蓄えるFIFO(First InFirst Out)方式のバ
ッファを設け、ホスト制御装置からのデ−タ転送要求に
よりこのFIFOバッファから順次デ−タを出力させる
ようにする。
【0008】さらに、前記表示回路は、記憶装置からの
1ライン分のデ−タを蓄えるラインバッファと、ライン
バッファの出力に対して垂直、水平のフィルタ処理など
を行なうフィルタ処理回路とによりそれを構成し、前記
ホスト制御装置からのデ−タ転送要求に基づいて、前記
タイミングコントロ−ラの動作モードを切り替えて、上
記ラインバッファの出力タイミング及びフィルタ処理回
路の動作タイミングを変更させるようにする。
1ライン分のデ−タを蓄えるラインバッファと、ライン
バッファの出力に対して垂直、水平のフィルタ処理など
を行なうフィルタ処理回路とによりそれを構成し、前記
ホスト制御装置からのデ−タ転送要求に基づいて、前記
タイミングコントロ−ラの動作モードを切り替えて、上
記ラインバッファの出力タイミング及びフィルタ処理回
路の動作タイミングを変更させるようにする。
【0009】
【作用】上記手段を用いると、画像出力装置からホスト
制御装置への画像データのDMA転送の際に必要とされ
るデ−タバッファが不要となる。また、ホスト制御装置
からのデ−タ転送要求に従って内部動作クロックをオ
ン、オフする構成を採っているので、非同期のデータ転
送が可能となるとともに、出力段回路に含まれるFIF
Oもわずか2段の構成で実現できる。さらに、ホスト制
御装置との間のデ−タのやり取りをハンドシェイク動作
により実現するので、1回のデ−タ転送量に制限がなく
なる。
制御装置への画像データのDMA転送の際に必要とされ
るデ−タバッファが不要となる。また、ホスト制御装置
からのデ−タ転送要求に従って内部動作クロックをオ
ン、オフする構成を採っているので、非同期のデータ転
送が可能となるとともに、出力段回路に含まれるFIF
Oもわずか2段の構成で実現できる。さらに、ホスト制
御装置との間のデ−タのやり取りをハンドシェイク動作
により実現するので、1回のデ−タ転送量に制限がなく
なる。
【0010】
【実施例】本発明の代表的な実施例を図1を用いて説明
する。本実施例の画像出力装置は、画像デ−タを格納す
る記憶装置6と、圧縮、符号化された画像データを復号
化する復号化回路40とを備えている。ホスト制御装置
から供給された復号前の画像データ(例えばCD−RO
M等から読み出された画像データ)PDは、復号化回路
40に入力され、ここでデコード(復号)されてRAM
インタフェース7を介して記憶装置6に格納される。画
像出力装置は、画像データを上記RAMインタフェース
7によって上記記憶装置6から読み出し、タイミングコ
ントロ−ラ10の制御により3ステ−トバッファ8-
1,8-2を通してラインバッファ12-1または12-
2に書き込む。
する。本実施例の画像出力装置は、画像デ−タを格納す
る記憶装置6と、圧縮、符号化された画像データを復号
化する復号化回路40とを備えている。ホスト制御装置
から供給された復号前の画像データ(例えばCD−RO
M等から読み出された画像データ)PDは、復号化回路
40に入力され、ここでデコード(復号)されてRAM
インタフェース7を介して記憶装置6に格納される。画
像出力装置は、画像データを上記RAMインタフェース
7によって上記記憶装置6から読み出し、タイミングコ
ントロ−ラ10の制御により3ステ−トバッファ8-
1,8-2を通してラインバッファ12-1または12-
2に書き込む。
【0011】特に制限されないが、上記RAMインタフ
ェース7は、上記記憶装置6から上記ラインバッファ1
2-1,2へ画像データを読み出したり、復号化回路4
0によりデコ−ドされた画像デ−タを記憶装置6に書き
込んだりする仕事を時分割で行なうように構成されてい
る。上記RAMインタフェース7は、アドレスカウンタ
を内蔵しており、画像データの読み出しに先立って所望
のラインの先頭アドレスが上記タイミングコントロ−ラ
10から与えられると、かかるアドレスを記憶装置6の
アドレスに変換してアドレスカウンタに設定し、システ
ムクロック(sclk)によってアドレスカウンタをインク
リメントしながら記憶装置6から自動的に画像データを
読み出すように構成されている。
ェース7は、上記記憶装置6から上記ラインバッファ1
2-1,2へ画像データを読み出したり、復号化回路4
0によりデコ−ドされた画像デ−タを記憶装置6に書き
込んだりする仕事を時分割で行なうように構成されてい
る。上記RAMインタフェース7は、アドレスカウンタ
を内蔵しており、画像データの読み出しに先立って所望
のラインの先頭アドレスが上記タイミングコントロ−ラ
10から与えられると、かかるアドレスを記憶装置6の
アドレスに変換してアドレスカウンタに設定し、システ
ムクロック(sclk)によってアドレスカウンタをインク
リメントしながら記憶装置6から自動的に画像データを
読み出すように構成されている。
【0012】上記ラインバッファ12-1、12-2はそ
れぞれ1ライン分の画像デ−タを格納できる容量を持つ
ように構成されている。上記ラインバッファ12-1、
12-2は、その一方のラインバッファに画像デ−タを
書き込んでいる間に、他方のラインバッファから画像デ
−タを出力するようにタイミングコントロ−ラ10から
の切り換え信号cnt(22)によって制御される。上記
タイミングコントロ−ラ10からはラインバッファ書き
込みアドレスwaddr信号23及び読み出しアドレスraddr
信号24が出力される。上記切り換え信号cnt(22)
がHighレベルのときはセレクタ11-1,11-2によっ
て、ラインバッファ12-2に書き込みアドレスwaddr
が、またラインバッファ12-1に読みだしアドレスrad
drが供給される。
れぞれ1ライン分の画像デ−タを格納できる容量を持つ
ように構成されている。上記ラインバッファ12-1、
12-2は、その一方のラインバッファに画像デ−タを
書き込んでいる間に、他方のラインバッファから画像デ
−タを出力するようにタイミングコントロ−ラ10から
の切り換え信号cnt(22)によって制御される。上記
タイミングコントロ−ラ10からはラインバッファ書き
込みアドレスwaddr信号23及び読み出しアドレスraddr
信号24が出力される。上記切り換え信号cnt(22)
がHighレベルのときはセレクタ11-1,11-2によっ
て、ラインバッファ12-2に書き込みアドレスwaddr
が、またラインバッファ12-1に読みだしアドレスrad
drが供給される。
【0013】読み出しアドレスraddrによってラインバ
ッファ12-1または12-2から読み出された画像デ−
タは、セレクタ11-3によって選択的にディジタルフ
ィルタ13に入力される。ディジタルフィルタ13はY
信号(もしくはC信号)からRGB信号への変換、水平
ライン間の補間フィルタ処理、垂直ライン間の補間フィ
ルタ処理等を行なう。そして、ディジタルフィルタ13
の出力はバッファとしてのFIFO14に入力される。
FIFO14は、非同期用クロック生成回路15からの
wcnt信号19によりディジタルフィルタ13の出力を内
部のラッチもしくはレジスタに順次に取り込み、かつrc
nt信号18により保持デ−タを出力するように構成され
ている。
ッファ12-1または12-2から読み出された画像デ−
タは、セレクタ11-3によって選択的にディジタルフ
ィルタ13に入力される。ディジタルフィルタ13はY
信号(もしくはC信号)からRGB信号への変換、水平
ライン間の補間フィルタ処理、垂直ライン間の補間フィ
ルタ処理等を行なう。そして、ディジタルフィルタ13
の出力はバッファとしてのFIFO14に入力される。
FIFO14は、非同期用クロック生成回路15からの
wcnt信号19によりディジタルフィルタ13の出力を内
部のラッチもしくはレジスタに順次に取り込み、かつrc
nt信号18により保持デ−タを出力するように構成され
ている。
【0014】上記タイミングコントロ−ラ10は、通常
の画像出力モードでは、システムクロック(sclk)5に
同期して上記ディジタルフィルタ13を動作させて一定
の周期で画像データをFIFO14を介してホスト制御
装置へ出力させる。
の画像出力モードでは、システムクロック(sclk)5に
同期して上記ディジタルフィルタ13を動作させて一定
の周期で画像データをFIFO14を介してホスト制御
装置へ出力させる。
【0015】しかして、上記タイミングコントロ−ラ1
0は、ホスト制御装置からのモード切換え信号MDCを
受けると上記ディジタルフィルタ13へのシステムクロ
ック(sclk)5の供給を遮断して非同期用クロック生成
回路15からの不定期的なクロック(aclk)17を供給
可能にする。これとともに、非同期用クロック生成回路
15が、通常の画像出力モ−ドとは異なり、ホスト制御
装置からのデ−タ要求host_reqに従い、デ−タを非同期
に出力する(以下このモ−ドを非同期モ−ドとよぶ)モ
−ドで動作する。
0は、ホスト制御装置からのモード切換え信号MDCを
受けると上記ディジタルフィルタ13へのシステムクロ
ック(sclk)5の供給を遮断して非同期用クロック生成
回路15からの不定期的なクロック(aclk)17を供給
可能にする。これとともに、非同期用クロック生成回路
15が、通常の画像出力モ−ドとは異なり、ホスト制御
装置からのデ−タ要求host_reqに従い、デ−タを非同期
に出力する(以下このモ−ドを非同期モ−ドとよぶ)モ
−ドで動作する。
【0016】具体的には、ホスト制御装置からの1画素
デ−タ転送要求(host_req信号3)があり、タイミング
コントローラ10からのラインバッファ12-1,2がデ
−タ出力可能であることを示すtran_rdy信号16がHigh
レベルのとき、ディジタルフィルタ13に供給されるac
lk信号17をシステムクロック(sclk)5に同期して変
化するクロックとし、データを出力させる。一方、非同
期用クロック生成回路15は、ホスト制御装置からの1
画素デ−タ転送要求がないか、または、tran_rdy信号1
6がLowレベル(ラインバッファ12-1、2がデ−タ出
力不可能)のときは上記aclk信号17をLowレベルにし
て画像出力を停止させる。
デ−タ転送要求(host_req信号3)があり、タイミング
コントローラ10からのラインバッファ12-1,2がデ
−タ出力可能であることを示すtran_rdy信号16がHigh
レベルのとき、ディジタルフィルタ13に供給されるac
lk信号17をシステムクロック(sclk)5に同期して変
化するクロックとし、データを出力させる。一方、非同
期用クロック生成回路15は、ホスト制御装置からの1
画素デ−タ転送要求がないか、または、tran_rdy信号1
6がLowレベル(ラインバッファ12-1、2がデ−タ出
力不可能)のときは上記aclk信号17をLowレベルにし
て画像出力を停止させる。
【0017】また、非同期用クロック生成回路15は、
ラインバッファ12-1、12−2がデ−タ出力不可能で
ある(すなわち、画像出力装置の都合でデ−タを出力で
きない)ときは、ホスト制御装置に対してHighレベルの
host_wait信号20を出力してデータ転送要求を待たせ
る。タイミングコントロ−ラ10はラインバッファ12
-1、12−2へのデ−タ書き込みとラインバッファ12
-1、12−2からのデ−タ出力を制御する機能を有し、
非同期モ−ドでは、非同期用クロック生成回路15から
のaclk信号17に従って動作し、ラインバッファ12-
1、12−2がデ−タ出力不可能である(すなわち、画
像出力装置の都合でデ−タを出力できない)ときは、tr
an_rdy信号16をLowレベルにする。tran_rdy信号16
はhost_wait信号20と同じ意味を持つ信号であるがタ
イミングとしては、tran_rdy信号16のHighレベルを確
認した後に、host_wait信号20がLowレベルに下げられ
る。tran_rdy信号16がLowレベルへ変化したときは同
じタイミングでhost_wait信号20がHighレベルに変化
される。
ラインバッファ12-1、12−2がデ−タ出力不可能で
ある(すなわち、画像出力装置の都合でデ−タを出力で
きない)ときは、ホスト制御装置に対してHighレベルの
host_wait信号20を出力してデータ転送要求を待たせ
る。タイミングコントロ−ラ10はラインバッファ12
-1、12−2へのデ−タ書き込みとラインバッファ12
-1、12−2からのデ−タ出力を制御する機能を有し、
非同期モ−ドでは、非同期用クロック生成回路15から
のaclk信号17に従って動作し、ラインバッファ12-
1、12−2がデ−タ出力不可能である(すなわち、画
像出力装置の都合でデ−タを出力できない)ときは、tr
an_rdy信号16をLowレベルにする。tran_rdy信号16
はhost_wait信号20と同じ意味を持つ信号であるがタ
イミングとしては、tran_rdy信号16のHighレベルを確
認した後に、host_wait信号20がLowレベルに下げられ
る。tran_rdy信号16がLowレベルへ変化したときは同
じタイミングでhost_wait信号20がHighレベルに変化
される。
【0018】図1のタイミングコントロ−ラ10の詳細
実施例を図3に、また動作タイミングチャ−トを図4に
示す。タイミングコントロ−ラ10は書き込みアドレス
生成部26と、読み出しアドレス生成部25と、コント
ロ−ラ27とからなる。書き込みアドレス生成部26は
コントロ−ラ27からのリセット信号reset(30)に
より動作を開始する。通常は1ライン分のデ−タをライ
ンバッファ12-1、2に書き込むので、アドレス信号Wa
ddr(23)はシステムクロック(sclk)5によって
「0」からインクリメントされて行く。そして、1ライ
ンの最後のデ−タを書き込むときの書き込みアドレス出
力時にライン書き込み終了信号wline_end(28)をコ
ントロ−ラ27に出力し、アドレスインクリメント動作
を停止する。図4では1ラインの書き込み動作区間をそ
れぞれw0,w1,w2,w3で示している。区間長が異なる
のは、1ライン分の転送データ数が異なることを想定し
ているためである。
実施例を図3に、また動作タイミングチャ−トを図4に
示す。タイミングコントロ−ラ10は書き込みアドレス
生成部26と、読み出しアドレス生成部25と、コント
ロ−ラ27とからなる。書き込みアドレス生成部26は
コントロ−ラ27からのリセット信号reset(30)に
より動作を開始する。通常は1ライン分のデ−タをライ
ンバッファ12-1、2に書き込むので、アドレス信号Wa
ddr(23)はシステムクロック(sclk)5によって
「0」からインクリメントされて行く。そして、1ライ
ンの最後のデ−タを書き込むときの書き込みアドレス出
力時にライン書き込み終了信号wline_end(28)をコ
ントロ−ラ27に出力し、アドレスインクリメント動作
を停止する。図4では1ラインの書き込み動作区間をそ
れぞれw0,w1,w2,w3で示している。区間長が異なる
のは、1ライン分の転送データ数が異なることを想定し
ているためである。
【0019】読み出しアドレス生成部25も同様に、コ
ントロ−ラ27からのリセット信号30により動作を開
始する。ホスト制御装置からのデ−タ要求により、aclk
信号17がクロック動作するので、このaclk信号17に
従い、読み出しアドレスRaddr(24)を「0」からイ
ンクリメントしていく。そして、1ラインの最後のデ−
タを読み出す時の読み出しアドレス出力時に、ライン読
み出し終了信号rline_end(29)をコントロ−ラ27
に出力してアドレスインクリメント動作を停止する。
ントロ−ラ27からのリセット信号30により動作を開
始する。ホスト制御装置からのデ−タ要求により、aclk
信号17がクロック動作するので、このaclk信号17に
従い、読み出しアドレスRaddr(24)を「0」からイ
ンクリメントしていく。そして、1ラインの最後のデ−
タを読み出す時の読み出しアドレス出力時に、ライン読
み出し終了信号rline_end(29)をコントロ−ラ27
に出力してアドレスインクリメント動作を停止する。
【0020】図4には1ラインの読み出し動作区間がそ
れぞれr0,r1,r2,r3で示されている。区間長が異な
るのは、もともと1ラインの転送画素数が異なるため
と、ホスト制御装置からの転送要求が非同期に発生する
(すなわちaclk信号17が間欠的にクロック動作する)
ことによるものである。
れぞれr0,r1,r2,r3で示されている。区間長が異な
るのは、もともと1ラインの転送画素数が異なるため
と、ホスト制御装置からの転送要求が非同期に発生する
(すなわちaclk信号17が間欠的にクロック動作する)
ことによるものである。
【0021】コントロ−ラ27は、前記読み出しアドレ
ス生成部25および書き込みアドレス生成部26の動作
を制御するものであり、システムクロック(sclk)5に
同期して動作する。コントローラ27は、ラインバッフ
ァ書き込みw0が終了した時点で、書き込みアドレス生
成部26からのライン書き込み終了信号wline_end(2
8)を受信して、アドレスリセット信号reset(30)
を発行するとともに、この時点でラインバッファ12-
1,2からデ−タの出力が可能となるので、デ−タ転送
レディ信号tran_rdy(16)をLowレベルからHighレベ
ルに変化させる。
ス生成部25および書き込みアドレス生成部26の動作
を制御するものであり、システムクロック(sclk)5に
同期して動作する。コントローラ27は、ラインバッフ
ァ書き込みw0が終了した時点で、書き込みアドレス生
成部26からのライン書き込み終了信号wline_end(2
8)を受信して、アドレスリセット信号reset(30)
を発行するとともに、この時点でラインバッファ12-
1,2からデ−タの出力が可能となるので、デ−タ転送
レディ信号tran_rdy(16)をLowレベルからHighレベ
ルに変化させる。
【0022】次に、ラインバッファ書き込みはw1(1
ライン目)を、ラインバッファ読み出しはr0(0ライ
ン目)を開始する。図4のケ−スでは、ラインバッファ
読み出しr0が先に動作終了するので、次のr1の転送を
開始する前に、ラインバッファ書き込みw1の動作が終
了するのを待つ必要がある。そこで、この間コントロー
ラ27は、tran_rdy信号16をLowレベルに落して、ホ
スト制御装置へのデ−タ転送をウェイト状態にする。そ
して、コントローラ27はwline_end信号28が発生し
た時点で、reset信号30を発行し、tran_rdy信号16
をHighレベルにして、次のラインの動作(w2,r1)へ
移行する。図4におけるw2,r1は書き込みが先に終了
し、読み出しが遅れた場合を示している。このケ−スで
は、rline_end信号29がHighレベルになった時点でr2
デ−タ転送可能になっているので、tran_rdy信号16を
Lowレベルに落す必要はない。
ライン目)を、ラインバッファ読み出しはr0(0ライ
ン目)を開始する。図4のケ−スでは、ラインバッファ
読み出しr0が先に動作終了するので、次のr1の転送を
開始する前に、ラインバッファ書き込みw1の動作が終
了するのを待つ必要がある。そこで、この間コントロー
ラ27は、tran_rdy信号16をLowレベルに落して、ホ
スト制御装置へのデ−タ転送をウェイト状態にする。そ
して、コントローラ27はwline_end信号28が発生し
た時点で、reset信号30を発行し、tran_rdy信号16
をHighレベルにして、次のラインの動作(w2,r1)へ
移行する。図4におけるw2,r1は書き込みが先に終了
し、読み出しが遅れた場合を示している。このケ−スで
は、rline_end信号29がHighレベルになった時点でr2
デ−タ転送可能になっているので、tran_rdy信号16を
Lowレベルに落す必要はない。
【0023】図3に示す実施例には次に示す利点があ
る。すなわち、ラインバッファ12-1,2への書き込
みを制御する書き込みアドレス生成部26は、システム
クロック(sclk)5にて動作するので、1ラインの転送
時間は転送画素数に比例し、ホスト制御装置からの転送
要求には依存しない。そこで、RAMインタフェース7
は、ラインバッファ12-1,2への書き込み動作が終
了した後、別の仕事を割り当てることが可能となる。例
として圧縮デ−タ復号化装置として知られているMPEGVI
DEO(MPEGビデオ規格に従ったデコーダ)をあげる
と、RAMインタフェース7はラインバッファ12-1、
2へのデ−タ転送の他に、圧縮デ−タの入出力、参照画
像デ−タの入出力、復号化デ−タの入出力等があり、そ
れぞれの仕事を時分割で行う。本実施例を用いれば、ホ
スト制御装置からのデ−タ要求待ちにより不要なオ−バ
−ヘッドを防ぐことが出来る。
る。すなわち、ラインバッファ12-1,2への書き込
みを制御する書き込みアドレス生成部26は、システム
クロック(sclk)5にて動作するので、1ラインの転送
時間は転送画素数に比例し、ホスト制御装置からの転送
要求には依存しない。そこで、RAMインタフェース7
は、ラインバッファ12-1,2への書き込み動作が終
了した後、別の仕事を割り当てることが可能となる。例
として圧縮デ−タ復号化装置として知られているMPEGVI
DEO(MPEGビデオ規格に従ったデコーダ)をあげる
と、RAMインタフェース7はラインバッファ12-1、
2へのデ−タ転送の他に、圧縮デ−タの入出力、参照画
像デ−タの入出力、復号化デ−タの入出力等があり、そ
れぞれの仕事を時分割で行う。本実施例を用いれば、ホ
スト制御装置からのデ−タ要求待ちにより不要なオ−バ
−ヘッドを防ぐことが出来る。
【0024】図5に図1の非同期用クロック生成回路1
5の詳細実施例を、図6に図1のFIFO14の詳細実
施例を示す。非同期用クロック生成回路15は、ホスト
制御装置からのデ−タ要求host_req信号3の立ち下がり
エッジにより出力が変化するトグル型フリップフロップ
31を備えており、このフリップフロップ31から出力
されるrcnt信号18はデ−タ要求host_req信号3が立ち
下がる度に、High,Lowと交互に変化していく。このrcnt
信号18はFIFO14に出力され、図6に示すよう
に、インバ−タ37-1を一部経由して、トライステ−
トバッファ36-1、2のコントロ−ル端子に入力され、
ラッチ回路39-1と39-2の出力を切り替える。
5の詳細実施例を、図6に図1のFIFO14の詳細実
施例を示す。非同期用クロック生成回路15は、ホスト
制御装置からのデ−タ要求host_req信号3の立ち下がり
エッジにより出力が変化するトグル型フリップフロップ
31を備えており、このフリップフロップ31から出力
されるrcnt信号18はデ−タ要求host_req信号3が立ち
下がる度に、High,Lowと交互に変化していく。このrcnt
信号18はFIFO14に出力され、図6に示すよう
に、インバ−タ37-1を一部経由して、トライステ−
トバッファ36-1、2のコントロ−ル端子に入力され、
ラッチ回路39-1と39-2の出力を切り替える。
【0025】図5の非同期用コントロ−ラ32は、タイ
ミングコントローラ10からのtran_rdy信号16がHigh
レベルでかつrcnt信号18が変化したときに、clkgo信
号35をシステムクロック(sclk)5の1周期分Highレ
ベルにする。clkgo信号35は2入力AND回路33に
入力され、システムクロック(sclk)5との論理積がと
られてaclk信号17が生成される。また、clkgo信号3
5はクロック付きトグルフリップフロップ34に入力さ
れ、clkgo信号35が変化するとシステムクロック(scl
k)5のタイミングで出力wcnt信号19がHigh,Lowと交
互に変化していく。つまり、非同期用コントロ−ラ32
は、tran_rdy信号16がHighレベルの時にrcnt信号18
とwcnt信号19がハンドシェイクするように制御する。
ミングコントローラ10からのtran_rdy信号16がHigh
レベルでかつrcnt信号18が変化したときに、clkgo信
号35をシステムクロック(sclk)5の1周期分Highレ
ベルにする。clkgo信号35は2入力AND回路33に
入力され、システムクロック(sclk)5との論理積がと
られてaclk信号17が生成される。また、clkgo信号3
5はクロック付きトグルフリップフロップ34に入力さ
れ、clkgo信号35が変化するとシステムクロック(scl
k)5のタイミングで出力wcnt信号19がHigh,Lowと交
互に変化していく。つまり、非同期用コントロ−ラ32
は、tran_rdy信号16がHighレベルの時にrcnt信号18
とwcnt信号19がハンドシェイクするように制御する。
【0026】フリップフロップ34から出力されたwcnt
信号19はFIFO14に供給され、図6に示されてい
るFIFO14用バッファであるラッチ回路39-1、3
9-2のクロックとして用いられる。このとき一方のラ
ッチ回路39-2にはwcnt信号19がインバ−タ37-2
を介して供給されることによりディジタルフィルタ13
の出力であるin38がラッチ回路39-1、2に交互に書
き込まれる。
信号19はFIFO14に供給され、図6に示されてい
るFIFO14用バッファであるラッチ回路39-1、3
9-2のクロックとして用いられる。このとき一方のラ
ッチ回路39-2にはwcnt信号19がインバ−タ37-2
を介して供給されることによりディジタルフィルタ13
の出力であるin38がラッチ回路39-1、2に交互に書
き込まれる。
【0027】図5の非同期コントロ−ラ17はタイミン
グコントローラ10からのtran_rdy信号16がLowレベ
ルの時はclkgo信号35とhost_wait信号20をLowレベ
ルにする。clkgo信号35がLowレベルにされるとaclk信
号17のクロック動作が停止される。また、host_wait
信号20がLowレベルにされると、ホスト制御装置のデ
−タ要求が待たせることになる。ここで、host_wait信
号20に対して、ホスト制御装置が反応するのが遅れた
場合、つぎのように動作する。
グコントローラ10からのtran_rdy信号16がLowレベ
ルの時はclkgo信号35とhost_wait信号20をLowレベ
ルにする。clkgo信号35がLowレベルにされるとaclk信
号17のクロック動作が停止される。また、host_wait
信号20がLowレベルにされると、ホスト制御装置のデ
−タ要求が待たせることになる。ここで、host_wait信
号20に対して、ホスト制御装置が反応するのが遅れた
場合、つぎのように動作する。
【0028】FIFO14は2面のバッファ(ラッチ)
を持っているので、host_wait信号20を Highレベルに
した後、1画素分のデ−タは出力することが出来る。ホ
スト制御装置が余分にデ−タを読み出した場合には、rc
nt信号18とwcnt信号19の関係が変化する。非同期コ
ントロ−ラ17はこのrcnt信号18とwcnt信号19の関
係の変化を検出して、ホスト制御装置がデ−タを余分に
読み出した場合には、host_wait信号20がHighレベル
の間に、tran_rdy信号16=Highを検出したら、wcnt信
号19を1つ変化させて、FIFO14の2面バッファ
(39-1,39-2)に出力可能なデ−タを収納した後
に、host_wait信号20をLowレベルにして、ホスト制御
装置とのデ−タ転送を再開する。
を持っているので、host_wait信号20を Highレベルに
した後、1画素分のデ−タは出力することが出来る。ホ
スト制御装置が余分にデ−タを読み出した場合には、rc
nt信号18とwcnt信号19の関係が変化する。非同期コ
ントロ−ラ17はこのrcnt信号18とwcnt信号19の関
係の変化を検出して、ホスト制御装置がデ−タを余分に
読み出した場合には、host_wait信号20がHighレベル
の間に、tran_rdy信号16=Highを検出したら、wcnt信
号19を1つ変化させて、FIFO14の2面バッファ
(39-1,39-2)に出力可能なデ−タを収納した後
に、host_wait信号20をLowレベルにして、ホスト制御
装置とのデ−タ転送を再開する。
【0029】図7に図5、6の実施例の回路の動作タイ
ミングを示す。wcnt信号19の変化により、ラッチ回路
39-1に0、2、4番目のデ−タが書き込まれ、ラッチ
回路39-2には1、3、5番目のデ−タが書き込まれ
る。rcnt信号18の変化によりラッチ回路39-1と3
9-2の保持デ−タが交互に読み出され、結果として0、
1、2、3、4番の順序でFIFO14からデ−タが読み
出される。このように、出力段に2段のFIFOを設け
るだけで簡単な制御回路により、ホスト制御装置との非
同期転送が実現できる。
ミングを示す。wcnt信号19の変化により、ラッチ回路
39-1に0、2、4番目のデ−タが書き込まれ、ラッチ
回路39-2には1、3、5番目のデ−タが書き込まれ
る。rcnt信号18の変化によりラッチ回路39-1と3
9-2の保持デ−タが交互に読み出され、結果として0、
1、2、3、4番の順序でFIFO14からデ−タが読み
出される。このように、出力段に2段のFIFOを設け
るだけで簡単な制御回路により、ホスト制御装置との非
同期転送が実現できる。
【0030】以上本発明者によってなされた発明を実施
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
例に基づき具体的に説明したが、本発明は上記実施例に
限定されるものではなく、その要旨を逸脱しない範囲で
種々変更可能であることはいうまでもない。
【0031】
【発明の効果】本発明によると、従来必要としていた外
付け回路としてのデ−タバッファが不要となる。また本
発明に係る画像出力装置は、ホスト制御装置との間のデ
−タのやり取りをハンドシェイク動作により実現するの
で、1回のデ−タ転送量に制限がなくなるという効果が
ある。
付け回路としてのデ−タバッファが不要となる。また本
発明に係る画像出力装置は、ホスト制御装置との間のデ
−タのやり取りをハンドシェイク動作により実現するの
で、1回のデ−タ転送量に制限がなくなるという効果が
ある。
【図1】本発明の画像出力装置の代表的な実施例を示す
ブロック図。
ブロック図。
【図2】従来の画像出力装置を用いたシステムの一例を
示すブロック図。
示すブロック図。
【図3】図1の実施例におけるタイミングコントロ−ラ
の一例を示すブロック図。
の一例を示すブロック図。
【図4】タイミングコントロ−ラの動作タイミングを示
すタイミングチャ−ト。
すタイミングチャ−ト。
【図5】図1の実施例における非同期用クロック生成回
路の一例を示すブロック図。
路の一例を示すブロック図。
【図6】図1の実施例におけるFIFOの一例を示すブ
ロック図。
ロック図。
【図7】図5、6の実施例の回路の動作タイミングを示
すタイミングチャ−ト。
すタイミングチャ−ト。
1 画像出力装置 2 デ−タバッファ 6 記憶装置 7 RAMインタフェース 10 タイミングコントロ−ラ 12 ラインバッファ 13 デジタルフィルタ 14 FIFO 15 非同期用クロック生成回路 25 読み出しアドレス生成回路 26 書き込みアドレス生成回路 27 コントロ−ラ 32 非同期用コントロ−ラ 31 トグル型フリップフロップ 34 トグル型フリップフロップ、クロック付き
フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 FI 技術表示箇所 H03M 7/30 Z 9382−5K (72)発明者 木村 淳一 東京都国分寺市東恋ケ窪1丁目280番地 株式会社日立製作所中央研究所内 (72)発明者 奥ノ木 豊 東京都大田区羽田1丁目2番12号 株式会 社セガ・エンタープライゼス内
Claims (5)
- 【請求項1】 画像デ−タを記憶する記憶装置と、該記
憶装置から順次デ−タを読み出して表示可能な画像デ−
タに変換する表示回路と、該表示回路の動作タイミング
を制御するタイミングコントロ−ラとよりなる画像出力
装置において、ホスト制御装置からのデ−タ転送要求に
基づいて、前記タイミングコントロ−ラの動作モードを
切り替えることにより、デ−タ転送要求分のデ−タ数の
画像を出力可能に構成されていることを特徴とした画像
出力装置。 - 【請求項2】 前記タイミングコントロ−ラの中に、ホ
スト制御装置からのデ−タ転送要求の有無により、表示
回路用クロックを生成または停止させる非同期転送用ク
ロック生成回路を持つことを特徴とする請求項1に記載
の画像出力装置。 - 【請求項3】 前記請求項1の画像出力装置において、
前記表示回路の中に表示可能画像デ−タを蓄えるFIF
O方式のバッファメモリを持ち、ホスト制御装置からの
デ−タ転送要求により上記バッファメモリから順次デ−
タを出力することを特徴とする請求項1または2に記載
の画像出力装置。 - 【請求項4】 前記表示回路は、前記記憶装置から読み
出された1ライン分のデ−タを蓄えるラインバッファ
と、該ラインバッファの出力に対して少なくとも垂直、
水平のフィルタ処理を行うフィルタ処理回路とより構成
され、前記ホスト制御装置からのデ−タ転送要求によ
り、前記タイミングコントロ−ラの動作を切り替えて、
上記ラインバッファの出力タイミング及びフィルタ処理
回路の動作タイミングを変更することを特徴とした請求
項1、2または3に記載の画像出力装置。 - 【請求項5】 請求項1,2,3または4に記載の画像
出力装置と、符号化された入力画像データを復号化する
復号化回路とを備え、該復号化回路により復号化された
画像データが前記記憶装置に格納可能に構成されてなる
ことを特徴とした画像復号化装置。
Priority Applications (3)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6283838A JPH08147479A (ja) | 1994-11-17 | 1994-11-17 | 画像出力装置並びに画像復号化装置 |
KR1019950040459A KR960018863A (ko) | 1994-11-17 | 1995-11-09 | 화상출력장치 및 화상복호화 장치 |
US09/003,466 US6154202A (en) | 1994-11-17 | 1998-01-05 | Image output apparatus and image decoder |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP6283838A JPH08147479A (ja) | 1994-11-17 | 1994-11-17 | 画像出力装置並びに画像復号化装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH08147479A true JPH08147479A (ja) | 1996-06-07 |
Family
ID=17670821
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP6283838A Withdrawn JPH08147479A (ja) | 1994-11-17 | 1994-11-17 | 画像出力装置並びに画像復号化装置 |
Country Status (3)
Country | Link |
---|---|
US (1) | US6154202A (ja) |
JP (1) | JPH08147479A (ja) |
KR (1) | KR960018863A (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4501167B2 (ja) * | 1998-11-09 | 2010-07-14 | コニカミノルタビジネステクノロジーズ株式会社 | 画像処理システム |
US11557364B1 (en) * | 2021-07-27 | 2023-01-17 | Stmicroelectronics International N.V. | ATPG testing method for latch based memories, for area reduction |
Family Cites Families (24)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS60229160A (ja) * | 1984-04-26 | 1985-11-14 | Toshiba Corp | マルチプロセツサシステム |
CA1265610A (en) * | 1986-01-31 | 1990-02-06 | Shigenori Tokumitsu | Digital video encoder circuit |
US4748618A (en) * | 1986-05-21 | 1988-05-31 | Bell Communications Research, Inc. | Telecommunications interface |
US5045853A (en) * | 1987-06-17 | 1991-09-03 | Intel Corporation | Method and apparatus for statistically encoding digital data |
US4837680A (en) * | 1987-08-28 | 1989-06-06 | International Business Machines Corporation | Controlling asynchronously operating peripherals |
US4941193A (en) * | 1987-10-02 | 1990-07-10 | Iterated Systems, Inc. | Methods and apparatus for image compression by iterated function system |
KR0176706B1 (ko) * | 1989-05-02 | 1999-05-15 | 오가 노리오 | 화상판독장치 및 화상판독방법 |
JP2637821B2 (ja) * | 1989-05-30 | 1997-08-06 | シャープ株式会社 | スーパーインポーズ装置 |
CA2014631A1 (en) * | 1989-06-20 | 1990-12-20 | James B. Munson | Color information storage and processing system |
US5187779A (en) * | 1989-08-11 | 1993-02-16 | Micral, Inc. | Memory controller with synchronous processor bus and asynchronous i/o bus interfaces |
US5258750A (en) * | 1989-09-21 | 1993-11-02 | New Media Graphics Corporation | Color synchronizer and windowing system for use in a video/graphics system |
US4949169A (en) * | 1989-10-27 | 1990-08-14 | International Business Machines Corporation | Audio-video data interface for a high speed communication link in a video-graphics display window environment |
JP3020528B2 (ja) * | 1989-12-14 | 2000-03-15 | キヤノン株式会社 | 画像処理装置 |
JP3218567B2 (ja) * | 1990-09-28 | 2001-10-15 | クロームアロイ・ガス・タービン・コーポレイション | 高強力ニッケル基超合金類の溶接 |
US5212742A (en) * | 1991-05-24 | 1993-05-18 | Apple Computer, Inc. | Method and apparatus for encoding/decoding image data |
TW256896B (ja) * | 1991-07-19 | 1995-09-11 | Sony Co Ltd | |
US5566003A (en) * | 1992-01-21 | 1996-10-15 | Canon Kabushiki Kaisha | Image processing system in which the transmitter and receiver have different data resolutions and data is transmitted at the receiver resolution |
JPH0635867A (ja) * | 1992-07-13 | 1994-02-10 | Mita Ind Co Ltd | 画像データ処理回路およびその処理回路のための記憶手段のアクセス方法 |
CA2095756C (en) * | 1992-08-14 | 2001-04-24 | Albert D. Edgar | Method and apparatus for linear color processing |
WO1994010685A1 (en) * | 1992-10-30 | 1994-05-11 | Sega Enterprises, Ltd. | Information processing apparatus |
US5477397A (en) * | 1993-02-23 | 1995-12-19 | Matsushita Electric Corporation Of America | Digital high definition television receiver with features that facilitate trick-play modes on a digital VCR |
US5866597A (en) * | 1993-03-19 | 1999-02-02 | Glaxo Wellcome Inc. | Use of triazine compounds for the treatment of memory and learning disorders |
US5486864A (en) * | 1993-05-13 | 1996-01-23 | Rca Thomson Licensing Corporation | Differential time code method and apparatus as for a compressed video signal |
US5539467A (en) * | 1993-09-14 | 1996-07-23 | Goldstar Co., Ltd. | B-frame processing apparatus including a motion compensation apparatus in the unit of a half pixel for an image decoder |
-
1994
- 1994-11-17 JP JP6283838A patent/JPH08147479A/ja not_active Withdrawn
-
1995
- 1995-11-09 KR KR1019950040459A patent/KR960018863A/ko not_active Application Discontinuation
-
1998
- 1998-01-05 US US09/003,466 patent/US6154202A/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
KR960018863A (ko) | 1996-06-17 |
US6154202A (en) | 2000-11-28 |
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Legal Events
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---|---|---|---|
A300 | Application deemed to be withdrawn because no request for examination was validly filed |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20020205 |