JP4501167B2 - 画像処理システム - Google Patents
画像処理システム Download PDFInfo
- Publication number
- JP4501167B2 JP4501167B2 JP31799798A JP31799798A JP4501167B2 JP 4501167 B2 JP4501167 B2 JP 4501167B2 JP 31799798 A JP31799798 A JP 31799798A JP 31799798 A JP31799798 A JP 31799798A JP 4501167 B2 JP4501167 B2 JP 4501167B2
- Authority
- JP
- Japan
- Prior art keywords
- processing
- image
- memory
- output
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/387—Composing, repositioning or otherwise geometrically modifying originals
- H04N1/3871—Composing, repositioning or otherwise geometrically modifying originals the composed originals being of different kinds, e.g. low- and high-resolution originals
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N1/00—Scanning, transmission or reproduction of documents or the like, e.g. facsimile transmission; Details thereof
- H04N1/32—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device
- H04N1/32561—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device using a programmed control device, e.g. a microprocessor
- H04N1/32598—Bus based systems
Description
【発明の属する技術分野】
この発明は画像処理システムに関し、特に同期式の処理手段と非同期式の処理手段とを有する画像処理システムに関する。
【0002】
【従来の技術】
従来よりメモリに記録された画像データの読出を行ない、読出された画像データに対して画像処理を行なう画像処理装置が知られている。画像処理装置は同期式の回路または非同期式の回路で構成することができる。ここで同期式の回路の例としては、ASIC(application specific integrated circuit )などのハードウェア回路が挙げられ、非同期式の回路の例としてMPUなどにより構成されるソフトウェアによる処理を行なう回路が挙げられる。
【0003】
【発明が解決しようとする課題】
しかしながら、従来の画像処理装置には以下のような問題点があった。
【0004】
すなわち、全体を同期式の回路で構成した画像処理装置においては、処理速度が負荷の重い処理によって決まってしまい、負荷の重い処理を行なう必要がなくても処理が遅くなってしまうという問題点がある。これは、どんな画像データの処理を行なう場合にあっても、負荷の重い処理にかかる時間分の処理が必要となるからである。たとえば、図11に示されるように、同期式の回路900を、ラインメモリ901と、マトリックス処理部903と、γ補正部905とで構成すると、常にNライン分の画像データをラインメモリ901に格納しなればならないため、データの遅れが生じる。また、常に複雑なマトリックス演算処理(たとえば浮動小数点の積算処理など)を行なうため、データ(演算結果)の遅れが生じるのである。
【0005】
また、全体を同期式の回路で構成すると、同期式の回路自体が複雑となり、柔軟性がなくなるため、画像データの解像度などが変更された場合に装置の全体構成を変更する必要が生じ、コストアップに繋がる。
【0006】
一方、画像処理装置の全体を非同期式の回路で構成すると、高速処理が困難となる。
【0007】
そこでこの発明は、高速処理が可能であり、かつ解像度が変更などされた場合のコストアップを防止することができる画像処理装置を提供することを目的としている。
【0008】
【課題を解決するための手段】
上記目的を達成するためこの発明のある局面に従うと画像処理システムは、処理の対象となる画像データに対し第1の画像処理を行なう同期式の処理手段と、処理の対象となる画像データの所定領域の画像データに対し第2の画像処理を行なう非同期式の処理手段と、同期式の処理手段の出力および非同期式の処理手段の出力を合成して1つの画像データとする合成手段とを備える。
【0009】
好ましくは合成手段は、同期式の処理手段の出力を記憶するメモリと、メモリに記憶された同期式の処理手段の出力の一部を非同期式の処理手段の出力で置換える置換手段とを含む。
【0010】
さらに好ましくは画像処理システムは、同期式の処理手段の出力がメモリに記録される状態を検出することで、置換手段による置換えのタイミングを制御する制御手段をさらに備える。
【0011】
これらの発明に従うと、所定領域の画像データに対してのみ非同期式の処理手段が第2の画像処理を行なうため、高速処理が可能な画像処理システムを提供できる。また第2の画像処理を行なうべき所定領域が存在しない場合には同期式の処理手段の出力のみを使用すればよいため、高速な処理が可能となる。
【0012】
また、非同期式の処理手段は、柔軟性があるため、画像データの解像度などが変化した場合に、変更が必要となる処理内容(たとえばN次元処理)のみを変更することが容易である。したがって、解像度などが変更となった場合にも、コストアップを防止することができる。
【0013】
また同期式の処理手段が処理を行なっている間に、非同期式の処理手段が第2の画像処理を行なうようにすると、さらに高速な処理が可能である。
【0014】
【発明の実施の形態】
図1は、以下に説明する本発明の実施の形態における画像処理装置の動作を説明するための図である。図を参照して、原稿画像データ100のすべての領域に対して同期式の回路が負荷の軽い画像処理を行なう。その結果はメモリに書込まれる。また、原稿画像データ100内のマトリックス演算などの負荷の重い処理を必要とする領域(たとえば文字領域)100a,100bに対しては、非同期式の回路がマトリックス演算などの処理を行なう。同期式の回路の処理結果が書込まれたメモリに対し、非同期式の回路の処理結果がオーバライトされる。
【0015】
同期式の回路により原稿画像データの全領域に対しては高速な画像処理を行なうことができ、マトリックス演算などの処理を必要とする領域のみに対し非同期式の回路による画像処理が行なわれる。同期式の回路の行なう処理としてたとえばγ補正などの1次元処理があり、非同期式の回路が行なう処理として文字領域に対するエッジ強調処理、網点領域に対する平滑化処理などの2次元処理がある。
【0016】
また、非同期式の回路は柔軟性があるため、画像データの解像度などが変更されたときに処理内容を変更することが容易であり、コストの発生を防ぐことができる。
【0017】
図2は、画像処理装置の動作をさらに詳しく説明するための図である。図を参照して、処理の対象となる画像は横WX画素、縦WY画素の容量を有する入力画像メモリに格納される。入力画像メモリ内の1つの画素のデータIDiがシリアルに読出され、所定の関数によりγ補正され、γ補正データODi1とされる。
【0018】
γ補正データODi1は、出力画像メモリの対応するアドレスに記録される。すべての画素に対し、γ補正が行なわれる。
【0019】
次に、入力画像メモリの中の所定の領域内の画素に対し、マトリックス演算が行なわれる。マトリックス演算の対象となる画素のアドレスを(i,j)とし、そのアドレスのデータをD(i,j)とし、マトリックスの大きさを横M、縦Nとすると、マトリックス演算後のデータは、以下の式(1)で表わされる。
【0020】
TΣk(i,j)・D(i,j) …(1)
ただし、T,k(i,j)は定数であり、i=0〜(M−1)、j=0〜(N−1)である。その後、マトリックス演算後のデータに対し、γ補正が行なわれデータODi2とされる。
【0021】
出力画像メモリにはまず、γ補正データODi1が書込まれ、その後所定の位置にデータODi2が書込まれる。
【0022】
[第1の実施の形態]
図3は、本発明の第1の実施の形態における画像処理装置の構成を示すブロック図である。図を参照して、画像処理装置は入力画像メモリ201と、入力メモリ制御部203と、γ補正部205と、出力メモリ制御部207と、マトリックス演算部209と、出力画像メモリ211とから構成される。入力データの処理にあたっては、入力データ用のデータバスが用いられ、出力用のデータの処理にあたっては出力データ用のデータバスが用いられている。
【0023】
スキャナなどにより入力された画像データは、一旦入力画像メモリ201に格納される。入力画像メモリ201の格納容量は、画像データのサイズが(主走査画素数,副走査画素数)=(WX,WY)の場合には、モノクロ画像でWX×WYとなる。また、カラー(RGB)画像ではWX×WY×3となる。カラー(CMYK)画像ではWX×WY×4となる。以降の実施の形態の説明においては、説明を簡単にするために入力画像メモリ201の格納容量がWX×WYであるものとして説明している。また、本実施の形態においては画像データの符号化を行なっていないが、符号化処理を行なうようにし、入力画像メモリ201のメモリ容量を削減するようにしてもよい。
【0024】
入力メモリ制御部203、γ補正部205および出力メモリ制御部207では、回路が比較的簡単なロジックで構成されるため、高速化処理が可能なASIC回路で構成される。マトリックス演算部209は、M×N画素の画像データを読出し、複雑な演算を行なうため、複雑な演算が可能なMPU(マイクロプロセッサ)が採用されている。
【0025】
入力メモリ制御部203は、DMA(ダイレクトメモリアクセス)制御により、開始アドレスから順に終了アドレス(開始アドレス+WX×WY)まで、入力画像メモリ201に格納された画像データを読出す。また、入力メモリ制御部203は、入力画像メモリ201へのアクセスがビジー状態であるか否かを示す状態フラグ(imbフラグ)を内部レジスタに持つ。
【0026】
γ補正部205は、図示しない内部RAMに格納された、入力データ(8bit:0〜255)に対する出力データ(8bit:0〜255)のテーブルに応じ、入力されたデータを変換し出力する。
【0027】
出力メモリ制御部207は、DMA制御により、開始アドレスから順に終了アドレス(開始アドレス+WX×WY)まで、出力画像メモリ211にγ補正後のデータを書込む。また、出力メモリ制御部207は、出力画像メモリ211へのアクセスがビジー状態であるか否かを示す状態フラグ(ombフラグ)を内部レジスタに持つ。
【0028】
マトリックス演算部209は入力メモリ制御部203のimbフラグを監視し、ノンビジー状態であれば、入力画像メモリ201から注目画素を含むM×N画素のデータをランダムアクセスにより読出す。そして、文字領域においてはエッジ強調処理、網点領域においてはスムージング処理といったマトリックス演算を行なう。さらに、マトリックス演算部209はロジック構成されたγ補正と同様の処理を行なう。マトリックス演算部209は、出力メモリ制御部207のombフラグを監視し、ノンビジー状態であれば、注目画素に対応した出力画像メモリ211のアドレスにマトリックス演算結果から得られたデータを書込む。これにより、γ補正部205によるγ補正後のデータは、出力画像メモリ211内において置換されることになる。
【0029】
なお、マトリックス演算を行なう領域はマトリックス演算部209で判定するようにしてもよいし、予め領域の判定結果をデータバスを介して入力するようにしてもよい。
【0030】
出力画像メモリ211に書込まれたγ補正およびマトリックス演算処理後の出力画像データは、データバスを介してプリンタエンジンなどに出力される。
【0031】
この実施の形態においては入力画像メモリ201に画像データが書込まれると、まず入力メモリ制御部203、γ補正部205および出力メモリ制御部207が入力画像メモリ201内の画像データに対しγ補正などの負荷の軽い1次元的な処理を行なう。この処理が行なわれている間、入力メモリ制御部203内のimbフラグがビジー状態となるため、マトリックス演算部209は入力画像メモリ201からの読出を行なうことができない。
【0032】
入力画像メモリ201内のすべての画像データに対しγ補正が行なわれた後に、マトリックス演算部209は入力画像メモリ201内に記憶された画像データの所定の領域から処理の対象となる画像データを取出し、2次元的な処理を行なう。この処理結果が出力画像メモリ211内の所定領域に上書きされる。
【0033】
図4は、マトリックス演算部209が行なう処理について説明するためのフローチャートである。図を参照して、ステップS101で初期化が行なわれ、ステップS103において入力画像メモリ201内の処理の対象となる注目画素アドレスが決定される。そして、ステップS105で入力メモリ制御部203のアクセス状態(imbフラグ)を確認し、ビジー状態であれば、待機する(S107)。
【0034】
ビジー状態でなければ、ステップS109において入力画像メモリ201から注目画素を中心としたM×Nのマトリックス分の画像データが読出される。ステップS111でM×Nのマトリックスの演算処理が行なわれる。
【0035】
続いてステップS113で演算処理が行なわれた画像データに対しγ補正が行なわれる。
【0036】
ステップS115で出力メモリ制御部207のアクセス状態(ombフラグ)が確認される。ステップS117で出力メモリ制御部207のアクセス状態がビジーでなくなるまで待つ。ステップS119で出力メモリ制御部207の出力画像メモリ211に対する書込アドレスを確認する。これは、出力メモリ制御部207によって、γ補正されたデータが注目画素のアドレスに書込まれるまで、マトリックス演算後のデータの書込を待機させるものである。ステップS121で出力画像メモリ211に対しマトリックス演算後のデータがオーバライトされる。
【0037】
ステップS123ですべてのマトリックス演算を終了したかが判定され、YESであれば終了する。一方、ステップS123でNOであれば、ステップS103に戻る。
【0038】
以上のように、ステップS105および107により、マトリックス演算部209による入力画像メモリ201からの画像データの読出は、入力メモリ制御部203がノンビジーのときに行なわれる。これにより、入力メモリ制御部203による入力画像メモリ201のアクセスが優先される。
【0039】
また、ステップS115およびS117により、マトリックス演算部209による書込は常に出力メモリ制御部207がノンビジーのときに行なわれる。これにより出力メモリ制御部207による出力画像メモリ211へのアクセスが優先される。なお、出力メモリ制御部207に1ライン分の処理結果を蓄えるメモリを設け、出力メモリ制御部207が1ラインの処理を終了し、次のラインの処理を開始するまでにのみ出力メモリ制御部207が出力画像メモリ211にアクセスを行なうようにしてもよい。
【0040】
[第2の実施の形態]
第2の実施の形態における画像処理装置の構成は第1の実施の形態のそれと同じであるためここでの説明を繰返さない。第2の実施の形態における画像処理装置では、図4に示される処理に代えて、図5に示されるフローチャートが実行される。この実施の形態における画像処理装置は、マトリックス演算部209が入力画像メモリ201に格納されている画像データをスキャンすることで、網点領域またはエッジ領域を検出し、その検出された領域に対し画像処理を行なうことを特徴としている。
【0041】
図5を参照して、ステップS201において初期化が行なわれる。ステップS203において入力画像メモリ201に対するアクセスが可能であるかをimbフラグにより確認する。そして、アクセス可能となるまで待機する。
【0042】
ステップS205で入力画像メモリ201に格納されている画像データの中から注目画素を中心とした5×5の画素からなるマトリックスを抽出する。ステップS207で注目画素が孤立点であるかを判別する。YESであれば、ステップS209で5×5の画素のマトリックスよりさらに大きい9×41の画素のマトリックスを抽出し、そのマトリックスが網点画像であるかの判別を行なう(S211)。
【0043】
網点画像であれば、ステップS213において5×5画素のデータを用いたスムージング処理を行なう。その後、ステップS215でγ処理を行ない、ステップS217で出力画像メモリ211へのアクセスが可能であるかをombフラグにより確認する。出力画像メモリへのアクセスが可能であれば、ステップS219で出力画像メモリへデータの書込が行なわれる。次に、ステップS221ですべてのデータの処理を終了したかが判定され、YESであれば終了する。
【0044】
一方、ステップS221でNOであれば、ステップS203へ戻る。また、ステップS211でNOであれば、ステップS221へ進む。
【0045】
また、ステップS207で孤立点でないと判別されたのであれば、ステップS223においてエッジ画像であるかの判定が行なわれ、YESであればステップS225でエッジ強調処理が行なわれ、ステップS215へ進む。
【0046】
また、ステップS223でNOであれば、ステップS221へ進む。
本実施の形態におけるマトリックス演算部における処理時間は以下のようになる。
【0047】
(注目画素が網点の場合に対する処理時間)=(5×5画素マトリックス読出時間)+(孤立点判別時間)+(9×41画素マトリックス読出時間)+(網点判別時間)+(5×5画素スムージング処理時間)+(γ処理時間)
(注目画素がエッジの場合に対する処理時間)=(5×5画素マトリックス読出時間)+(孤立点判別時間)+(5×5画素エッジ強調処理時間)+(γ処理時間)
(注目画素がエッジまたは網点以外でありかつ孤立点でない場合に対する処理時間)=(5×5画素マトリックス読出時間)+(孤立点判別時間)
(注目画素がエッジまたは網点以外でありかつ孤立点である場合に対する処理時間)=(5×5画素マトリックス読出時間)+(孤立点判別時間)+(9×41画素マトリックス読出時間)+(網点判別時間)
以上を考慮すると、処理時間としては、
(注目画素がエッジまたは網点以外でありかつ孤立点でない場合に対する処理時間)<(注目画素がエッジの場合に対する処理時間)<(注目画素がエッジまたは網点以外でかつ孤立点である場合に対する処理時間)<(注目画素が網点の場合に対する処理時間)となる。
【0048】
[第3の実施の形態]
図6は、第3の実施の形態における画像処理装置の構成を示すブロック図である。この画像処理装置は、図3に示される第1の実施の形態の画像処理装置のデータバスに領域判別メモリ251を接続したものである。領域判別メモリ251は入力画像メモリ201内に格納された画像データの領域の判別結果を予め記録する。この実施の形態においては領域判別メモリ251は、入力画像メモリ201に格納されている画像データの1つの画素がエッジ領域であるか網点領域であるかそれ以外の領域であるかを記録する。
【0049】
図7は、本実施の形態におけるマトリックス演算部209が行なう処理を示すフローチャートである。図を参照して、ステップS301で初期化が行なわれる。ステップS303で注目画素のアドレスが抽出される。
【0050】
ステップS305で領域判別メモリ251により注目画素がエッジ領域であるかまたは網点領域であるかが判定される。エッジ領域または網点領域であれば、ステップS307でimbフラグを確認することで入力画像メモリ201へのアクセスが可能であるかが判定され、可能となるまで待つ。ステップS309で注目画素の周囲の5×5の画素のマトリックスデータの読出が行なわれ、その注目画素が網点領域であればスムージング処理が行なわれ(S311)、エッジ領域であればエッジ強調処理が行なわれる(S321)。その後、注目画素の画像データに対しγ処理が行なわれ(S313)、ombフラグにより出力画像メモリ211へのアクセスが可能であるかが判定され、可能となるまで待つ(S315)。
【0051】
次に、ステップS317で出力画像メモリ211へ画像データが書込まれる。ステップS319ですべてのデータの処理が終了したかが判定され、YESであれば本ルーチンを終了する。
【0052】
ステップS319でNOであれば、ステップS303へ戻る。ステップS305でNOであれば、ステップS319へ進む。
【0053】
本実施の形態におけるマトリックス演算部における処理時間は以下のようになる。
【0054】
(注目画素が網点の場合に対する処理時間)=(注目画素の判別結果読出時間)+(5×5画素読出時間)+(5×5画素スムージング処理時間)+(γ処理時間)
(注目画素がエッジの場合に対する処理時間)=(注目画素の判別結果読出時間)+(5×5画素読出時間)+(5×5画素エッジ強調処理時間)+(γ処理時間)
(注目画素がエッジまたは網点以外の場合に対する処理時間)=(注目画素の判別結果読出時間)
以上を考慮すると、処理時間としては、
(注目画素がエッジまたは網点以外の場合に対する処理時間)<(注目画素が網点の場合に対する処理時間)<(注目画素がエッジの場合に対する処理時間)となる。
【0055】
[第4の実施の形態]
図8は、本発明の第4の実施の形態における画像処理装置の構成を示すブロック図である。本実施の形態における画像処理装置は、図3に示される画像処理装置と比較して、入力画像メモリ301および出力画像メモリ311をデュアルポートメモリとしている。これにより、同期式の回路による処理と非同期式の回路による処理とを並行することができ、画像処理がさらに高速化される。
【0056】
図9は、本実施の形態における画像処理装置のマトリックス演算部309が行なう処理を示すフローチャートである。このフローチャートは、図4に示されるフローチャートと比較して、imbフラグおよびombフラグを用いた入力画像メモリおよび出力画像メモリのアクセス状態を調べるステップ(図4におけるS105,S107,S115およびS117)が削除されている。これは、メモリへのアクセス状態を考慮することなく、マトリックス演算部309がいつでもメモリにアクセスすることができるからである。
【0057】
ただし、マトリックス演算部309の出力結果は同期式の回路の出力結果が出力画像メモリ311に書込まれた後にオーバライトする必要がある。そのため、図9におけるステップS419で出力メモリ制御部307による出力画像メモリ311への書込状態を調べ、同期式の回路からの出力結果が書込まれた後にマトリックス演算部309の演算結果が出力画像メモリ311へ書込まれるよう制御が行なわれる。
【0058】
[上述の実施の形態における画像処理装置の効果]
図10は、本実施の形態における画像処理装置の効果を説明するための図である。図を参照して、画像処理の時間の相対比をγ補正(1次元処理):文字補正(5×5マトリックス演算)=1:25とし、1頁の画像データが100画素か1構成されていると想定した場合、全処理を同期式回路で構成すると1頁分の処理時間は100[画素]×25となる。これに対し、上述の実施の形態のようにγ補正のみを同期式回路で構成した場合において文字分布が1頁内の50%であれば、処理時間は50[画素]×25となる。また、文字分布が25%であれば、処理時間は25[画素]×25となる。
【0059】
すなわち、すべての処理を同期式回路で構成した場合、文字の分布にかかわらずすべての画素において文字補正(5×5マトリックス演算)を行なうため、処理時間が長くなるが、上述の実施の形態のように同期式の回路と非同期式の回路とを併有させることにより、必要な部分のみに文字補正が行なわれるため、装置の処理速度が向上する。
【0060】
なお、上記実施の形態においては、単一の装置内において処理を実行する例を示したが、複数の装置で処理を分担するようにしてもよい。例えば、同期処理部分と非同期処理部分とを別装置で構成してもよい。
【0061】
なお、本例において、上記処理(S101〜S123)を実行させるプログラムをメモリした記録媒体よりマトリクス演算部へプログラムをロードし、そのプログラムをマトリクス演算部で実行させてもよい。
【0062】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【図面の簡単な説明】
【図1】本発明に係る画像処理装置の動作を説明するための図である。
【図2】図1の処理をさらに詳しく説明するための図である。
【図3】第1の実施の形態における画像処理装置のブロック図である。
【図4】図3のマトリックス演算部209の処理を示すフローチャートである。
【図5】第2の実施の形態における画像処理装置のマトリックス演算部が行なう処理を示すフローチャートである。
【図6】第3の実施の形態における画像処理装置のブロック図である。
【図7】図6のマトリックス演算部209の処理を示すフローチャートである。
【図8】第4の実施の形態における画像処理装置の構成を示すブロック図である。
【図9】図8のマトリックス演算部309の処理を示すフローチャートである。
【図10】本発明に係る画像処理装置の効果を説明するための図である。
【図11】同期回路のみにより画像処理装置を構成した例を示すブロック図である。
【符号の説明】
201,301 入力画像メモリ
203,303 入力メモリ制御部
205,305 γ補正部
207,307 出力メモリ制御部
209,309 マトリックス演算部
211,311 出力画像メモリ
251 領域判別メモリ
Claims (2)
- 処理の対象となる画像データ全体に対して第1の画像処理を行なう同期式の処理手段と、
前記処理の対象となる画像データの所定領域の画像データに対して前記第1の画像処理よりも負荷の大きな第2の画像処理を行ない、かつ前記第1の画像処理を行なう非同期式の処理手段と、
前記同期式の処理手段の出力および前記非同期式の処理手段の出力を合成して1つの画像データとする合成手段とを備え、
前記合成手段は、
前記同期式の処理手段の出力を記憶するメモリと、
前記メモリに記憶された前記同期式の処理手段の出力の一部を前記非同期式の処理手段の出力で置換える置換手段とを含む、画像処理システム。 - 前記同期式の処理手段の出力が前記メモリに記録される状態を検出することで、前記置換手段による置換えのタイミングを制御する制御手段をさらに備えた、請求項1に記載の画像処理システム。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31799798A JP4501167B2 (ja) | 1998-11-09 | 1998-11-09 | 画像処理システム |
US09/432,927 US7145700B1 (en) | 1998-11-09 | 1999-11-03 | Image processing system including synchronous type processing unit and asynchronous type processing unit and image processing method |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP31799798A JP4501167B2 (ja) | 1998-11-09 | 1998-11-09 | 画像処理システム |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2000148965A JP2000148965A (ja) | 2000-05-30 |
JP4501167B2 true JP4501167B2 (ja) | 2010-07-14 |
Family
ID=18094341
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP31799798A Expired - Fee Related JP4501167B2 (ja) | 1998-11-09 | 1998-11-09 | 画像処理システム |
Country Status (2)
Country | Link |
---|---|
US (1) | US7145700B1 (ja) |
JP (1) | JP4501167B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN105389768B (zh) * | 2015-10-21 | 2019-06-28 | 努比亚技术有限公司 | 图片处理方法及装置 |
US11553162B2 (en) * | 2019-12-23 | 2023-01-10 | Evolon Technology, Inc. | Image processing system for extending a range for image analytics |
Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07193705A (ja) * | 1992-03-23 | 1995-07-28 | Minolta Co Ltd | 網点画像の領域判別回路 |
JPH07212579A (ja) * | 1994-01-14 | 1995-08-11 | Mita Ind Co Ltd | 画像処理装置および方法 |
Family Cites Families (23)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6128164A (ja) * | 1984-07-18 | 1986-02-07 | Nec Corp | 画像処理装置 |
JPS61161091A (ja) * | 1985-01-08 | 1986-07-21 | Fuji Photo Film Co Ltd | 画像処理方法 |
NL8502642A (nl) * | 1985-09-27 | 1986-04-01 | Oce Nederland Bv | Raster-beeld-processor. |
JPS6356064A (ja) * | 1986-08-26 | 1988-03-10 | Fuji Xerox Co Ltd | 画像処理方法 |
US5043827A (en) * | 1989-08-03 | 1991-08-27 | Xerox Corporation | Combined asynchronous-synchronous document scanner |
JPH05303631A (ja) * | 1992-04-28 | 1993-11-16 | Canon Inc | 画像処理装置 |
JP3097785B2 (ja) * | 1992-04-30 | 2000-10-10 | 株式会社リコー | 画像処理装置 |
US5659402A (en) | 1994-01-14 | 1997-08-19 | Mita Industrial Co., Ltd. | Image processing method and apparatus |
JP2895405B2 (ja) * | 1994-10-24 | 1999-05-24 | 株式会社リコー | 画像の階調補正方法及び画像処理装置 |
JPH08147479A (ja) * | 1994-11-17 | 1996-06-07 | Hitachi Ltd | 画像出力装置並びに画像復号化装置 |
JPH08329240A (ja) * | 1995-06-02 | 1996-12-13 | Yamatoya & Co Ltd | カラースキャナ |
JPH09212642A (ja) * | 1996-02-07 | 1997-08-15 | Mitsubishi Electric Corp | 画像処理装置 |
JPH09294209A (ja) * | 1996-04-25 | 1997-11-11 | Ricoh Co Ltd | 画像処理装置 |
JPH1028221A (ja) | 1996-07-12 | 1998-01-27 | Canon Inc | 画像処理装置及びその方法 |
JP3821170B2 (ja) * | 1996-07-26 | 2006-09-13 | 富士ゼロックス株式会社 | 共同作業情報の管理方法および共同作業支援システム |
WO1998040874A1 (fr) * | 1997-03-10 | 1998-09-17 | Komatsu Ltd. | Synthetiseur d'image, convertisseur d'image et procedes |
US6353460B1 (en) * | 1997-09-30 | 2002-03-05 | Matsushita Electric Industrial Co., Ltd. | Television receiver, video signal processing device, image processing device and image processing method |
JP3684525B2 (ja) * | 1998-02-19 | 2005-08-17 | 富士通株式会社 | 多画面合成方法及び多画面合成装置 |
US6430635B1 (en) * | 1998-10-10 | 2002-08-06 | Lg Electronics Inc | Protocol interfacing method |
JP2000270259A (ja) * | 1999-03-12 | 2000-09-29 | Nec Corp | Ts信号フェード制御装置およびts信号フェード制御方法 |
US7224837B2 (en) * | 2000-10-11 | 2007-05-29 | Screenpeaks Ltd. | Digital video broadcasting |
US6915004B2 (en) * | 2002-02-28 | 2005-07-05 | Cti Pet Systems, Inc. | Continuous tomography bed motion data processing apparatus and method |
JP2004086810A (ja) * | 2002-08-29 | 2004-03-18 | Fuji Xerox Co Ltd | 画像形成システム、バックエンドプロセッサ |
-
1998
- 1998-11-09 JP JP31799798A patent/JP4501167B2/ja not_active Expired - Fee Related
-
1999
- 1999-11-03 US US09/432,927 patent/US7145700B1/en not_active Expired - Fee Related
Patent Citations (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH07193705A (ja) * | 1992-03-23 | 1995-07-28 | Minolta Co Ltd | 網点画像の領域判別回路 |
JPH07212579A (ja) * | 1994-01-14 | 1995-08-11 | Mita Ind Co Ltd | 画像処理装置および方法 |
Also Published As
Publication number | Publication date |
---|---|
US7145700B1 (en) | 2006-12-05 |
JP2000148965A (ja) | 2000-05-30 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN1967396B (zh) | 成像设备及其控制方法 | |
US5381522A (en) | Image processing apparatus and method | |
JP2005012726A (ja) | 画像処理装置および画像処理方法 | |
JP4027133B2 (ja) | 画像処理装置 | |
US6621944B1 (en) | Image reader | |
JP4501167B2 (ja) | 画像処理システム | |
US6633975B1 (en) | Data processing system having plurality of processors and executing series of processings in prescribed order | |
JP2886924B2 (ja) | 画像処理装置 | |
JPH04180174A (ja) | 電子ファイリング装置 | |
US5712714A (en) | Image processing apparatus | |
JP7081477B2 (ja) | 画像処理装置、画像処理装置の制御方法、およびプログラム | |
JPH11168610A (ja) | 画像処理装置 | |
JP7151418B2 (ja) | 画像処理装置およびプログラム | |
JP3877054B2 (ja) | 画像縮小変倍装置 | |
JP3203024B2 (ja) | 画像処理装置及び画像処理方法 | |
JP4316476B2 (ja) | 画像処理装置、画像形成装置 | |
JPH05268474A (ja) | スキャナ装置 | |
JPH09326909A (ja) | 画像処理方法及び装置 | |
JP2519821B2 (ja) | 画像処理装置 | |
JP2003163797A (ja) | 画像読取り装置 | |
JPH0548870A (ja) | 枠消し方法 | |
JP3093359B2 (ja) | ラインバッファリング処理回路 | |
JP2002064701A (ja) | 画像回転処理装置 | |
JP2020155884A (ja) | 画像形成装置、その制御方法、およびプログラム | |
JPH064651A (ja) | 画像処理装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A711 | Notification of change in applicant |
Free format text: JAPANESE INTERMEDIATE CODE: A712 Effective date: 20050614 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050920 |
|
RD03 | Notification of appointment of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7423 Effective date: 20051014 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20080929 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20081007 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20081203 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090616 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090805 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090915 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20091116 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20100330 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20100412 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20130430 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20140430 Year of fee payment: 4 |
|
S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
LAPS | Cancellation because of no payment of annual fees |