JP3203024B2

JP3203024B2 - 画像処理装置及び画像処理方法

Info

Publication number: JP3203024B2
Application number: JP31057491A
Authority: JP
Inventors: 敬徳伊東
Original assignee: Ricoh Co Ltd
Current assignee: Ricoh Co Ltd
Priority date: 1991-11-26
Filing date: 1991-11-26
Publication date: 2001-08-27
Anticipated expiration: 2016-08-27
Also published as: JPH05153386A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、直列に接続された画像
処理手段を有する画像処理装置において、画像処理の精
細度が高い場合に、処理の切換えを高速に行うことが可
能な領域番号情報を用いたデジタル複写機等の画像処理
装置及び画像処理方法に関する。

【０００２】

【従来の技術】一般に、デジタル複写機にあっては、読
取った原稿画像データを電気信号で画像処理するため、
アナログ複写機ではできないような画像加工、画像編集
を行なうことができる。例えば、読みやすくするため、
文字部分に対してはエッジ強調処理を行いディザマトリ
クスを解像度重視として文字の鮮鋭度を上げるとか、写
真部分に対してはフィルタでスムージングを行ないディ
ザマトリクスを階調重視にする、といった処理が可能で
ある。また、ある領域のみを影付け、モザイク、ポスタ
リゼーションなどの付加価値的な特殊効果を持たせる処
理も可能となる。

【０００３】よって、画像処理は、通常は読取り原稿全
体に対して均一に行うが、このような絵、文字、写真混
在の原稿に対する画像処理や特殊効果を得るための画像
処理では、原稿の特定部分に対して他とは異なる画像処
理を行うことが多い。原稿の特定部分に対して処理を行
う場合には、画像処理回路において処理の対象となる閉
領域及びその画像処理内容を指定しなければならない。

【０００４】このような目的から、指定領域毎に複数の
画像処理の処理内容の組合せを、「領域番号」として選
択できるようにしたものが発表されている。このような
画像の特定領域に他の領域とは異なる処理を施す画像処
理装置では、画像をラスター走査型の画像信号に変換し
ており、処理内容の切換えがリアルタイムで可能な画像
処理手段を、少なくとも２つ以上直列に接続した構成と
され、処理内容の組合せが可能とされている。即ち、指
定したい領域をブロック化し各ブロック毎に領域番号情
報の記憶手段への書込み及び読出しを行うので、主走査
及び副走査を伴う後の画像処理に際して通常の処理のま
ま各領域を特定できるものとなる。また、実際の画像処
理内容は、その内容が記憶手段に予め記憶されており、
領域番号により間接的に指定すればよいものとなる。

【０００５】また、本出願人によっても同様の処理を可
能とした画像処理装置が特開平２−２８５１９３号とし
て提案されているが、この提案中では、領域番号化され
た画像処理の組合せを各々の画像処理の切換え信号に変
換した後、直列に接続された画像処理手段における各々
の画像信号の遅延に応じて、切換え信号も個別に遅延さ
せるようにしている。

【０００６】

【発明が解決しようとする課題】ところが、提案例によ
ると、切換え信号毎に遅延処理を行なっているので、組
合せを行なう画像処理の種類を増加しようとすると、直
列に接続される画像処理手段の数（遅延する長さ）及び
切換え信号の数（遅延する幅）が増加する。これに呼応
して遅延処理に要する回路規模は２次元的に増加し、実
質的には組合せ可能な画像処理の種類を制限しなければ
ならなくなる。

【０００７】

【課題を解決するための手段】請求項１記載の発明で
は、画像処理領域の切換え信号に基づき処理内容を切換
える複数の画像処理手段を直列に接続した画像処理装置
において、前記画像処理手段の各々の処理内容の組合せ
に対応した領域番号情報を出力する出力手段と、直列に
接続された各画像処理手段における画像信号の遅延に応
じて前記領域番号情報を遅延させる前記各画像処理手段
毎に設けた遅延手段と、各遅延手段により遅延された領
域番号情報を各画像処理手段における切換え信号に変換
する変換手段とを設け、組み合わせを行なう画像処理の
種類を増加させても、直列に接続される前記画像処理手
段の数に呼応して領域番号情報の状態で遅延させること
で、遅延処理に要する回路規模の増加が１次元的になる
ようにし、前記領域番号情報のコード長を前記画像処理
領域の処理に要求される精細度に応じて複数種類変更可
能なことを特徴とする。

【０００８】請求項２記載の発明では、その処理方法と
して、画像処理領域の切換え信号に基づき処理内容を切
換える複数の画像処理手段を直列に接続し、処理内容の
切換えられたこれらの画像処理手段により画像信号を順
次処理するようにした画像処理方法において、出力手段
により前記画像処理手段の各々の処理内容の組合せに対
応した領域番号情報を出力させ、この領域番号情報を直
列に接続された画像処理手段における画像信号の遅延に
応じて各画像処理手段毎に設けた遅延手段により遅延さ
せ、各遅延手段により遅延された領域番号情報を各々変
換手段により対応する画像処理手段に対する切換え信号
に変換して画像処理手段の処理内容を切換えるように
し、組み合わせを行なう画像処理の種類を増加させて
も、直列に接続される前記画像処理手段の数に呼応して
領域番号情報の状態で遅延させることで、遅延処理に要
する回路規模の増加が１次元的になるようにし、前記領
域番号情報のコード長を前記画像処理領域の処理に要求
される精細度に応じて複数種類変更可能であるようにし
た。

【０００９】

【作用】組合せを行なう画像処理の種類を増加させて
も、直列に接続される画像処理手段の数、即ち、遅延す
る長さに呼応して領域番号情報の状態で遅延させること
ができ、よって、遅延処理に要する回路規模の増加は１
次元的になり、組合せ可能な画像処理の種類が制限され
ないものとなり、画像処理の精細度が高い場合に、処理
の切換えを高速に行うことが可能となる。

【００１０】

【実施例】本発明の一実施例を図面に基づいて説明す
る。本実施例は、例えばデジタル複写機に適用したもの
であり、対象とする画像処理ユニット１は電気的にみれ
ばスキャナユニット２とプリンタユニット３との間に設
けられる。ここに、スキャナユニット２は原稿画像を読
取ってラスタスキャン型の画像信号を画像処理ユニット
１に出力するものである。プリンタユニット３は画像処
理ユニット１で画像処理された画像信号に基づき記録動
作を行なうものであり、例えばレーザプリンタ構成のも
のとされている。

【００１１】前記画像処理ユニット１は画像信号に各種
の画像処理を施すもので、この中は、複数、ここでは説
明を簡単にするため、３つの画像処理手段となるフィル
タ処理回路４、加工処理回路５及び中間調処理回路６が
直列に接続されて設けられている。フィルタ処理回路４
は異なる係数による空間フィルタ処理を画像信号に対し
て施す回路であり、そのフィルタ係数はフィルタ制御回
路７から出力される切換え信号によりリアルタイムで切
換え可能とされている。加工処理回路５はフィルタ処理
回路４でフィルタ処理されて出力される画像信号に対し
て、影付け、中抜き（輪郭抽出）、ネガ／ポジ反転の順
で画像処理を施す回路であり、影付け処理及び中抜き処
理のオン／オフとオン時の動作モード、ネガ／ポジ反転
処理のオン／オフは、加工制御回路８から出力される切
換え信号によりリアルタイムで切換え可能とされてい
る。中間調処理回路６は加工処理回路５により必要な加
工処理がされた画像信号に対して、濃度調整、ディザ、
イレースの順で画像処理を施す回路であり、濃度調整処
理の濃度レベル、ディザ処理のディザパターンの選択、
イレース処理のオン／オフは、中間調制御回路９から出
力される切換え信号によりリアルタイムで切換え可能と
されている。

【００１２】また、この画像処理ユニット１中には出力
手段となる領域制御回路１０が設けられている。この領
域制御回路１０は各処理回路４，５，６における処理内
容の組合せに対応したエリア番号（領域番号）情報を、
スキャナユニット２におけるラスタスキャン動作の進行
に応じて発生させ、各制御回路７，８，９に出力するも
のである。

【００１３】ここに、画像処理内容の組合せとエリア番
号との対応例を表１に示す。なお、この表１では、フィ
ルタ処理８種、影付け処理８種、中抜き処理４種、濃度
調整処理１６種、ディザ処理４種の切換えが可能な例を
示し、各処理の制御信号は順に、３，３，２，４，２ビ
ットの幅を持つ。また、エリア番号情報は０〜１５の１
６種であり、その信号幅は４ビットとされている。

【００１４】

【表１】

【００１５】前記各制御回路７，８，９中には、領域制
御回路１０から出力されるエリア番号情報を、表１のよ
うに、各々の処理回路４，５，６の処理内容に対応した
切換え信号に変換するための書換え可能なメモリテーブ
ル（図示せず）が変換手段として設けられている。これ
により、エリア番号情報に対応した処理の選択切換え制
御が可能とされている。さらに、各制御回路７，８，９
には、対応する処理回路４，５，６とその内部処理ブロ
ックで生ずる画像信号の遅れに対応してエリア番号情報
を遅延させる遅延手段としてディレイ補正回路１１，１
２，１３が設けられている。これにより、処理内容の組
合せがずれないように制御される。

【００１６】このように画像信号の遅れに対応してディ
レイ補正回路１１，１２，１３で順にエリア番号情報を
遅延させるようにしたので、直列接続される処理回路を
増やしても、遅延処理に要する回路規模の増加が１次元
的となり、組合せ可能な画像処理の種類が特に制限され
ないものとなる。よって、画像処理に関する多機能化を
向上させることができる。

【００１７】ところで、本実施例で用いられている領域
制御回路１０の構成・作用について説明する。まず、領
域制御回路１０中で領域制御データを記憶するメモリ１
４のアドレスマッピング例を図２により説明する。この
メモリ１４は同図(ａ)に示すように、５１２ｋワード
（１ワード＝１６ビット）の容量を有するものであり、
１ライン分のデータは１５１ワードを占めるものとされ
ている。よって、メモリ１４中には３４７２ライン分の
データが記憶可能である。

【００１８】ここに、１ライン分のデータ構造は、同図
(ｂ)に示すように構成されている。まず、各ラインの先
頭アドレスは参照オフセットアドレスの領域とされ、こ
れに続く第１〜１５０ワードがビットマップデータの領
域とされている。

【００１９】このような第１〜１５０ワードのデータと
ビットマップとの関係は同図(ｃ)に示すように設定され
ている。各ワードはＭＳＢが先頭とされている。また、
同図(ｃ)に示すように、ビットマップの大きさは３４７
２ライン×２４００ドットであり、解像度を主・副走査
方向とも、８ドット／mmとすると、Ａ３及びＤＬＴ用紙
よりも大きなサイズ分とされている。

【００２０】このようなメモリ１４は図３に示すような
構成のアクセス回路によりアクセスされるものであり、
図４ないし図６に示すタイミングチャートを参照しつつ
その構成・動作を説明する。まず、図４に示すように有
効画像領域信号ＦＧＡＴＥにより動作を開始し、ライン
同期信号ＬＳＹＮＣが入力される毎に１５１進む副走査
カウンタ１５が設けられ、この副走査カウンタ１５によ
り各ラインデータの先頭アドレス信号ＳＡＤＲＳが出力
される。なお、有効画像領域信号ＦＧＡＴＥの長さは３
４７２ラインを超えないように制御される。

【００２１】また、図５に示すように画素同期信号ＣＬ
ＯＣＫを１６分周してメモリ同期信号ＭＣＬＫを出力す
る分周回路１６が設けられている。この分周動作はライ
ン同期信号ＬＳＹＮＣに同期して行なわれる。また、前
記副走査カウンタ１５が出力する先頭アドレス信号ＳＡ
ＤＲＳはこの図に示すようにライン同期信号ＬＳＹＮＣ
の立上りに同期して変化する。

【００２２】さらに、図６に示すように、ライン同期信
号ＬＳＹＮＣでクリアされメモリ同期信号ＭＣＬＫを計
数するカウンタ等で構成された主走査カウンタ１７が設
けられている。この主走査カウンタ１７は各ラインにお
けるアドレス位置信号ＭＡＤＲＳと、Ｐ／Ｓ変換器（パ
ラレル／シリアル変換器）１８で使用されるクリア信号
ＣＬＥＡＲを出力するものである。また、前記メモリ１
４から出力される参照オフセットアドレスデータを取込
むタイミングを検出し、その検出信号ＬＨＤを出力する
ライン先頭検出回路１９が設けられている。このライン
先頭検出回路１９には検出信号ＬＨＤに応じて参照オフ
セットアドレスデータを保持してオフセットアドレス信
号ＯＡＤＲＳとして出力する参照オフセットアドレス保
持回路２０が設けられている。また、メモリ１４の入力
側には加算器２１が設けられ、メモリ１４に入力される
アドレス信号ＡＤＲＳは先頭アドレス信号ＳＡＤＲＳ、
アドレス位置信号ＭＡＤＲＳ及びオフセットアドレス信
号ＯＡＤＲＳの総和とされている。そこで、この参照オ
フセットアドレス保持回路２０は保持しているデータを
ライン同期信号に応じてクリアし、各ラインに対応した
参照オフセットアドレスデータが入力されるように動作
する。

【００２３】さらに、Ｐ／Ｓ変換器１８はメモリ１４が
出力する１６ビットパラレルデータＰＡＲＤをメモリ同
期信号ＭＣＬＫに同期して取込み、画素同期信号ＣＬＯ
ＣＫに同期してシリアルデータＳＥＲＤとして出力する
ものである。また、このＰ／Ｓ変換器１８は主走査カウ
ンタ１７が出力するクリア信号ＣＬＥＡＲに応じて保持
していたデータをクリアするので、メモリ１４に記憶さ
れた各ラインの第１〜１５０ワード以外のデータを出力
しないものとなる。

【００２４】メモリクリア回路２２は前記ＦＧＡＴＥ，
ＬＳＹＮＣ，ＣＬＯＣＫの各信号に同期して、メモリ１
４にクリアデータを能動的に書込むものであり、マイク
ロコンピュータ等で構成されたシステム制御ユニット
（図示せず）からの指令によって動作が制御される。ま
た、メモリ１４への必要なデータの書込みもこのシステ
ム制御ユニットにより行なわれる。

【００２５】ところで、ビットマップ部分に書込まれる
データについて図７を参照して説明する。ビットマップ
部分に書込まれるデータは、その長さによって、図示の
ように３種類に分類される。同図(ａ)に示す２ビット長
データはスタック参照コード１種類であり、このコード
はエリア番号の属性を持たない、という特殊なコードで
ある。即ち、このスタック参照コードは１つ前のエリア
番号を選択する場合に用いられ、その長さが極めて短い
という特徴を持つ。同図(ｂ)に示す４ビット長データは
エリア番号０及び１の２種類であり、その長さが短いと
いう特徴を持つ。また、同図(ｃ)に示す７ビット長コー
ドは全てのエリア番号（０〜１５）を表すために１６種
類あり、その長さは標準的である。各ビット長コードの
構造は、ビット番号１がスタートビットとなっており、
このスタートビットを検出することで後述するエリアコ
ード検出回路が動作を開始する。また、ビット番号２は
２ビット長コードとその他（４，７ビット長コード）と
の識別に使用され、ビット番号３は４ビット長コードと
７ビット長コードとの識別に使用される。

【００２６】Ｐ／Ｓ変換器１８から出力されるシリアル
データＳＥＲＤからエリア番号情報を生成し出力するエ
リアコード検出回路は図８に示すように構成されてい
る。図９に示すタイミングチャートを参照してその構成
・動作を説明する。まず、Ｐ／Ｓ変換器１８から出力さ
れるシリアルデータＳＥＲＤを画素同期信号ＣＬＯＣＫ
に同期して６ビットのパラレルデータＰＤ１〜ＰＤ６に
変換するＳ／Ｐ変換器（シリアル／パラレル変換器）２
３が設けられている。このＳ／Ｐ変換器２３から出力さ
れるパラレルデータＰＤ１〜ＰＤ６中のデータＰＤ１に
基づいて前述した各ビット長コードのスタートビットを
検出するスタートビット検出回路２４が設けられてい
る。このスタートビット検出回路２４はスタートビット
を検出すると回路内部の検出フラグをセットし、これに
よりスタートビットの検出動作は休止する。また、２ビ
ット長コード検出回路２５、４ビット長コード検出回路
２６及び７ビット長コード検出回路２７には各々コード
長に応じたタイミングで検出イネーブル信号ＥＮ２，Ｅ
Ｎ４，ＥＮ７を出力する。

【００２７】ここに、７ビット長検出回路２７は、検出
イネーブル信号ＥＮ７を受取ると、パラレルデータＰＤ
１〜６に基づいてエリア番号を生成し、データバスＡＲ
ＥＡ上にこのエリア番号を出力するとともに、アクノリ
ッジ信号ＡＣＫ７を出力する。このアクノリッジ信号Ａ
ＣＫ７はＯＲゲート２８を介してフリップフロップ２
９，３０に入力されている。これにより、フリップフロ
ップ２９には７ビット長コード検出回路２７が出力した
エリア番号の情報が保持されるとともに、フリップフロ
ップ３０にはそれまでフリップフロップ２９が出力して
いたエリア番号の情報が保持される。また、スタートビ
ット検出回路２４は検出フラグをリセットし、これによ
り、スタートビットの検出動作を再開する。

【００２８】４ビット長コード検出回路２６は、検出イ
ネーブル信号ＥＮ４を受取ると、パラレルデータＰＤ１
〜３に基づいて４ビット長コードの検出を行なう。この
時、４ビット長コードが検出されると、検出したエリア
番号をデータバスＡＲＥＡ上に出力するとともに、アク
ノリッジ信号ＡＣＫ４を出力する。これにより７ビット
長コード検出時と同様に、フリップフロップ２９，３０
の保持データの変更と、スタートビット検出回路２４に
おける検出フラグのリセットが行なわれる。また、この
検出フラグのリセットによりスタートビット検出回路２
４は次の検出イネーブル信号ＥＮ７の出力タイミングに
おいて検出イネーブル信号ＥＮ７を出力しなくなる。

【００２９】さらに、２ビット長検出回路２５は、検出
イネーブル信号ＥＮ２を受取ると、パラレルデータＰＤ
１に基づいて２ビット長コードの検出を行なう。この
時、２ビット長コード（＝スタック参照コード）が検出
されると、アクノリッジ信号ＡＣＫ２を出力する。アク
ノリッジ信号ＡＣＫ２はフリップフロップ３０の出力イ
ネーブル端子に入力されており、これにより、フリップ
フロップ３０に保持されているエリア番号がそのままデ
ータバスＡＲＥＡ上に出力される。また、アクノリッジ
信号ＡＣＫ２によってフリップフロップ２９，３０の保
持データの変更と、スタートビット検出回路２４におけ
る検出フラクグのリセットも行なわれる。この検出フラ
グのリセットによりスタートビット検出回路２４は次の
検出イネーブル信号ＥＮ５，７の出力タイミングにおい
て、各々イネーブル信号ＥＮ５，７を出力しなくなる。

【００３０】なお、これらの検出回路２４，２５，２
６，２７は画素同期信号ＣＬＯＣＫに同期して動作す
る。

【００３１】また、図３及び図８に示した両回路によ
り、領域制御回路１０が構成されている。

【００３２】ところで、図２中に示した参照オフセット
アドレスを用いることによるメリットについて、図１０
を参照して説明する。領域とその領域に属する画像処理
内容の組合せの設定可能なデジタル複写機は公知であ
り、その一例として、図１０(ａ)は設定された領域と、
画像処理内容の組合せに応じて付加されたエリア番号と
の関係例を示している。数字６，３，７はエリア番号例
を示す。図示例のように、領域は矩形形状として設定さ
れる場合が多いが、後述するように、必ずしも矩形でな
くてもよい。

【００３３】図１０(ａ)に示すような領域が設定されて
いる場合、領域制御回路１０が出力する１ライン中のエ
リア番号のパターンは周辺ラインと同一である確率が高
い。そこで、このような場合には、図１０(ｂ)に示すよ
うに、第ｋライン目に図７に示したようなエリアコード
のデータを記憶させておき、周辺のライン（第ｋ＋１，
第＋２ライン、…）にはその参照オフセットアドレスに
所定のアドレスを記憶させるだけで、所望の領域制御が
可能となる。即ち、システム制御ユニットがメモリ１４
をアクセスする回数を大幅に減らすことができメモリ設
定時間も大幅に短縮し得るものとなる。

【００３４】また、図７に示したように２，４，７ビッ
トの異なる長さを持つエリアコードを用いることによる
メリットについて、図１１を参照して説明する。図１１
(ａ)は図１０(ａ)の場合と同様に、設定された領域と、
画像処理内容の組合せに応じて付加されたエリアコード
との関係例を示すものであるが、ここでは、エリア１と
エリア２とが三角形状の領域として隣接している場合を
示し、図中に丸印を付して示すように、高精細な画像処
理領域の切換えを必要とする例である。図７に示したよ
うなコードを用意しておけば、このような場合には、高
精細な切換え領域には長さの短いエリアコードを割当て
ることができる。即ち、システム制御ユニットは同図
(ｂ)に示すように、このような領域に対しては４ビット
長コードのエリア番号１を割当てることにより、同図
(ｃ)に示すように最小４ドット幅で次のエリア番号を出
力させることができる。これは、同一の長さのエリアコ
ード（例えば、全て７ビット長コード）を使用する場合
に比べて高精細になることを意味する。

【００３５】さらに、図７(ａ)中に示した２ビット長コ
ードによるスタック参照コードを用いることによるメリ
ットについて、図１２を参照して説明する。図１２(ａ)
は設定された領域と画像処理内容の組合せに応じて付加
されたエリアコードとの関係例を示すものであるが、こ
こでは、丸印を付して示すように、画像処理内容の切換
えを高精細に行なう必要がある場合を示す。このような
場合、スタック参照コードを使用して元のエリア番号に
戻すことができる。即ち、システム制御ユニットは同図
(ｂ)に示すようにこのような個所には２ビット長コード
（スタック参照コード）を書込むことができるので、こ
の結果、同図(ｃ)に示すように最小２ドット幅で元のエ
リア番号を出力させることができる。これは、７ビット
長コードのような通常のエリア番号情報を含むエリアコ
ードを使用するのに比べ、高精細な切換え制御ができる
ことを意味する。

【００３６】ところで、システム制御ユニットは、メモ
リクリア回路２２を動作させることにより、その間、他
の制御が可能になるとともに、古いデータを消去するた
めにメモリ１４の全アドレスをアクセスする必要がなく
なる。即ち、領域の変化点だけをアクセスすればよいの
で、データの設定時間を大幅に短縮できる。また、図５
に示した各エリアコードは２ビット以上の長さを有する
ので、ビットマップ上のメモリ１４に１つのエリアコー
ドを書込む場合、２つのアドレスをアクセスする場合が
生じる。しかし、ビットマップ上のメモリ１４が予めク
リアされていれば、実際に書込みが必要となるのは、各
コードの「１」部分だけとなる。従って、スタック参照
コード（２ビット長コード）は実質的に１ビットの長さ
のコードとみなせることになり、メモリ１４にアクセス
する回数を大幅に減らすことが可能といえる。

【００３７】

【発明の効果】本発明は、上述したように、画像処理領
域の切換え信号に基づき処理内容を切換える複数の画像
処理手段を直列に接続した画像処理装置において、前記
画像処理手段の各々の処理内容の組合せに対応した領域
番号情報を出力する出力手段と、直列に接続された各画
像処理手段における画像信号の遅延に応じて前記領域番
号情報を遅延させる前記各画像処理手段毎に設けた遅延
手段と、各遅延手段により遅延された領域番号情報を各
画像処理手段における切換え信号に変換する変換手段と
を設け、組み合わせを行なう画像処理の種類を増加させ
ても、直列に接続される前記画像処理手段の数に呼応し
て領域番号情報の状態で遅延させることで、遅延処理に
要する回路規模の増加が１次元的になるようにし、前記
領域番号情報のコード長を前記画像処理領域の処理に要
求される精細度に応じて複数種類変更可能としたので、
遅延処理に要する回路規模の増加は１次元的になり、組
合せ可能な画像処理の種類が制限されないものとするこ
とができ、画像処理の精細度が高い場合に、処理の切換
えを高速に行うことが可能となる。

【図面の簡単な説明】

【図１】本発明の一実施例を示すブロック図である。

【図２】メモリマッピング例を示す説明図である。

【図３】領域制御回路の一部を示すブロック図である。

【図４】その動作を示すタイミングチャートである。

【図５】その動作を示すタイミングチャートである。

【図６】その動作を示すタイミングチャートである。

【図７】エリアコード例を示す説明図である。

【図８】領域制御回路中のエリアコード検出回路を示す
ブロック図である。

【図９】その動作を示すタイミングチャートである。

【図１０】参照オフセットアドレスによるメリットを説
明するための模式図である。

【図１１】異なる長さのエリアコードによるメリットを
説明するための模式図である。

【図１２】スタック参照コードによるメリットを説明す
るための模式図である。

【符号の説明】

４，５，６画像処理手段１０出力手段１１，１２，１３遅延手段

Claims

(57)【特許請求の範囲】

【請求項１】画像処理領域の切換え信号に基づき処理
内容を切換える複数の画像処理手段を直列に接続した画
像処理装置において、前記画像処理手段の各々の処理内
容の組合せに対応した領域番号情報を出力する出力手段
と、直列に接続された各画像処理手段における画像信号
の遅延に応じて前記領域番号情報を遅延させる前記各画
像処理手段毎に設けた遅延手段と、各遅延手段により遅
延された領域番号情報を各画像処理手段における切換え
信号に変換する変換手段とを設け、組み合わせを行なう
画像処理の種類を増加させても、直列に接続される前記
画像処理手段の数に呼応して領域番号情報の状態で遅延
させることで、遅延処理に要する回路規模の増加が１次
元的になるようにし、前記領域番号情報のコード長を前
記画像処理領域の処理に要求される精細度に応じて複数
種類変更可能なことを特徴とする画像処理装置。
【請求項２】画像処理領域の切換え信号に基づき処理
内容を切換える複数の画像処理手段を直列に接続し、処
理内容の切換えられたこれらの画像処理手段により画像
信号を順次処理するようにした画像処理方法において、
出力手段により前記画像処理手段の各々の処理内容の組
合せに対応した領域番号情報を出力させ、この領域番号
情報を直列に接続された画像処理手段における画像信号
の遅延に応じて各画像処理手段毎に設けた遅延手段によ
り遅延させ、各遅延手段により遅延された領域番号情報
を各々変換手段により対応する画像処理手段に対する切
換え信号に変換して画像処理手段の処理内容を切換える
ようにし、組み合わせを行なう画像処理の種類を増加さ
せても、直列に接続される前記画像処理手段の数に呼応
して領域番号情報の状態で遅延させることで、遅延処理
に要する回路規模の増加が１次元的になるようにし、前
記領域番号情報のコード長を前記画像処理領域の処理に
要求される精細度に応じて複数種類変更可能であるよう
にしたことを特徴とする画像処理方法。