JPH0635867A - 画像データ処理回路およびその処理回路のための記憶手段のアクセス方法 - Google Patents
画像データ処理回路およびその処理回路のための記憶手段のアクセス方法Info
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- JPH0635867A JPH0635867A JP4185560A JP18556092A JPH0635867A JP H0635867 A JPH0635867 A JP H0635867A JP 4185560 A JP4185560 A JP 4185560A JP 18556092 A JP18556092 A JP 18556092A JP H0635867 A JPH0635867 A JP H0635867A
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- H04N2201/3285—Circuits or arrangements for control or supervision between transmitter and receiver or between image input and image output device, e.g. between a still-image camera and its memory or between a still-image camera and a printer device using picture signal storage, e.g. at transmitter
- H04N2201/3297—Simultaneous use of a single memory for different image storage purposes
Abstract
(57)【要約】
【目的】簡単な回路構成で非同期で動作する入力画像処
理回路および画像出力処理回路が共有のメモリをアクセ
スできる回路を提供すること。 【構成】非同期に動作する入力画像処理回路１１、画像
出力処理回路１２および共有のメモリ１８を有する。ま
た、メモリアクセス信号切換回路１１０を設ける。入力
画像処理回路１１および画像出力処理回路１２は、同一
のメモリアクセス用クロックＳＹＳＣＬＫに同期してメ
モリ１８のアクセスを行うとともに、画像出力処理回路
１２のアクセス権が入力画像処理回路１１のアクセス権
に対して優先されている。入力画像処理回路１１の処理
動作１サイクルを、入力画像処理回路１１のメモリアク
セス最大時間および画像出力処理回路１２のメモリアク
セス最大時間の和よりも長く設定しておけば、両回路
は、重複することなくメモリ１８をアクセスする。
理回路および画像出力処理回路が共有のメモリをアクセ
スできる回路を提供すること。 【構成】非同期に動作する入力画像処理回路１１、画像
出力処理回路１２および共有のメモリ１８を有する。ま
た、メモリアクセス信号切換回路１１０を設ける。入力
画像処理回路１１および画像出力処理回路１２は、同一
のメモリアクセス用クロックＳＹＳＣＬＫに同期してメ
モリ１８のアクセスを行うとともに、画像出力処理回路
１２のアクセス権が入力画像処理回路１１のアクセス権
に対して優先されている。入力画像処理回路１１の処理
動作１サイクルを、入力画像処理回路１１のメモリアク
セス最大時間および画像出力処理回路１２のメモリアク
セス最大時間の和よりも長く設定しておけば、両回路
は、重複することなくメモリ１８をアクセスする。
Description
【０００１】
【産業上の利用分野】この発明は、共有メモリを有する
画像データ処理回路に関し、特に、非同期に動作する第
１画像データ処理回路および第２画像データ処理回路が
記憶装置（メモリ）を共有しているような画像データ処
理回路に関する。
画像データ処理回路に関し、特に、非同期に動作する第
１画像データ処理回路および第２画像データ処理回路が
記憶装置（メモリ）を共有しているような画像データ処
理回路に関する。
【０００２】
【従来の技術】たとえばファクシミリ装置を例にとる
と、第１画像データ処理回路としての入力画像処理回路
および第２画像データ処理回路としての画像出力処理回
路が備えられている。入力画像処理回路は、イメージセ
ンサを駆動し、イメージセンサで読取られる原稿画像デ
ータを処理するための回路であり、画像出力処理回路
は、画像データを記録装置に合うように処理し、プリン
タ等の記録装置を駆動して用紙等に画像を記録するため
の回路である。
と、第１画像データ処理回路としての入力画像処理回路
および第２画像データ処理回路としての画像出力処理回
路が備えられている。入力画像処理回路は、イメージセ
ンサを駆動し、イメージセンサで読取られる原稿画像デ
ータを処理するための回路であり、画像出力処理回路
は、画像データを記録装置に合うように処理し、プリン
タ等の記録装置を駆動して用紙等に画像を記録するため
の回路である。
【０００３】ところで、ファクシミリ装置においては、
通常、入力画像処理は、原稿画像を読取ってそれを電話
回線等を介して相手側へ送信するために必要な処理であ
り、用紙等へ画像を記録する画像出力処理とは別個の処
理であるから、入力画像処理と画像出力処理とを同期さ
せて行う必要性はない。それゆえ、ファクシミリ装置の
グレードが高くなるほど、用紙等に画像の記録を行って
いる最中に、イメージセンサによる新たな原稿画像の読
取りを可能にしたり、イメージセンサにより原稿画像を
読取中に、他の画像データの記録処理を行いたい等の要
求があった。
通常、入力画像処理は、原稿画像を読取ってそれを電話
回線等を介して相手側へ送信するために必要な処理であ
り、用紙等へ画像を記録する画像出力処理とは別個の処
理であるから、入力画像処理と画像出力処理とを同期さ
せて行う必要性はない。それゆえ、ファクシミリ装置の
グレードが高くなるほど、用紙等に画像の記録を行って
いる最中に、イメージセンサによる新たな原稿画像の読
取りを可能にしたり、イメージセンサにより原稿画像を
読取中に、他の画像データの記録処理を行いたい等の要
求があった。
【０００４】一方、入力画像処理や画像出力処理におい
ては、処理画像を一旦記憶しておくためのメモリが必要
不可欠である。このため、従来は、入力画像処理と画像
出力処理とが非同期で行われる装置には、入力画像処理
用および画像出力処理用に、それぞれ、個別のメモリが
設けられていた。ところが、入力画像処理用および画像
出力処理用にそれぞれ個別にメモリを設けると、メモリ
のために回路コストが高くつくという欠点があった。
ては、処理画像を一旦記憶しておくためのメモリが必要
不可欠である。このため、従来は、入力画像処理と画像
出力処理とが非同期で行われる装置には、入力画像処理
用および画像出力処理用に、それぞれ、個別のメモリが
設けられていた。ところが、入力画像処理用および画像
出力処理用にそれぞれ個別にメモリを設けると、メモリ
のために回路コストが高くつくという欠点があった。
【０００５】そこで、非同期に動作する入力画像処理回
路および画像出力処理回路が設けられている場合におい
て、必要なメモリを両回路が共有できるように、次のよ
うな構成が採用されたものがあった。すなわち、 非同期で動作する入力画像処理回路および画像出力処
理回路を同時動作させない構成にしたもの、 入力画像処理回路および画像出力処理回路がメモリを
アクセスする場合に、同時にアクセスが行われないよう
にするために、調停回路を設けたもの、があった。
路および画像出力処理回路が設けられている場合におい
て、必要なメモリを両回路が共有できるように、次のよ
うな構成が採用されたものがあった。すなわち、 非同期で動作する入力画像処理回路および画像出力処
理回路を同時動作させない構成にしたもの、 入力画像処理回路および画像出力処理回路がメモリを
アクセスする場合に、同時にアクセスが行われないよう
にするために、調停回路を設けたもの、があった。
【０００６】上記の構成をより具体的に図４のブロッ
ク図を参照して説明する。入力画像処理回路１および画
像出力処理回路２には、共有のメモリ（たとえばＳＲＡ
Ｍ）３が接続されている。また、入力画像処理回路１お
よび画像出力処理回路２には調停回路４が接続されてい
る。調停回路４は、たとえば入力画像処理回路１からメ
モリリクエスト信号ＲＥＱ１が与えられると、そのとき
画像出力処理回路２がメモリ３をアクセス中か否かを判
別し、画像出力処理回路２がメモリ３をアクセス中でな
い場合には、入力画像処理回路１に対して所定時間ｔ１
のメモリアクセスが可能である旨の承認信号ＡＣＫ１を
返送する。応じて、入力画像処理回路１はメモリ３を所
定時間ｔ１アクセスする。入力画像処理回路１が引き続
きメモリ３をアクセスする場合には、再度、メモリリク
エスト信号ＲＥＱ１を調停回路４へ出力し、調停回路４
からの承認信号ＡＣＫ１を待ってメモリ３のアクセスに
入る。
ク図を参照して説明する。入力画像処理回路１および画
像出力処理回路２には、共有のメモリ（たとえばＳＲＡ
Ｍ）３が接続されている。また、入力画像処理回路１お
よび画像出力処理回路２には調停回路４が接続されてい
る。調停回路４は、たとえば入力画像処理回路１からメ
モリリクエスト信号ＲＥＱ１が与えられると、そのとき
画像出力処理回路２がメモリ３をアクセス中か否かを判
別し、画像出力処理回路２がメモリ３をアクセス中でな
い場合には、入力画像処理回路１に対して所定時間ｔ１
のメモリアクセスが可能である旨の承認信号ＡＣＫ１を
返送する。応じて、入力画像処理回路１はメモリ３を所
定時間ｔ１アクセスする。入力画像処理回路１が引き続
きメモリ３をアクセスする場合には、再度、メモリリク
エスト信号ＲＥＱ１を調停回路４へ出力し、調停回路４
からの承認信号ＡＣＫ１を待ってメモリ３のアクセスに
入る。
【０００７】同様に、画像出力処理回路２がメモリ３を
アクセスする場合には、まず、調停回路４にメモリリク
エスト信号ＲＥＱ２を出力する。そして、調停回路４か
らメモリアクセスが可能である旨の承認信号ＡＣＫ２が
与えられた後、画像出力処理回路２はメモリ３を所定時
間ｔ２アクセスすることができる。なお、入力画像処理
回路１および画像出力処理回路２がそれぞれメモリ３を
アクセスすることのできる単位時間ｔ１およびｔ２は予
め定められている。
アクセスする場合には、まず、調停回路４にメモリリク
エスト信号ＲＥＱ２を出力する。そして、調停回路４か
らメモリアクセスが可能である旨の承認信号ＡＣＫ２が
与えられた後、画像出力処理回路２はメモリ３を所定時
間ｔ２アクセスすることができる。なお、入力画像処理
回路１および画像出力処理回路２がそれぞれメモリ３を
アクセスすることのできる単位時間ｔ１およびｔ２は予
め定められている。
【０００８】このようにすると、入力画像処理回路１お
よび画像出力処理回路２がそれぞれメモリ３をアクセス
するタイミングおよびアクセス時間は、調停回路４によ
り互いに重複しないように調停される。
よび画像出力処理回路２がそれぞれメモリ３をアクセス
するタイミングおよびアクセス時間は、調停回路４によ
り互いに重複しないように調停される。
【０００９】
【発明が解決しようとする課題】上記従来の構成のう
ち、の構成が採用されている場合には、入力画像処理
および画像出力処理が同時に行えず、機能に制限が加え
られるという欠点がある。たとえばファクシミリ装置に
おいては、送信用原稿の読取中には、用紙への画像記録
ができなくなり、逆に、用紙への画像記録中は、送信の
ための原稿読取ができなくなるというように、機能に制
限が加えられることになる。
ち、の構成が採用されている場合には、入力画像処理
および画像出力処理が同時に行えず、機能に制限が加え
られるという欠点がある。たとえばファクシミリ装置に
おいては、送信用原稿の読取中には、用紙への画像記録
ができなくなり、逆に、用紙への画像記録中は、送信の
ための原稿読取ができなくなるというように、機能に制
限が加えられることになる。
【００１０】また、上述のの構成が採用されている場
合は、入力画像処理回路および画像出力処理回路は、同
時動作が可能ではあるが、複雑な調停回路を必要とする
ため、回路規模が増大するという欠点がある。また、調
停回路を設けると、メモリをアクセスする前に調停回路
にメモリリクエスト信号を出力し、調停回路からの承認
信号を待たなければならず、処理速度が低下するという
問題点もあった。
合は、入力画像処理回路および画像出力処理回路は、同
時動作が可能ではあるが、複雑な調停回路を必要とする
ため、回路規模が増大するという欠点がある。また、調
停回路を設けると、メモリをアクセスする前に調停回路
にメモリリクエスト信号を出力し、調停回路からの承認
信号を待たなければならず、処理速度が低下するという
問題点もあった。
【００１１】そこでこの発明の目的は、非同期で動作す
る第１画像データ処理回路および第２画像データ処理回
路の２つの回路を備え、両回路が記憶装置（メモリ）を
共有している構成において、より簡単な回路構成で、構
成費用の増加を招くことなく、しかも、装置の機能を制
限することなくメモリアクセスができる回路およびメモ
リアクセス方法を提供することを目的とする。
る第１画像データ処理回路および第２画像データ処理回
路の２つの回路を備え、両回路が記憶装置（メモリ）を
共有している構成において、より簡単な回路構成で、構
成費用の増加を招くことなく、しかも、装置の機能を制
限することなくメモリアクセスができる回路およびメモ
リアクセス方法を提供することを目的とする。
【００１２】
【課題を解決するための手段】請求項１記載の発明は、
第１画像データ処理回路と、第１画像データ処理回路と
非同期で動作する第２画像データ処理回路と、第１画像
データ処理回路および第２画像データ処理回路に共有さ
れた記憶手段と、第１画像データ処理回路および第２画
像データ処理回路は、同一のクロックに同期して記憶手
段をアクセスするようにされ、第２画像データ処理回路
による記憶手段のアクセスが第１画像データ処理回路に
よる記憶手段のアクセスよりも優先するように優先順位
が決められていて、第２画像データ処理回路が記憶手段
のアクセスを行っている間は第１画像データ処理回路に
よる記憶手段のアクセスが中断されるようにされてお
り、第１画像データ処理回路が一画素のデータを処理す
るために必要な単位動作時間をＳ１、単位動作時間中に
記憶手段をアクセスできる最大時間をＴ１、第２画像デ
ータ処理回路が一画素のデータを処理するために必要な
単位動作時間をＳ２、単位動作時間中に記憶手段をアク
セスできる最大時間をＴ２としたとき、 Ｓ１≧Ｔ１＋Ｔ２、かつ、Ｓ１≦Ｓ２ を満たすように各時間が設定されていることを特徴とす
る画像データ処理回路。
第１画像データ処理回路と、第１画像データ処理回路と
非同期で動作する第２画像データ処理回路と、第１画像
データ処理回路および第２画像データ処理回路に共有さ
れた記憶手段と、第１画像データ処理回路および第２画
像データ処理回路は、同一のクロックに同期して記憶手
段をアクセスするようにされ、第２画像データ処理回路
による記憶手段のアクセスが第１画像データ処理回路に
よる記憶手段のアクセスよりも優先するように優先順位
が決められていて、第２画像データ処理回路が記憶手段
のアクセスを行っている間は第１画像データ処理回路に
よる記憶手段のアクセスが中断されるようにされてお
り、第１画像データ処理回路が一画素のデータを処理す
るために必要な単位動作時間をＳ１、単位動作時間中に
記憶手段をアクセスできる最大時間をＴ１、第２画像デ
ータ処理回路が一画素のデータを処理するために必要な
単位動作時間をＳ２、単位動作時間中に記憶手段をアク
セスできる最大時間をＴ２としたとき、 Ｓ１≧Ｔ１＋Ｔ２、かつ、Ｓ１≦Ｓ２ を満たすように各時間が設定されていることを特徴とす
る画像データ処理回路。
【００１３】請求項２記載の発明は、請求項１記載の画
像データ処理回路において、第１画像データ処理回路と
記憶手段との間を接続して第１画像データ処理回路が記
憶手段をアクセスできるか、第２画像データ処理回路と
記憶手段との間を接続して第２画像データ処理回路が記
憶手段をアクセスできるかを切換えるためのアクセス信
号切換回路とを有し、第２画像データ処理回路が記憶手
段のアクセス要求を行っている間はアクセス信号切換回
路が第２画像データ処理回路と記憶手段との間を接続
し、アクセス要求を行っていない間は、第１画像データ
処理回路と記憶手段との間を接続するようにされている
ことを特徴とするものである。
像データ処理回路において、第１画像データ処理回路と
記憶手段との間を接続して第１画像データ処理回路が記
憶手段をアクセスできるか、第２画像データ処理回路と
記憶手段との間を接続して第２画像データ処理回路が記
憶手段をアクセスできるかを切換えるためのアクセス信
号切換回路とを有し、第２画像データ処理回路が記憶手
段のアクセス要求を行っている間はアクセス信号切換回
路が第２画像データ処理回路と記憶手段との間を接続
し、アクセス要求を行っていない間は、第１画像データ
処理回路と記憶手段との間を接続するようにされている
ことを特徴とするものである。
【００１４】請求項３記載の発明は、記憶手段を非同期
で動作する２つの画像データ処理回路によって共有した
ときの記憶手段のアクセス方法であって、２つの画像デ
ータ処理回路が記憶手段をアクセスするときの共通のア
クセス同期用クロックを定め、２つの画像データ処理回
路間における記憶手段のアクセス優先順位を定め、優先
順位の低い画像データ処理回路が記憶手段をアクセス中
に、優先順位の高い画像データ処理回路が記憶手段のア
クセス要求をしたときは、優先順位の低い画像データ処
理回路が記憶手段をアクセスするのを一旦中断して、優
先順位の高い画像データ処理回路に記憶手段をアクセス
させ、優先順位の高い画像データ処理回路のアクセスが
終了後に、優先順位の低い画像データ処理回路の記憶手
段へのアクセスを再開させるものであり、上記優先順位
の低い画像データ処理回路が一画素のデータを処理する
ために必要な単位動作時間をＳ１、単位動作時間中に記
憶手段をアクセスできる最大時間をＴ１、上記優先順位
の高い画像データ処理回路が一画素のデータを処理する
ために必要な単位動作時間をＳ２、単位動作時間中に記
憶手段をアクセスできる最大時間をＴ２としたとき、 Ｓ１≧Ｔ１＋Ｔ２、かつ、Ｓ１≦Ｓ２ を満たすように各時間を定めたことを特徴とするもので
ある。
で動作する２つの画像データ処理回路によって共有した
ときの記憶手段のアクセス方法であって、２つの画像デ
ータ処理回路が記憶手段をアクセスするときの共通のア
クセス同期用クロックを定め、２つの画像データ処理回
路間における記憶手段のアクセス優先順位を定め、優先
順位の低い画像データ処理回路が記憶手段をアクセス中
に、優先順位の高い画像データ処理回路が記憶手段のア
クセス要求をしたときは、優先順位の低い画像データ処
理回路が記憶手段をアクセスするのを一旦中断して、優
先順位の高い画像データ処理回路に記憶手段をアクセス
させ、優先順位の高い画像データ処理回路のアクセスが
終了後に、優先順位の低い画像データ処理回路の記憶手
段へのアクセスを再開させるものであり、上記優先順位
の低い画像データ処理回路が一画素のデータを処理する
ために必要な単位動作時間をＳ１、単位動作時間中に記
憶手段をアクセスできる最大時間をＴ１、上記優先順位
の高い画像データ処理回路が一画素のデータを処理する
ために必要な単位動作時間をＳ２、単位動作時間中に記
憶手段をアクセスできる最大時間をＴ２としたとき、 Ｓ１≧Ｔ１＋Ｔ２、かつ、Ｓ１≦Ｓ２ を満たすように各時間を定めたことを特徴とするもので
ある。
【００１５】
【作用】請求項１ないし３記載の発明によれば、第１画
像データ処理回路および第２画像データ処理回路のそれ
ぞれの処理動作の１サイクル中に記憶手段にアクセスで
きる最大時間Ｔ１およびＴ２が設定されている。そし
て、記憶手段へのアクセスは、共通のクロックに同期し
て行われ、しかも、第１画像データ処理回路よりも第２
画像データ処理回路の記憶手段へのアクセスが優先する
ようにされている。
像データ処理回路および第２画像データ処理回路のそれ
ぞれの処理動作の１サイクル中に記憶手段にアクセスで
きる最大時間Ｔ１およびＴ２が設定されている。そし
て、記憶手段へのアクセスは、共通のクロックに同期し
て行われ、しかも、第１画像データ処理回路よりも第２
画像データ処理回路の記憶手段へのアクセスが優先する
ようにされている。
【００１６】このため、第２画像データ処理回路が記憶
手段をアクセスしない場合は、第１画像データ処理回路
が、各動作サイクル中に、Ｔ１の時間記憶手段をアクセ
スする。各サイクル中における残りの時間は、第１画像
データ処理回路は停止状態（待ち状態）となる。一方、
第２画像データ処理回路が記憶手段をアクセスする要求
をすると、アクセス信号切換回路は第２画像データ処理
回路が記憶手段をアクセス可能な状態に切換わる。そし
てこのとき、第１画像データ処理回路は、記憶手段のア
クセス権を第２画像データ処理回路に引き渡し、停止状
態となる。
手段をアクセスしない場合は、第１画像データ処理回路
が、各動作サイクル中に、Ｔ１の時間記憶手段をアクセ
スする。各サイクル中における残りの時間は、第１画像
データ処理回路は停止状態（待ち状態）となる。一方、
第２画像データ処理回路が記憶手段をアクセスする要求
をすると、アクセス信号切換回路は第２画像データ処理
回路が記憶手段をアクセス可能な状態に切換わる。そし
てこのとき、第１画像データ処理回路は、記憶手段のア
クセス権を第２画像データ処理回路に引き渡し、停止状
態となる。
【００１７】第２画像データ処理回路による記憶手段の
アクセスが完了すると、記憶手段のアクセス権は第１画
像データ処理回路に移るから、第１画像データ処理回路
は、停止状態を解除して処理を続行し、Ｔ１の時間記憶
手段をアクセスできる。
アクセスが完了すると、記憶手段のアクセス権は第１画
像データ処理回路に移るから、第１画像データ処理回路
は、停止状態を解除して処理を続行し、Ｔ１の時間記憶
手段をアクセスできる。
【００１８】
【実施例】以下には、ファクシミリ装置を例にとって、
この発明の一実施例について詳細に説明をする。図３
は、この発明の一実施例が組み込まれたファクシミリ装
置の電気的な構成を示すブロック図である。
この発明の一実施例について詳細に説明をする。図３
は、この発明の一実施例が組み込まれたファクシミリ装
置の電気的な構成を示すブロック図である。
【００１９】このファクシミリ装置には、入力画像処理
回路（ＦＩＰ（Ｆａｘ Ｉｍａｇｅｓｅｎｓｏｒ Ｐｒ
ｏｃｅｓｓｏｒ）部）１１と、画像出力処理回路（ＰＲ
Ｔ部）１２と、装置全体の統括的な制御を司るＣＰＵ１
４と、入力画像処理回路１１および画像出力処理回路１
２とＣＰＵ１４との接続に必要なＣＰＵインターフェイ
ス１３とが備えられている。入力画像処理回路１１と画
像出力処理回路１２とは、非同期で動作している。ま
た、ＣＰＵインターフェイス１３は、この実施例では、
ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
機能が内蔵されたものになっている。
回路（ＦＩＰ（Ｆａｘ Ｉｍａｇｅｓｅｎｓｏｒ Ｐｒ
ｏｃｅｓｓｏｒ）部）１１と、画像出力処理回路（ＰＲ
Ｔ部）１２と、装置全体の統括的な制御を司るＣＰＵ１
４と、入力画像処理回路１１および画像出力処理回路１
２とＣＰＵ１４との接続に必要なＣＰＵインターフェイ
ス１３とが備えられている。入力画像処理回路１１と画
像出力処理回路１２とは、非同期で動作している。ま
た、ＣＰＵインターフェイス１３は、この実施例では、
ＤＭＡ（Ｄｉｒｅｃｔ Ｍｅｍｏｒｙ Ａｃｃｅｓｓ）
機能が内蔵されたものになっている。
【００２０】ファクシミリ装置に原稿がセットされて読
取られる場合には、入力画像処理回路１１からイメージ
センサ１５へ駆動クロックＣＣＬＫおよび水平同期信号
ＳＩが与えられる。イメージセンサ１５は、与えられる
駆動クロックＣＣＬＫおよび水平同期信号ＳＩに基づい
て読取動作を行い、読取られたアナログ画像データはア
ナログ部１６へ与えられる。
取られる場合には、入力画像処理回路１１からイメージ
センサ１５へ駆動クロックＣＣＬＫおよび水平同期信号
ＳＩが与えられる。イメージセンサ１５は、与えられる
駆動クロックＣＣＬＫおよび水平同期信号ＳＩに基づい
て読取動作を行い、読取られたアナログ画像データはア
ナログ部１６へ与えられる。
【００２１】アナログ部１６には、入力画像処理回路１
１から自動利得調整信号ＡＧＣ、サンプルホールド信号
ＳＨＯＬＤおよび利得設定信号ＤＳＣＨが与えられてお
り、イメージセンサ１５から与えられるアナログ画像デ
ータは所定の増幅処理がされたサンプルホールド信号に
されて、Ａ／Ｄコンバータ１７へ与えられる。Ａ／Ｄコ
ンバータ１７は、入力画像処理回路１１から与えられる
変換クロックＡＤＣＣＬＫによって動作されており、与
えられるサンプルホールド信号をディジタル画像データ
に変換して入力画像処理回路１１へ与える。
１から自動利得調整信号ＡＧＣ、サンプルホールド信号
ＳＨＯＬＤおよび利得設定信号ＤＳＣＨが与えられてお
り、イメージセンサ１５から与えられるアナログ画像デ
ータは所定の増幅処理がされたサンプルホールド信号に
されて、Ａ／Ｄコンバータ１７へ与えられる。Ａ／Ｄコ
ンバータ１７は、入力画像処理回路１１から与えられる
変換クロックＡＤＣＣＬＫによって動作されており、与
えられるサンプルホールド信号をディジタル画像データ
に変換して入力画像処理回路１１へ与える。
【００２２】入力画像処理回路１１では、Ａ／Ｄコンバ
ータ１７から与えられるディジタル画像データ（読取画
像データ）に対して、種々の入力画像処理を行う。入力
画像処理とは、読取画像データに対するシェーディング
補正処理、２値化補正処理、中間調を表現する場合に必
要な誤差拡散処理等である。入力画像処理においては、
複数のラインデータを比較する２次元の画像処理をする
必要があるため、あるラインの読取画像データに対し
て、その前ラインおよびその前々ラインの画像データを
記憶しておくラインメモリ等の記憶装置が必要である。
そこで、記憶装置（メモリ）１８としてたとえば３２キ
ロバイトのＳＲＡＭが備えられている。メモリ１８の或
る領域はこれらラインメモリとして利用される。また、
メモリ１８の或る領域には、予め定められたシェーディ
ング補正演算用データや誤差拡散用データが記憶されて
いる。
ータ１７から与えられるディジタル画像データ（読取画
像データ）に対して、種々の入力画像処理を行う。入力
画像処理とは、読取画像データに対するシェーディング
補正処理、２値化補正処理、中間調を表現する場合に必
要な誤差拡散処理等である。入力画像処理においては、
複数のラインデータを比較する２次元の画像処理をする
必要があるため、あるラインの読取画像データに対し
て、その前ラインおよびその前々ラインの画像データを
記憶しておくラインメモリ等の記憶装置が必要である。
そこで、記憶装置（メモリ）１８としてたとえば３２キ
ロバイトのＳＲＡＭが備えられている。メモリ１８の或
る領域はこれらラインメモリとして利用される。また、
メモリ１８の或る領域には、予め定められたシェーディ
ング補正演算用データや誤差拡散用データが記憶されて
いる。
【００２３】入力画像処理回路１１は、メモリ１８に読
出ストローブ信号／ＲＯＥ０または書込ストローブ信号
／ＲＷＥ０を与え、かつ、アドレスを指定して、そのア
ドレス指定領域にラインデータを書込み、また、ライン
データを読出す。また、このメモリ１８から読出したラ
インデータを用いて読取画像データの入力画像処理をす
る。
出ストローブ信号／ＲＯＥ０または書込ストローブ信号
／ＲＷＥ０を与え、かつ、アドレスを指定して、そのア
ドレス指定領域にラインデータを書込み、また、ライン
データを読出す。また、このメモリ１８から読出したラ
インデータを用いて読取画像データの入力画像処理をす
る。
【００２４】入力画像処理回路１１がメモリ１８にデー
タを書込み、またはデータを読出すアクセス速度は、た
とえば２０ＭＨｚのメモリアクセス同期用クロックＳＹ
ＳＣＬＫ（後述する）に同期してなされており、１画素
のデータを処理するために必要な単位動作時間内には、
たとえばメモリアクセス同期用クロックＳＹＳＣＬＫが
１６クロック存在するようにされている。
タを書込み、またはデータを読出すアクセス速度は、た
とえば２０ＭＨｚのメモリアクセス同期用クロックＳＹ
ＳＣＬＫ（後述する）に同期してなされており、１画素
のデータを処理するために必要な単位動作時間内には、
たとえばメモリアクセス同期用クロックＳＹＳＣＬＫが
１６クロック存在するようにされている。
【００２５】なお、イメージセンサ１５の読出速度、す
なわちイメージセンサ１５へ与えられる駆動クロックＣ
ＣＬＫは、たとえば４００ＫＨｚ程度の周波数であり
（このような周波数になるのは、イメージセンサ１５の
動作速度に限界があるからである）、それに比べると、
メモリアクセス同期用クロックＳＹＳＣＬＫは十分に速
い速度とされている。
なわちイメージセンサ１５へ与えられる駆動クロックＣ
ＣＬＫは、たとえば４００ＫＨｚ程度の周波数であり
（このような周波数になるのは、イメージセンサ１５の
動作速度に限界があるからである）、それに比べると、
メモリアクセス同期用クロックＳＹＳＣＬＫは十分に速
い速度とされている。
【００２６】入力画像処理が施された後の読取画像デー
タは、一旦そのままＤＲＡＭ１９にストアされる。入力
画像処理回路１１からＤＲＡＭ１９へのデータ転送は、
ＣＰＵインターフェイス１３にＤＭＡ機能が内蔵されて
いるので、ＤＭＡ転送により行われる。ＤＭＡ転送は、
入力画像処理回路１１からＣＰＵインターフェイス１３
へ読取画像データが与えられ、そのデータが所定量に達
したときに行われる。すなわち、データが所定量に達す
ると、ＣＰＵインターフェイス１３はＣＰＵ１４にＤＭ
Ａリクエストをし、ＣＰＵ１４からのＤＭＡ承認を受け
ると、読取画像データをＤＲＡＭ１９へ転送する。
タは、一旦そのままＤＲＡＭ１９にストアされる。入力
画像処理回路１１からＤＲＡＭ１９へのデータ転送は、
ＣＰＵインターフェイス１３にＤＭＡ機能が内蔵されて
いるので、ＤＭＡ転送により行われる。ＤＭＡ転送は、
入力画像処理回路１１からＣＰＵインターフェイス１３
へ読取画像データが与えられ、そのデータが所定量に達
したときに行われる。すなわち、データが所定量に達す
ると、ＣＰＵインターフェイス１３はＣＰＵ１４にＤＭ
Ａリクエストをし、ＣＰＵ１４からのＤＭＡ承認を受け
ると、読取画像データをＤＲＡＭ１９へ転送する。
【００２７】そしてＤＲＡＭ１９に一旦ストアされた読
取画像データは、ＣＰＵ１４により読出されて圧縮処理
がされ、再度ＤＲＡＭ１９にストアされる。この圧縮処
理は、ファクシミリ装置の規格で種々の方式があるが、
たとえばＭＭＲ、ＭＲ、ＭＨ等の方式が公知である。圧
縮されてＤＲＡＭ１９にストアされた読取画像データ
は、ＣＰＵ１４で読出されてモデム２０へ与えられ、モ
デム２０でディジタルデータからアナログデータに変換
され、ＮＣＵ（Ｎｅｔｗｏｒｋ Ｃｏｎｔｒｏｌ Ｕｎ
ｉｔ）２１を介して電話回線へ出力されて送信相手側の
ファクシミリ装置へ伝送される。
取画像データは、ＣＰＵ１４により読出されて圧縮処理
がされ、再度ＤＲＡＭ１９にストアされる。この圧縮処
理は、ファクシミリ装置の規格で種々の方式があるが、
たとえばＭＭＲ、ＭＲ、ＭＨ等の方式が公知である。圧
縮されてＤＲＡＭ１９にストアされた読取画像データ
は、ＣＰＵ１４で読出されてモデム２０へ与えられ、モ
デム２０でディジタルデータからアナログデータに変換
され、ＮＣＵ（Ｎｅｔｗｏｒｋ Ｃｏｎｔｒｏｌ Ｕｎ
ｉｔ）２１を介して電話回線へ出力されて送信相手側の
ファクシミリ装置へ伝送される。
【００２８】一方、電話回線を通じてデータが送信され
てきた場合は、ＮＣＵ２１で受信され、受信データ（ア
ナログデータ）はモデム２０でディジタルデータに変換
され、ＤＲＡＭ１９にストアされる。このデータは、圧
縮データである。ＤＲＡＭ１９にストアされた圧縮デー
タは、ＣＰＵ１４で読出されて伸長処理がされ、ＤＲＡ
Ｍ１９に再ストアされる。
てきた場合は、ＮＣＵ２１で受信され、受信データ（ア
ナログデータ）はモデム２０でディジタルデータに変換
され、ＤＲＡＭ１９にストアされる。このデータは、圧
縮データである。ＤＲＡＭ１９にストアされた圧縮デー
タは、ＣＰＵ１４で読出されて伸長処理がされ、ＤＲＡ
Ｍ１９に再ストアされる。
【００２９】その後、ＤＲＡＭ１９に再ストアされた画
像データは画像出力処理回路１２へ与えられる。画像出
力処理回路１２は、ＤＲＡＭ１９からＣＰＵインターフ
ェイス１３を介して画像データが与えられると、その画
像データに対して出力処理を施し、ＬＳＵ２２を駆動し
て、出力処理を施した画像データを用紙等に記録させ
る。
像データは画像出力処理回路１２へ与えられる。画像出
力処理回路１２は、ＤＲＡＭ１９からＣＰＵインターフ
ェイス１３を介して画像データが与えられると、その画
像データに対して出力処理を施し、ＬＳＵ２２を駆動し
て、出力処理を施した画像データを用紙等に記録させ
る。
【００３０】画像出力処理回路１２が行う出力処理と
は、たとえば、画像データの輪郭の凹凸を滑らかにする
ためのスムージング処理、画像を拡大したり縮小したり
する場合の画素密度やライン密度の変換処理、与えられ
る画像データの密度とＬＳＵ２２の解像度との相違に起
因する画素密度変換処理等である。これらの出力処理に
おいては、たとえば画像データの中の注目画素に対する
周囲画素の状態に応じて注目画素に対するスムージング
パターンを変えたり、複数ラインのデータの論理和をと
って画素密度を変換するため、画像データを保持するた
めのメモリが必要である。また、画像出力処理回路１２
からＬＳＵ２２に画像データとしてのビデオ信号を出力
する場合、出力処理の速度とＬＳＵ２２の処理速度とに
は差があるから、バッファとしてラインメモリに一旦ビ
デオ信号を記憶しておき、バッファ用ラインメモリから
ビデオ信号を読出してＬＳＵ２２に出力する必要があ
る。そのため、ラインメモリが要求される。そこで、出
力処理においても、メモリ１８が活用される。
は、たとえば、画像データの輪郭の凹凸を滑らかにする
ためのスムージング処理、画像を拡大したり縮小したり
する場合の画素密度やライン密度の変換処理、与えられ
る画像データの密度とＬＳＵ２２の解像度との相違に起
因する画素密度変換処理等である。これらの出力処理に
おいては、たとえば画像データの中の注目画素に対する
周囲画素の状態に応じて注目画素に対するスムージング
パターンを変えたり、複数ラインのデータの論理和をと
って画素密度を変換するため、画像データを保持するた
めのメモリが必要である。また、画像出力処理回路１２
からＬＳＵ２２に画像データとしてのビデオ信号を出力
する場合、出力処理の速度とＬＳＵ２２の処理速度とに
は差があるから、バッファとしてラインメモリに一旦ビ
デオ信号を記憶しておき、バッファ用ラインメモリから
ビデオ信号を読出してＬＳＵ２２に出力する必要があ
る。そのため、ラインメモリが要求される。そこで、出
力処理においても、メモリ１８が活用される。
【００３１】画像出力処理回路１２によるメモリ１８の
アクセスは、入力画像処理回路１１と同様に、メモリア
クセス同期用クロックＳＹＳＣＬＫに同期してなされて
おり、入力画像処理回路１１を経由して行われる。その
ため、画像出力処理回路１２は入力画像処理回路１１に
メモリリクエスト信号ＭＲＥＱ、書込ストローブ信号／
ＰＲＴＷＥまたは読出ストローブ信号／ＰＲＴＲＥを与
え、かつ、アドレスを指定して、そのアドレス指定領域
にデータの書込を行い、また、読出す。
アクセスは、入力画像処理回路１１と同様に、メモリア
クセス同期用クロックＳＹＳＣＬＫに同期してなされて
おり、入力画像処理回路１１を経由して行われる。その
ため、画像出力処理回路１２は入力画像処理回路１１に
メモリリクエスト信号ＭＲＥＱ、書込ストローブ信号／
ＰＲＴＷＥまたは読出ストローブ信号／ＰＲＴＲＥを与
え、かつ、アドレスを指定して、そのアドレス指定領域
にデータの書込を行い、また、読出す。
【００３２】ところで、画像出力処理回路１２と入力画
像処理回路１１とは、非同期で動作しているため、入力
画像処理回路１１によるメモリ１８のアクセスに支障が
生じないように、画像出力処理回路１２によるメモリ１
８のアクセスを工夫する必要がある。次に、入力画像処
理回路１１と画像出力処理回路１２とが非同期で動作し
ているにも関わらず、両者に共有のメモリ１８に対する
アクセスを支障なく行えるようにした構成について、図
１および図２を参照して説明をする。
像処理回路１１とは、非同期で動作しているため、入力
画像処理回路１１によるメモリ１８のアクセスに支障が
生じないように、画像出力処理回路１２によるメモリ１
８のアクセスを工夫する必要がある。次に、入力画像処
理回路１１と画像出力処理回路１２とが非同期で動作し
ているにも関わらず、両者に共有のメモリ１８に対する
アクセスを支障なく行えるようにした構成について、図
１および図２を参照して説明をする。
【００３３】図１は、図３における入力画像処理回路１
１、画像出力処理回路１２およびメモリ１８の関係を、
メモリ１８の共用化という観点から描いた関係ブロック
図である。図１において、入力画像処理回路（ＦＩＰ
部）１１および画像出力処理回路（ＰＲＴ部）１２のメ
モリ（ＳＲＡＭ）１８へのアクセスは、メモリアクセス
信号切換回路１１０によって切換えられるようにされて
いる。このメモリアクセス信号切換回路１１０は、単な
る信号経路切換用のセレクタであり、図３に示す実際の
回路例では、入力画像処理回路１１内に内蔵されてい
る。
１、画像出力処理回路１２およびメモリ１８の関係を、
メモリ１８の共用化という観点から描いた関係ブロック
図である。図１において、入力画像処理回路（ＦＩＰ
部）１１および画像出力処理回路（ＰＲＴ部）１２のメ
モリ（ＳＲＡＭ）１８へのアクセスは、メモリアクセス
信号切換回路１１０によって切換えられるようにされて
いる。このメモリアクセス信号切換回路１１０は、単な
る信号経路切換用のセレクタであり、図３に示す実際の
回路例では、入力画像処理回路１１内に内蔵されてい
る。
【００３４】図１において、入力画像処理回路１１およ
び画像出力処理回路１２には、メモリアクセス同期用ク
ロックＳＹＳＣＬＫが与えられる。また、画像出力処理
回路１２から入力画像処理回路１１に対しては、メモリ
アクセスリクエスト信号ＭＲＥＱが与えられる。このリ
クエスト信号ＭＲＥＱは、メモリアクセス信号切換回路
１１０（この回路は、実際には、上述したように、入力
画像処理回路１１内に内蔵されている）にも与えられ、
メモリアクセス信号切換回路１１０が入力画像処理回路
１１側を選択するか、画像出力処理回路１２側を選択す
るかを切換える。
び画像出力処理回路１２には、メモリアクセス同期用ク
ロックＳＹＳＣＬＫが与えられる。また、画像出力処理
回路１２から入力画像処理回路１１に対しては、メモリ
アクセスリクエスト信号ＭＲＥＱが与えられる。このリ
クエスト信号ＭＲＥＱは、メモリアクセス信号切換回路
１１０（この回路は、実際には、上述したように、入力
画像処理回路１１内に内蔵されている）にも与えられ、
メモリアクセス信号切換回路１１０が入力画像処理回路
１１側を選択するか、画像出力処理回路１２側を選択す
るかを切換える。
【００３５】メモリアクセス信号切換回路１１０が入力
画像処理回路１１側を選択している場合には、入力画像
処理回路１１はメモリ１８に対するアクセスが可能とな
り、入力画像処理回路１１とメモリ１８との間でメモリ
アクセス信号（アドレス、データを含む）のやりとりが
され得る。逆に、メモリアクセス信号切換回路１１０が
画像出力処理回路１２側を選択している場合には、画像
出力処理回路１２とメモリ１８との間でメモリアクセス
信号（アドレス、データを含む）のやりとりがされ得
る。
画像処理回路１１側を選択している場合には、入力画像
処理回路１１はメモリ１８に対するアクセスが可能とな
り、入力画像処理回路１１とメモリ１８との間でメモリ
アクセス信号（アドレス、データを含む）のやりとりが
され得る。逆に、メモリアクセス信号切換回路１１０が
画像出力処理回路１２側を選択している場合には、画像
出力処理回路１２とメモリ１８との間でメモリアクセス
信号（アドレス、データを含む）のやりとりがされ得
る。
【００３６】図２は、図１の回路におけるメモリアクセ
ス動作を表わすタイミングチャートである。図１および
図２を参照して説明すると、入力画像処理回路１１と画
像出力処理回路１２とは、前述したように非同期で動作
しているが、両回路には、共通のメモリアクセス同期用
クロックＳＹＳＣＬＫが与えられている。それゆえ、入
力画像処理回路１１および画像出力処理回路１２は、非
同期で動作しながら、メモリ１８へのアクセスは、この
メモリアクセス同期用クロックＳＹＳＣＬＫに同期して
行う。
ス動作を表わすタイミングチャートである。図１および
図２を参照して説明すると、入力画像処理回路１１と画
像出力処理回路１２とは、前述したように非同期で動作
しているが、両回路には、共通のメモリアクセス同期用
クロックＳＹＳＣＬＫが与えられている。それゆえ、入
力画像処理回路１１および画像出力処理回路１２は、非
同期で動作しながら、メモリ１８へのアクセスは、この
メモリアクセス同期用クロックＳＹＳＣＬＫに同期して
行う。
【００３７】画像出力処理回路１２からメモリアクセス
リクエスト信号ＭＲＥＱが出力されない場合には、メモ
リアクセス信号切換回路１１０は入力画像処理回路１１
側を選択しており、入力画像処理回路１１がメモリ１８
のアクセス権を有する。また、入力画像処理回路１１が
一画素のデータを処理するために必要な単位動作時間
（以下「１サイクル」という）内に、メモリアクセス同
期用クロックＳＹＳＣＬＫが１６クロック存在するよう
にされており、しかも、１６クロックのうちの８クロッ
クによって１サイクル内のメモリアクセスが完了するよ
うにされている。したがって、入力画像処理回路１１の
内部状態は、各サイクルにつき、メモリアクセス同期用
クロックＳＹＳＣＬＫ１６クロックのうち、８クロック
に基づいてメモリアクセス動作を行い、残りの８クロッ
クの期間中は、動作停止（待ち状態）となるようにされ
ている。
リクエスト信号ＭＲＥＱが出力されない場合には、メモ
リアクセス信号切換回路１１０は入力画像処理回路１１
側を選択しており、入力画像処理回路１１がメモリ１８
のアクセス権を有する。また、入力画像処理回路１１が
一画素のデータを処理するために必要な単位動作時間
（以下「１サイクル」という）内に、メモリアクセス同
期用クロックＳＹＳＣＬＫが１６クロック存在するよう
にされており、しかも、１６クロックのうちの８クロッ
クによって１サイクル内のメモリアクセスが完了するよ
うにされている。したがって、入力画像処理回路１１の
内部状態は、各サイクルにつき、メモリアクセス同期用
クロックＳＹＳＣＬＫ１６クロックのうち、８クロック
に基づいてメモリアクセス動作を行い、残りの８クロッ
クの期間中は、動作停止（待ち状態）となるようにされ
ている。
【００３８】入力画像処理回路１１の動作の１サイクル
を、このようにメモリアクセス同期用クロックＳＹＳＣ
ＬＫ１６クロックで構成できるのは、前述したように、
入力画像処理回路１１へ与えられるイメージセンサ１５
からの読取画像データは、相対的に低い周波数、たとえ
ば４００ｋＨｚ程度の駆動クロックＣＣＬＫに同期し
て、画素単位で入力されるのに対して、メモリアクセス
同期用クロックＳＹＳＣＬＫは、相対的に高いたとえば
２０ＭＨｚのクロックだからである。つまり、入力画像
処理回路１１へ１画素の読取画像データが与えられる期
間を単位として入力画像処理回路１１の動作の１サイク
ルを定めれば、メモリアクセス同期用クロックＳＹＳＣ
ＬＫ１６クロックにて構成できるのである。
を、このようにメモリアクセス同期用クロックＳＹＳＣ
ＬＫ１６クロックで構成できるのは、前述したように、
入力画像処理回路１１へ与えられるイメージセンサ１５
からの読取画像データは、相対的に低い周波数、たとえ
ば４００ｋＨｚ程度の駆動クロックＣＣＬＫに同期し
て、画素単位で入力されるのに対して、メモリアクセス
同期用クロックＳＹＳＣＬＫは、相対的に高いたとえば
２０ＭＨｚのクロックだからである。つまり、入力画像
処理回路１１へ１画素の読取画像データが与えられる期
間を単位として入力画像処理回路１１の動作の１サイク
ルを定めれば、メモリアクセス同期用クロックＳＹＳＣ
ＬＫ１６クロックにて構成できるのである。
【００３９】以上の結果、入力画像処理回路１１は、メ
モリ１８のアクセス権を有している場合でも、各サイク
ルにつき、メモリアクセス同期用クロックＳＹＳＣＬＫ
８クロック分は停止状態である。一方、入力画像処理回
路１１と非同期に動作する画像出力処理回路１２から
は、任意のタイミングで、入力画像処理回路１１および
メモリアクセス信号切換回路１１０へメモリアクセスリ
クエスト信号ＭＲＥＱが与えられる。このリクエスト信
号ＭＲＥＱが与えられると、上述したように、メモリア
クセス信号切換信号１１０は画像出力処理回路１２側を
選択する。
モリ１８のアクセス権を有している場合でも、各サイク
ルにつき、メモリアクセス同期用クロックＳＹＳＣＬＫ
８クロック分は停止状態である。一方、入力画像処理回
路１１と非同期に動作する画像出力処理回路１２から
は、任意のタイミングで、入力画像処理回路１１および
メモリアクセス信号切換回路１１０へメモリアクセスリ
クエスト信号ＭＲＥＱが与えられる。このリクエスト信
号ＭＲＥＱが与えられると、上述したように、メモリア
クセス信号切換信号１１０は画像出力処理回路１２側を
選択する。
【００４０】また、入力画像処理回路１１は、メモリア
クセスリクエスト信号ＭＲＥＱに応じて、回路動作を停
止し、メモリ１８のアクセス権を画像出力処理回路１２
へ譲る。このため、画像出力処理回路１２は、メモリ１
８のアクセスを行うことができる。画像出力処理回路１
２による１回のメモリアクセス期間は予め決められてい
る。たとえば、メモリアクセス同期用クロックＳＹＳＣ
ＬＫ８クロックの期間とされている。
クセスリクエスト信号ＭＲＥＱに応じて、回路動作を停
止し、メモリ１８のアクセス権を画像出力処理回路１２
へ譲る。このため、画像出力処理回路１２は、メモリ１
８のアクセスを行うことができる。画像出力処理回路１
２による１回のメモリアクセス期間は予め決められてい
る。たとえば、メモリアクセス同期用クロックＳＹＳＣ
ＬＫ８クロックの期間とされている。
【００４１】より具体的に説明すると、画像出力処理回
路１２は、予め定められた動作サイクルで動作してお
り、各サイクル内で、１画素のデータを処理する。各サ
イクルにおけるメモリ１８のアクセス期間は予め決めら
れており、たとえばメモリアクセス同期用クロックＳＹ
ＳＣＬＫ８クロックの期間とされている。一方、画像出
力処理回路１２の１サイクルの長さは、メモリアクセス
同期用クロックＳＹＳＣＬＫ１６クロック以上に設定さ
れており、入力画像処理回路１１の動作サイクルとは非
同期である。また、画像出力処理回路１２の１サイクル
は、出力画像を拡大処理、縮小する場合には、長さを変
化させることもある。
路１２は、予め定められた動作サイクルで動作してお
り、各サイクル内で、１画素のデータを処理する。各サ
イクルにおけるメモリ１８のアクセス期間は予め決めら
れており、たとえばメモリアクセス同期用クロックＳＹ
ＳＣＬＫ８クロックの期間とされている。一方、画像出
力処理回路１２の１サイクルの長さは、メモリアクセス
同期用クロックＳＹＳＣＬＫ１６クロック以上に設定さ
れており、入力画像処理回路１１の動作サイクルとは非
同期である。また、画像出力処理回路１２の１サイクル
は、出力画像を拡大処理、縮小する場合には、長さを変
化させることもある。
【００４２】画像出力処理回路１２がメモリ１８の１回
のアクセスを終えると、画像出力処理回路１２からのメ
モリアクセスリクエスト信号ＭＲＥＱはローになる。こ
のため、メモリアクセス信号切換回路１１０は入力画像
処理回路１１側へ切換わり、入力画像処理回路１１は再
びメモリ１８のアクセス権を得る。この場合において、
入力画像処理回路１１のメモリアクセス期間は、各サイ
クルごとに、メモリアクセス同期用クロックＳＹＳＣＬ
Ｋ８クロックの期間であればよい。従って、各サイクル
ごとに、メモリアクセス同期用クロックＳＹＳＣＬＫ８
クロック期間がメモリアクセス期間として補償されてい
れば、入力画像処理回路１１によるメモリアクセスは全
く支障なく行える。
のアクセスを終えると、画像出力処理回路１２からのメ
モリアクセスリクエスト信号ＭＲＥＱはローになる。こ
のため、メモリアクセス信号切換回路１１０は入力画像
処理回路１１側へ切換わり、入力画像処理回路１１は再
びメモリ１８のアクセス権を得る。この場合において、
入力画像処理回路１１のメモリアクセス期間は、各サイ
クルごとに、メモリアクセス同期用クロックＳＹＳＣＬ
Ｋ８クロックの期間であればよい。従って、各サイクル
ごとに、メモリアクセス同期用クロックＳＹＳＣＬＫ８
クロック期間がメモリアクセス期間として補償されてい
れば、入力画像処理回路１１によるメモリアクセスは全
く支障なく行える。
【００４３】つまり、画像出力処理回路１２からのメモ
リアクセスリクエスト信号ＭＲＥＱが任意のタイミング
で割り込んでも、該リクエスト信号ＭＲＥＱが割り込ん
でいる期間中は、回路動作を停止すればよく、しかも、
このリクエスト信号ＭＲＥＱの割り込みがなくても各動
作サイクルにおいて、動作停止期間が必然的に存在し、
その停止期間は任意のタイミングでよいから、全く支障
なく入力画像処理回路１１はメモリアクセスができる。
リアクセスリクエスト信号ＭＲＥＱが任意のタイミング
で割り込んでも、該リクエスト信号ＭＲＥＱが割り込ん
でいる期間中は、回路動作を停止すればよく、しかも、
このリクエスト信号ＭＲＥＱの割り込みがなくても各動
作サイクルにおいて、動作停止期間が必然的に存在し、
その停止期間は任意のタイミングでよいから、全く支障
なく入力画像処理回路１１はメモリアクセスができる。
【００４４】また、画像出力処理回路１２によるメモリ
アクセスも、任意のタイミングで、各動作サイクルごと
に行うことができる。このように、ファクシミリ装置の
入力画像処理回路１１および画像出力処理回路１２と、
それら２つの回路に共有されたメモリ１８とが備えられ
ている場合において、画像出力処理回路１２によるメモ
リ１８のアクセスが入力画像処理回路１１によるメモリ
１８のアクセスよりも優先するように優先順位が決めら
れていて、画像出力処理回路１２がメモリ１８のアクセ
スを行っている間は入力画像処理回路１１によるメモリ
１８のアクセスが中断するようにされている。このよう
にすると、画像出力処理回路１２は、ＬＳＵ２２による
画像形成のための画像出力処理を行うことができ、しか
もそのために必要なメモリ１８のアクセスが任意のタイ
ミングで必要に応じて行うことができる。
アクセスも、任意のタイミングで、各動作サイクルごと
に行うことができる。このように、ファクシミリ装置の
入力画像処理回路１１および画像出力処理回路１２と、
それら２つの回路に共有されたメモリ１８とが備えられ
ている場合において、画像出力処理回路１２によるメモ
リ１８のアクセスが入力画像処理回路１１によるメモリ
１８のアクセスよりも優先するように優先順位が決めら
れていて、画像出力処理回路１２がメモリ１８のアクセ
スを行っている間は入力画像処理回路１１によるメモリ
１８のアクセスが中断するようにされている。このよう
にすると、画像出力処理回路１２は、ＬＳＵ２２による
画像形成のための画像出力処理を行うことができ、しか
もそのために必要なメモリ１８のアクセスが任意のタイ
ミングで必要に応じて行うことができる。
【００４５】一方、入力画像処理回路１１は、１サイク
ル中におけるメモリ１８のアクセス期間が補償されてい
るので、何ら支障なくメモリ１８のアクセスができる。
このように、ファクシミリ装置においては、ＬＳＵ２２
による画像出力の関係上から、画像出力処理回路１２側
にメモリ１８の優先権を持たせておく必要がある。
ル中におけるメモリ１８のアクセス期間が補償されてい
るので、何ら支障なくメモリ１８のアクセスができる。
このように、ファクシミリ装置においては、ＬＳＵ２２
による画像出力の関係上から、画像出力処理回路１２側
にメモリ１８の優先権を持たせておく必要がある。
【００４６】以上の実施例は、ファクシミリ装置の入力
画像処理回路１１および画像出力処理回路１２と、それ
ら２つの回路に共有されたメモリ１８とを例にとって説
明したが、この発明の構成としては、以下の要件を満た
していればよい。すなわち、非同期に動作する２つの画
像データ処理回路ＡおよびＢが備えられており、２つの
画像データ処理回路ＡおよびＢには、共有されたメモリ
Ｍが接続されている。そして、回路ＡおよびＢは、同一
のメモリアクセス同期用クロックに同期してメモリＭの
アクセスを行う構成にされている。さらに、回路Ａが一
画素のデータを処理するために必要な単位動作時間ＳＡ
中の最大メモリアクセス時間ＴＡおよび回路Ｂが一画素
のデータを処理するために必要な単位動作時間ＳＢ中の
最大メモリアクセス時間ＴＢが以下の条件式を満たすよ
うに定められている。
画像処理回路１１および画像出力処理回路１２と、それ
ら２つの回路に共有されたメモリ１８とを例にとって説
明したが、この発明の構成としては、以下の要件を満た
していればよい。すなわち、非同期に動作する２つの画
像データ処理回路ＡおよびＢが備えられており、２つの
画像データ処理回路ＡおよびＢには、共有されたメモリ
Ｍが接続されている。そして、回路ＡおよびＢは、同一
のメモリアクセス同期用クロックに同期してメモリＭの
アクセスを行う構成にされている。さらに、回路Ａが一
画素のデータを処理するために必要な単位動作時間ＳＡ
中の最大メモリアクセス時間ＴＡおよび回路Ｂが一画素
のデータを処理するために必要な単位動作時間ＳＢ中の
最大メモリアクセス時間ＴＢが以下の条件式を満たすよ
うに定められている。
【００４７】ＳＡ≧ＴＡ＋ＴＢ、かつ、 ＳＡ≦ＳＢ 係る条件を満足する場合、この発明の構成が実現され
る。
る。
【００４８】
【発明の効果】この発明によれば、非同期で動作する第
１画像データ処理回路と、第２画像データ処理回路とが
アクセスするメモリの共有化を図ることができ、各処理
回路ごとにメモリを設ける必要がなく、廉価に回路を構
成することができる。しかも、回路全体の機能を落とす
こともない。
１画像データ処理回路と、第２画像データ処理回路とが
アクセスするメモリの共有化を図ることができ、各処理
回路ごとにメモリを設ける必要がなく、廉価に回路を構
成することができる。しかも、回路全体の機能を落とす
こともない。
【００４９】また、この発明によれば、上記廉価な回路
のための有益なメモリアクセス方法を提供できる。
のための有益なメモリアクセス方法を提供できる。
【図１】この発明の一実施例にかかる回路構成の概念を
説明するためのブロック図である。
説明するためのブロック図である。
【図２】図１の回路のメモリアクセス動作を説明するた
めのタイミングチャートである。
めのタイミングチャートである。
【図３】この発明の一実施例が適用されたファクシミリ
装置の制御回路の全体構成を示すブロック図である。
装置の制御回路の全体構成を示すブロック図である。
【図４】従来の調停回路を設けたメモリアクセスのため
の回路構成を示すブロック図である。
の回路構成を示すブロック図である。
１１ 入力画像処理回路 １２ 画像出力処理回路 １８ メモリ（ＳＲＡＭ）
Claims (3)
- 【請求項１】第１画像データ処理回路と、 第１画像データ処理回路と非同期で動作する第２画像デ
ータ処理回路と、 第１画像データ処理回路および第２画像データ処理回路
に共有された記憶手段と、 第１画像データ処理回路および第２画像データ処理回路
は、同一のクロックに同期して記憶手段をアクセスする
ようにされ、 第２画像データ処理回路による記憶手段のアクセスが第
１画像データ処理回路による記憶手段のアクセスよりも
優先するように優先順位が決められていて、第２画像デ
ータ処理回路が記憶手段のアクセスを行っている間は第
１画像データ処理回路による記憶手段のアクセスが中断
されるようにされており、 第１画像データ処理回路が一画素のデータを処理するた
めに必要な単位動作時間をＳ１、単位動作時間中に記憶
手段をアクセスできる最大時間をＴ１、第２画像データ
処理回路が一画素のデータを処理するために必要な単位
動作時間をＳ２、単位動作時間中に記憶手段をアクセス
できる最大時間をＴ２としたとき、 Ｓ１≧Ｔ１＋Ｔ２、かつ、Ｓ１≦Ｓ２ を満たすように各時間が設定されていることを特徴とす
る画像データ処理回路。 - 【請求項２】請求項１記載の画像データ処理回路におい
て、 第１画像データ処理回路と記憶手段との間を接続して第
１画像データ処理回路が記憶手段をアクセスできるか、
第２画像データ処理回路と記憶手段との間を接続して第
２画像データ処理回路が記憶手段をアクセスできるかを
切換えるためのアクセス信号切換回路とを有し、 第２画像データ処理回路が記憶手段のアクセス要求を行
っている間はアクセス信号切換回路が第２画像データ処
理回路と記憶手段との間を接続し、アクセス要求を行っ
ていない間は、第１画像データ処理回路と記憶手段との
間を接続するようにされていることを特徴とする画像デ
ータ処理回路。 - 【請求項３】記憶手段を非同期で動作する２つの画像デ
ータ処理回路によって共有したときの記憶手段のアクセ
ス方法であって、 ２つの画像データ処理回路が記憶手段をアクセスすると
きの共通のアクセス同期用クロックを定め、 ２つの画像データ処理回路間における記憶手段のアクセ
ス優先順位を定め、 優先順位の低い画像データ処理回路が記憶手段をアクセ
ス中に、優先順位の高い画像データ処理回路が記憶手段
のアクセス要求をしたときは、優先順位の低い画像デー
タ処理回路が記憶手段をアクセスするのを一旦中断し
て、優先順位の高い画像データ処理回路に記憶手段をア
クセスさせ、優先順位の高い画像データ処理回路のアク
セスが終了後に、優先順位の低い画像データ処理回路の
記憶手段へのアクセスを再開させるものであり、 上記優先順位の低い画像データ処理回路が一画素のデー
タを処理するために必要な単位動作時間をＳ１、単位動
作時間中に記憶手段をアクセスできる最大時間をＴ１、
上記優先順位の高い画像データ処理回路が一画素のデー
タを処理するために必要な単位動作時間をＳ２、単位動
作時間中に記憶手段をアクセスできる最大時間をＴ２と
したとき、 Ｓ１≧Ｔ１＋Ｔ２、かつ、Ｓ１≦Ｓ２ を満たすように各時間を定めたことを特徴とする共有記
憶手段のアクセス方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185560A JPH0635867A (ja) | 1992-07-13 | 1992-07-13 | 画像データ処理回路およびその処理回路のための記憶手段のアクセス方法 |
| US08/086,906 US5349449A (en) | 1992-07-13 | 1993-07-07 | Image data processing circuit and method of accessing storing means for the processing circuit |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4185560A JPH0635867A (ja) | 1992-07-13 | 1992-07-13 | 画像データ処理回路およびその処理回路のための記憶手段のアクセス方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0635867A true JPH0635867A (ja) | 1994-02-10 |
Family
ID=16172950
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4185560A Pending JPH0635867A (ja) | 1992-07-13 | 1992-07-13 | 画像データ処理回路およびその処理回路のための記憶手段のアクセス方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5349449A (ja) |
| JP (1) | JPH0635867A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7319484B2 (en) | 1997-09-30 | 2008-01-15 | Canon Kabushiki Kaisha | Image processing method, an image processing apparatus, an image input device, a photographing device, a photographing system, a communication device, a communication system, and a storage medium |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH08147479A (ja) * | 1994-11-17 | 1996-06-07 | Hitachi Ltd | 画像出力装置並びに画像復号化装置 |
| US5767866A (en) * | 1995-06-07 | 1998-06-16 | Seiko Epson Corporation | Computer system with efficient DRAM access |
| US6204864B1 (en) | 1995-06-07 | 2001-03-20 | Seiko Epson Corporation | Apparatus and method having improved memory controller request handler |
| US6163831A (en) * | 1997-11-14 | 2000-12-19 | Lucent Technologies, Inc. | Minimum refractory period in a multiple agent resource sharing environment |
| US6525842B1 (en) | 1998-07-09 | 2003-02-25 | Canon Kabushiki Kaisha | Image processing apparatus and method of the same and storage medium |
| US6145033A (en) * | 1998-07-17 | 2000-11-07 | Seiko Epson Corporation | Management of display FIFO requests for DRAM access wherein low priority requests are initiated when FIFO level is below/equal to high threshold value |
| US6119207A (en) * | 1998-08-20 | 2000-09-12 | Seiko Epson Corporation | Low priority FIFO request assignment for DRAM access |
| JP3898987B2 (ja) * | 2001-07-30 | 2007-03-28 | 株式会社リコー | 画像形成装置、該装置に用いられる画像転送制御方法、およびその方法をコンピュータに実行させるプログラム、並びにそのプログラムを記録したコンピュータ読み取り可能な記録媒体 |
| JP2008073895A (ja) * | 2006-09-19 | 2008-04-03 | Ricoh Co Ltd | 画像形成装置、画像形成方法、画像形成プログラム、及び、情報記録媒体 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4954951A (en) * | 1970-12-28 | 1990-09-04 | Hyatt Gilbert P | System and method for increasing memory performance |
-
1992
- 1992-07-13 JP JP4185560A patent/JPH0635867A/ja active Pending
-
1993
- 1993-07-07 US US08/086,906 patent/US5349449A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7319484B2 (en) | 1997-09-30 | 2008-01-15 | Canon Kabushiki Kaisha | Image processing method, an image processing apparatus, an image input device, a photographing device, a photographing system, a communication device, a communication system, and a storage medium |
Also Published As
| Publication number | Publication date |
|---|---|
| US5349449A (en) | 1994-09-20 |
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