JP2002252852A - 符号供給装置および半導体集積回路 - Google Patents

Abstract

(57)【要約】 【課題】ＭＰＥＧビデオデコーダを時分割使用して複数
の動画像ストリームを同時再生する用途に適したＭＰＥ
Ｇ符号供給装置を提供する。 【解決手段】ＭＰＥＧ符号供給装置１は、画像ストリー
ムのチャネル数と同数のＦＩＦＯバッファをバッファメ
モリ５内に論理的に構成し、符号データ１７０〜１７２
を入力して対応するチャネルの書込アドレスポインタ３
１〜３３の指すアドレスに書き込み、読出アドレスポイ
ンタ３４の指すアドレスから読み出した符号データ１３
９を後段のＭＰＥＧビデオデコーダへ出力する。読出時
はＭＰＥＧビデオデコーダ内の符号ＦＩＦＯのバイト数
に対応するアドレス数を１ページ分として読み出すの
で、再生チャネルの切り替え時には、前回の切り替え時
の最終の読出アドレス指示値から１ページ分戻ったアド
レスから読出を開始することにより廃棄された符号デー
タを確実に符号ＦＩＦＯに再供給することができる。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、符号供給装置およ
び半導体集積回路に関し、特にＭＰＥＧデコーダにＭＰ
ＥＧ符号を供給する符号供給装置およびこれらを搭載し
た半導体集積回路に関する。

【０００２】

【従来の技術】近年のデジタル放送の普及とこれに伴う
画像表示系の高機能化により、ＭＰＥＧビデオ再生装置
には複数のＭＰＥＧ動画符号ストリームから複数の画像
を同時に再生する機能が必要となっている。複数のＭＰ
ＥＧ動画符号ストリームの同時再生は、再生したい数の
ＭＰＥＧビデオデコーダを準備すれば容易に実現できる
が、機器の小型化省電力化の要求が強い昨今ではハード
ウェアの増大による安易な解決は望ましいものではな
く、より小型化省電力化が可能な技術が要求されてい
る。

【０００３】この要求に応えるものとして、特開平９−
９３５７７号公報には、ＭＰＥＧビデオ再生装置の中核
であり規模の大きいＭＰＥＧビデオデコーダを時分割で
使用することにより、単一のＭＰＥＧビデオデコーダで
複数のＭＰＥＧ動画符号ストリームを復号再生する技術
が開示されている。しかしながら、特開平９−９３５７
７号公報に記載されているＭＰＥＧビデオデコーダで
は、再生中ではないストリームの符号をもビデオデコー
ダ内部に保持するために、同時に再生しようとする符号
ストリームと同じ個数の符号バッファを備えているが、
これら符号バッファはハードウェアとして容量が固定さ
れているので、符号バッファの容量以上の符号が到着し
た場合にはオーバーフローして復号が破綻するという問
題が生じる。すなわち、このＭＰＥＧビデオデコーダ
は、ＭＰＥＧビデオデコーダの要求により符号の供給を
止めることが可能な蓄積系のＭＰＥＧ動画再生装置には
適当であるが、符号の供給を止めることが不可能な放送
系のＭＰＥＧ動画再生装置には適当ではない。

【０００４】一方、特開平４−３４２３３９号公報に
は、用途に応じてＦＩＦＯ（first-infirst-out memory
）のメモリ容量を変更できる可変長ＦＩＦＯメモリ技
術が開示されている。特開平９−９３５５７号公報の単
一のＭＰＥＧビデオデコーダを時分割で使用する技術思
想をもとに、バッファ部分に特開平４−３４２３３９号
公報記載の可変長ＦＩＦＯメモリ技術を適用することに
より、図７に示すＭＰＥＧ符号供給装置およびＭＰＥＧ
ビデオデコーダを含む回路（以下、従来例と呼ぶ）に想
到することが可能である。次に、図７の従来例について
説明する。

【０００５】ストリームデコーダ５０７は、ストリーム
デコーダＡ，Ｂ，Ｃにより対応する伝送用符号ストリー
ム６０１，６０２，６０３からＭＰＥＧ復号対象となる
エレメンタリ符号データストリームを抽出して符号デー
タ６０４，６０５，６０６として出力する。

【０００６】ＭＰＥＧ符号供給装置５０１は、領域制御
回路５０２と書込／読出制御回路５０３とを含み、バッ
ファメモリ５０５内に論理的に構成されてそれぞれがＦ
ＩＦＯメモリ形式のＦＩＦＯバッファＡ，Ｂ，Ｃへの書
込および読出を制御する。領域制御回路５０２は、ＦＩ
ＦＯバッファＡ，Ｂ，Ｃのバッファメモリにおけるそれ
ぞれの開始アドレスを記憶する開始アドレスレジスタ
Ａ，Ｂ，Ｃと、終了アドレスを記憶する終了アドレスレ
ジスタＡ，Ｂ，Ｃとを有している。

【０００７】書込／読出制御回路５０３は、ＦＩＦＯバ
ッファＡ，Ｂ，Ｃのそれぞれの書込済アドレスの上限を
検出する書込上限アドレス検出回路Ａ，Ｂ，Ｃと、読出
済アドレスの上限を検出する読出上限アドレス検出回路
Ａ，Ｂ，Ｃと、符号データ６０４，６０５，６０６を入
力し符号データとして対応するＦＩＦＯバッファＡ，
Ｂ，Ｃに書き込むときの書込アドレスを指定する書込ア
ドレス指定レジスタＡ，Ｂ，Ｃと、符号データ６０７，
６０８，６０９をＦＩＦＯバッファＡ，Ｂ，Ｃから読み
出すときの読出アドレスを指定する読出アドレス指定レ
ジスタＡ，Ｂ，Ｃとを有している。

【０００８】書込アドレス指定レジスタＡの格納値は、
符号データのＦＩＦＯバッファＡへの書込が実行される
毎に１が加算され、終了アドレスレジスタＡに格納され
た終了アドレスに達すると、次には、１が加算される代
わりに開始アドレスレジスタＡに格納された開始アドレ
スに戻る。同様に、読出アドレス指定レジスタＡの格納
値は、符号データのＦＩＦＯバッファＡからの読込が実
行される毎に１が加算され、終了アドレスレジスタＡに
格納された終了アドレスに達すると、次には、１が加算
される代わりに開始アドレスレジスタＡに格納された開
始アドレスに戻る。このため、ＦＩＦＯバッファＡはリ
ングバッファのＦＩＦＯとして動作する。書込アドレス
指定レジスタＢおよび読出アドレス指定レジスタＢにつ
いても同様でＦＩＦＯバッファＢはリングバッファのＦ
ＩＦＯとして動作し、書込アドレス指定レジスタＣおよ
び読出アドレス指定レジスタＣについても同様でＦＩＦ
ＯバッファＣはリングバッファのＦＩＦＯとして動作す
る。

【０００９】伝送用符号ストリーム６０１、ストリーム
デコーダＡ、符号データ６０４、ＦＩＦＯバッファＡお
よび符号データ６０７がＡチャネルを構成し、同様に、
伝送用符号ストリーム６０２、ストリームデコーダＢ、
符号データ６０５、ＦＩＦＯバッファＢおよび符号デー
タ６０８がＢチャネルを構成し、伝送用符号ストリーム
６０３、ストリームデコーダＣ、符号データ６０６、Ｆ
ＩＦＯバッファＣおよび符号データ６０９がＣチャネル
を構成する。

【００１０】ＭＰＥＧビデオデコーダ５０８は、符号デ
ータ６０７，６０８，６０９のなかから復号化するチャ
ネルを選択するセレクタ５１２と、復号化対象の符号デ
ータを格納する符号ＦＩＦＯ５１０と、符号データを復
号して再生画像データ６１０を出力するデコーダ本体５
１１とを有している。一般的な単一チャネルのＭＰＥＧ
ビデオデコーダの構成と比較して、ＭＰＥＧビデオデコ
ーダ５０８では、デコーダ本体５１１を時分割動作させ
るために、セレクタ５１２が追加されている。

【００１１】ＣＰＵ５０６は、書込上限アドレス検出回
路Ａ，Ｂ，Ｃの検出結果と読出上限アドレス検出回路
Ａ，Ｂ，Ｃの検出結果とからＦＩＦＯバッファＡ，Ｂ，
Ｃのデータ格納状態を監視し、書込、読出のチャネルの
選択を行う。

【００１２】図８は、バッファメモリ５０５におけるＦ
ＩＦＯバッファＡ、ＦＩＦＯバッファＢ、ＦＩＦＯバッ
ファＣのマッピングを模式的に示した図である。

【００１３】図７の従来例では、終了アドレスレジスタ
Ａ，Ｂ，Ｃおよび開始アドレスレジスタＡ，Ｂ，Ｃによ
り論理的に設定されるので、バッファメモリ５０５のメ
モリ容量の許容範囲でＦＩＦＯバッファＡ，Ｂ，Ｃのメ
モリ容量を自由に設定でき、放送系のＭＰＥＧ動画再生
装置への対応が容易となる。

【００１４】

【発明が解決しようとする課題】しかしながら、図７の
従来例においては、復号化対象のチャネルの切り替え時
に不都合が生じる可能性がある。ＭＰＥＧビデオデコー
ダを時分割に動作させてして復号化する方式では、ＭＰ
ＥＧビデオデコーダに供給する符号ストリームの１フレ
ームの画像毎に選択チャネルを切り替えて再生を行うの
が普通であるが、チャネルの切り替え時にＭＰＥＧビデ
オデコーダ５０８の符号ＦＩＦＯ５１０に既に取り込み
済の符号データの中に次のフレームの符号データが含ま
れている可能性があり、次のフレームの符号データの冒
頭部分を廃棄してしまった場合には再度再生チャネルと
して選択されたときに廃棄された符号データ分が不足と
なり画像の再生ができなくなる。したがって、チャネル
の切り替え時には符号ＦＩＦＯ５１０に残っているデー
タを無分別に廃棄することができない。符号ＦＩＦＯ５
１０の符号データを廃棄する際に次のフレームの符号デ
ータを保持できるようにするためには、ＭＰＥＧビデオ
デコーダ５０８の入力部すなわちセレクタ５１２の前
に、チャネル数と同数の入力ＦＩＦＯを符号ＦＩＦＯと
は別に設け、それぞれのストリームデータを保持する構
成とすればよいが、図７の例ではセレクタ５１２に加え
て３個の入力ＦＩＦＯが追加されるのでＭＰＥＧビデオ
デコーダ５０８の回路規模が増大し、また、通常の単一
ストリーム再生用に設計されたＭＰＥＧビデオデコーダ
を流用することができないために新規の設計が必要とな
り、開発コストが増大するので実用には供されていなか
った。

【００１５】本発明の目的は、図７の従来例と同様にＦ
ＩＦＯバッファの容量を自由に設定できる特長を備える
とともに、チャネルの切り替え時に廃棄される符号ＦＩ
ＦＯのデータを再供給する機能を備えることによりＭＰ
ＥＧビデオデコーダ部に単一ストリーム再生用に設計さ
れたＭＰＥＧビデオデコーダをそのまま流用できるよう
にしたＭＰＥＧ符号供給装置およびおよびこれらを搭載
した半導体集積回路を提供することである。

【００１６】

【課題を解決するための手段】本発明の符号供給装置
は、ｎ（ｎ≧２の正整数）チャネルの符号データストリ
ーム入力に対応して設けられたｎ個のＦＩＦＯバッファ
に符号データを順次書き込み、再生チャネルに選択され
たＦＩＦＯバッファから符号データを読み出して時分割
で復号化する符号データデコーダ内の符号ＦＩＦＯに符
号データを供給する符号供給装置において、前記ｎ個の
ＦＩＦＯバッファのそれぞれの開始アドレスと終了アド
レスを指定することにより単一のメモリ装置内に論理的
に設定するバッファアドレスレジスタと、チャネルに対
応して設けられ符号データの書込アドレスを指すｎ個の
書込アドレスポインタと、前記符号ＦＩＦＯのバイト数
に相当するアドレス数を１ページとし再生チャネルに選
択されたＦＩＦＯバッファから前記ＭＰＥＧデコーダに
読み出す符号データの１ページ分の先頭アドレスを指す
読出アドレスポインタと、チャネルに対応して設けられ
それぞれに同一チャネルのＦＩＦＯバッファの書込済上
限アドレスと読出済上限アドレスとの差のアドレス数を
ページ単位で計数するｎ個のバッファページ数カウンタ
とを備えている。前記読出アドレスポインタの読出アド
レス値が、ホストバスを介して接続されたＣＰＵから補
正可能であり、且つ、前記バッファページ数カウンタの
ページ数カウント値が、前記ＣＰＵから補正可能である
ように構成される。

【００１７】または、本発明の符号供給装置は、ｎ（ｎ
≧２の正整数）チャネルの符号データストリーム入力に
対応して設けられたｎ個のＦＩＦＯバッファに符号デー
タを順次書き込み、再生チャネルに選択されたＦＩＦＯ
バッファから符号データを読み出して時分割で復号化す
る符号データデコーダ内の符号ＦＩＦＯに符号データを
供給する符号供給装置において、前記ｎ個のＦＩＦＯバ
ッファのそれぞれの開始アドレスと終了アドレスを指定
することにより単一のメモリ装置内に論理的に設定する
バッファアドレスレジスタと、チャネルに対応して設け
られ符号データの書込アドレスを指すｎ個の書込アドレ
スポインタと、前記符号ＦＩＦＯのバイト数に相当する
アドレス数を１ページとし再生チャネルに選択されたＦ
ＩＦＯバッファから前記ＭＰＥＧデコーダに読み出す符
号データの１ページ分の先頭アドレスを指す読出アドレ
スポインタと、チャネルに対応して設けられそれぞれに
同一チャネルのＦＩＦＯバッファの書込済上限アドレス
と読出済上限アドレスとの差のアドレス数をページ単位
で計数するｎ個のバッファページ数カウンタと、ページ
数の補正指示を格納するページ数補正レジスタとを備
え、再生チャネルの選択切り替え時に、前記読出アドレ
スポインタの示す読出アドレスを所定の格納場所に格納
し、次の再生対象となるチャネルから他のチャネルへの
切り替えが前回に生じたときに格納された読出アドレス
値から１ページ分のアドレス数を減じて得られるアドレ
ス値を次の再生チャネルのＦＩＦＯバッファの読出先頭
アドレスとして前記読出アドレスポインタに格納すると
ともに、前記ページ数補正レジスタに格納されたページ
数補正指示にしたがい対応するチャネルのバッファペー
ジ数カウンタのページカウント数に１ページを加算して
から前記ＭＰＥＧデコーダへの符号供給を再開するよう
に構成してもよい。

【００１８】また、本発明の半導体集積回路は、ｎ（ｎ
≧２の正整数）チャネルの符号データストリームに対応
してｎ個のＦＩＦＯバッファがメモリ内に論理的に設定
されるメモリ装置と、前記ｎ個のＦＩＦＯバッファそれ
ぞれの前記メモリ装置における開始アドレスと終了アド
レスを指定するバッファアドレスレジスタと、チャネル
に対応して設けられ符号データの書込アドレスを指すｎ
個の書込アドレスポインタと、前記符号ＦＩＦＯのバイ
ト数に相当するアドレス数を１ページとし再生チャネル
に選択されたＦＩＦＯバッファから読み出す符号データ
の１ページ分の先頭アドレスを指す読出アドレスポイン
タと、チャネルに対応して設けられそれぞれに同一チャ
ネルのＦＩＦＯバッファの書込済上限アドレスと読出済
上限アドレスとの差のアドレス数をページ単位で計数す
るｎ個のバッファページ数カウンタとを備え、ｎチャネ
ルの符号データストリームを入力してそれぞれに対応す
るＦＩＦＯバッファに符号データを書き込み、選択され
た再生チャネルの符号データを当該チャネルのＦＩＦＯ
バッファからページ単位で読み出して出力する符号供給
装置と、前記符号再生装置符号から出力された符号デー
タを格納する符号ＦＩＦＯと該符号ＦＩＦＯから供給さ
れた符号データの復号化処理を実行するデコーダ本体と
を有する符号データデコーダと、前記符号データデコー
ダの時分割の復号化動作を制御し、再生チャネルの切り
替え時には前記読出アドレスポインタの指す読出アドレ
ス値および前記バッファページ数カウンタのページ数カ
ウント値を補正するＣＰＵとを有している。または、メ
モリ装置を外部メモリとして半導体集積回路が外部メモ
リインターフェースを備えて構成してもよい。

【００１９】

【発明の実施の形態】次に、本発明について、図面を参
照して詳細に説明する。図１は、本発明のＭＰＥＧ符号
供給装置の一実施の形態の回路図である。図１は、同時
に復号再生する画像データの符号ストリーム数が３の場
合であり、以下はこれに基づいて説明する。

【００２０】ＭＰＥＧ符号供給装置１は、バッファ制御
レジスタ部２と、メモリインターフェース部３と、バッ
ファ符号量制御部４とを有し、ホストバス１００を介し
てＣＰＵ６と双方向に信号を送受し、また、メモリイン
ターフェース部３を介してバッファメモリ５に１アドレ
ス毎に符号データを書き込み、ページ単位で複数の符号
データを読み出す。バッファ符号量制御部４にチャネル
数と同数のバッファページ数カウンタ４１，４２，４３
を設け、バッファ制御レジスタ部２にそれぞれのバッフ
ァページ数カウンタに対する補正指示を格納するページ
数補正レジスタ２７を設けて、バッファメモリ５内に論
理的に設けられリングバッファ形式のＦＩＦＯとして動
作するチャネル数と同数のＦＩＦＯバッファに対する符
号データの書き込みおよび読み出しにおけるページ情報
を管理する。バッファメモリ５におけるＦＩＦＯバッフ
ァＡ、ＦＩＦＯバッファＢ、ＦＩＦＯバッファＣのマッ
ピングは従来例の図８と同様である。ページの単位は、
後段につながるＭＰＥＧビデオデコーダの符号ＦＩＦＯ
が有するバイト数（バイト単位で計数した符号ＦＩＦＯ
メモリ容量）を１ページとし、ＭＰＥＧ符号供給装置１
は、ＦＩＦＯバッファに格納された符号データをページ
単位で管理する。

【００２１】読出アドレスポインタの読出アドレス値
は、ホストバス１００を介して接続されたＣＰＵ６から
補正可能であり、バッファページ数カウンタのページ数
カウント値は、ページ数補正レジスタを操作することに
よりＣＰＵ６から補正できる。読出チャネルの切り替え
時には、ＣＰＵ６の内部レジスタ（または図示しないメ
モリ）に格納されていた選択するチャネルの前回の最終
の読出アドレス指示値から１ページ分（すなわち符号Ｆ
ＩＦＯのバイト数）に相当するアドレス数を減算して読
出開始のアドレスとするとともに、ページ数補正レジス
タにより当該バッファページ数カウンタのページ数を１
ページ分増加させることによって、１ページ分戻った位
置から符号の供給を行うことができるので、前回の切り
替え時にＭＰＥＧビデオデコーダ内の符号ＦＩＦＯから
廃棄された符号データを符号ＦＩＦＯに再度供給して復
号を再開することができる。

【００２２】図２は、ＭＰＥＧ符号供給装置１を搭載し
た半導体集積回路２００のブロック図である。半導体集
積回路２００は、ＭＰＥＧ符号供給装置１と、バッファ
メモリ５と、ＣＰＵ６と、ストリームデコーダ７と、Ｍ
ＰＥＧビデオデコーダ８と、プログラムメモリ９とを有
している。

【００２３】ストリームデコーダ７は、３チャネルのス
トリームデコーダＡ，Ｂ，Ｃにより対応する伝送用符号
ストリーム２０１，２０２，２０３からＭＰＥＧ復号対
象となるエレメンタリ符号データストリームを抽出して
符号データ１７０，１７１，１７２として出力する。

【００２４】伝送用符号ストリーム２０１、ストリーム
デコーダＡ、符号データ１７０およびバッファメモリ５
内に論理的に設けられたＦＩＦＯバッファＡがＡチャネ
ルを構成し、伝送用符号ストリーム２０２、ストリーム
デコーダＢ、符号データ１７１およびバッファメモリ５
内に論理的に設けられたＦＩＦＯバッファＢがＢチャネ
ルを構成し、伝送用符号ストリーム２０３、ストリーム
デコーダＣ、符号データ１７２およびバッファメモリ５
内に論理的に設けられたＦＩＦＯバッファＣがＣチャネ
ルを構成する。バッファメモリ５には、通常のＲＡＭを
流用することができる。

【００２５】ＭＰＥＧビデオデコーダ８は、選択された
ＦＩＦＯバッファから読み出された復号化対象の符号デ
ータ１３９を格納する符号ＦＩＦＯ１０と、符号データ
を復号して再生画像データ２０４を出力するデコーダ本
体１１とを有している。

【００２６】ＣＰＵ６は、プログラムメモリ９に格納さ
れた処理プログラムにしたがって画像再生チャネルの選
択を行い、また、チャネルの切り替え時にチャネル毎に
読出アドレスを内部のレジスタまたは図示しないメモリ
に保持し再度読出チャネルに選択されたときに保持して
いた読出アドレスをＭＰＥＧ符号供給回路１に戻す。

【００２７】次に、図１に戻りＭＰＥＧ符号供給装置１
の内部構成について詳細に説明する。

【００２８】バッファ制御レジスタ部２は、メモリバッ
ファ５上に３チャネルのＦＩＦＯバッファＡ，ＦＩＦＯ
バッファＢ，ＦＩＦＯバッファＣを論理的に設定し、各
ＦＩＦＯバッファへの書込、読出の制御およびＦＩＦＯ
バッファの内容量の補正などを行うためのレジスタ群で
あり、転送制御レジスタ２０、バッファアドレスレジス
タ２１，２２，２３、フルレベルレジスタ２４，２５，
２６、ページ数補正レジスタ２７、読出チャネル選択レ
ジスタ２８およびバッファステータスフラグレジスタ２
９を備えている。

【００２９】転送制御レジスタ２０は、各チャネルの書
込または読出の符号転送の許可／禁止指示が格納され、
転送制御情報１２１の一部としてメモリインターフェー
ス部３へ出力される。

【００３０】バッファアドレスレジスタ２１，２２，２
３は、ＦＩＦＯバッファＡ，Ｂ，Ｃのそれぞれの終了ア
ドレスおよび開始アドレスが格納され、転送制御情報１
２１の一部としてメモリインターフェース部３へ出力さ
れる。バッファアドレスレジスタ２１，２２，２３は、
図７の従来例における領域制御回路５０２に相当する。

【００３１】フルレベルレジスタ２４，２５，２６は、
ＦＩＦＯバッファＡ，Ｂ，Ｃそれぞれに対応して符号デ
ータ書込済で読出未了のページ数を示す有効ページ数の
最大値（フルレベル値）が格納され、符号量制御情報１
２０の一部としてバッファ符号量制御部４へ出力され
る。

【００３２】ページ数補正レジスタ２７は、ＦＩＦＯバ
ッファＡ，Ｂ，Ｃにそれぞれ対応するバッファページ数
カウンタ４１，４２，４３に対する加算補正指示が格納
され、符号量制御情報１２０の一部としてバッファ符号
量制御部４へ出力される。

【００３３】読出チャネル選択レジスタ２８は、ＦＩＦ
ＯバッファＡ，Ｂ，Ｃの中から読出対象チャネルのＦＩ
ＦＯバッファを選択する選択指示が格納され、転送制御
情報１２１の一部としてメモリインターフェース部３へ
出力される。。

【００３４】バッファステータスフラグレジスタ２９
は、有効ページ数がフルレベルレジスタ２４，２５，２
６に格納されたフルレベル値を超えたときに“満（ｆｕ
ｌｌ）”状態を通知し、有効ページ数が０となったとき
に“空（ｅｍｐｔｙ）”状態を通知するバッファステー
タス信号１４０をバッファ符号量制御部４から受けて
“満”、“空”に対応するフラグをセットする。

【００３５】メモリインターフェース部３は、書込／読
出要求の調停を行う。そのリクエストの受付けのために
バッファ符号量制御部４からのバッファステータス信号
１４０が参照され、リクエストを処理可能であればＦＩ
ＦＯバッファの書込／読出処理を行う。メモリインター
フェース部３は、バッファメモリ５上のＦＩＦＯバッフ
ァＡ，Ｂ，Ｃにアクセスするための３個の書込アドレス
ポインタ３１，３２，３３と、１個の読出アドレスポイ
ンタ３４とを備えている。Ａチャネルのストリームデコ
ーダ、Ｂチャネルのストリームデコーダ、Ｃチャネルの
ストリームデコーダのそれぞれからの符号書込要求１３
０，１３１，１３２を受け、符号データ１７０，１７
１，１７２を入力し、書込要求応答１３４，１３５，１
３６をストリームデコーダ７に出力するとともにメモリ
データバス１５０を介してバッファメモリ５のＦＩＦＯ
バッファＡ、ＦＩＦＯバッファＢ、ＦＩＦＯバッファＣ
の書込アドレスポインタ３１，３２，３３が指すアドレ
スにそれぞれ書き込む。また、ＭＰＥＧビデオデコーダ
８から符号読出要求１３３を受け、読出要求応答１３７
を返すとともにメモリデータバス１５０を介して選択さ
れたチャネルに対応するＦＩＦＯバッファから読み出し
た符号データ１３９をＭＰＥＧビデオデコーダ８に出力
する。

【００３６】書込アドレスポインタ３１，３２，３３
は、ＦＩＦＯバッファ（例えばＦＩＦＯバッファＡ）に
符号データの書き込みが行われると、対応するチャネル
の書込アドレスポインタ（書込アドレスポインタ３１）
が自動的に１アドレス分インクリメントされ、対応する
チャネルの書込／読出通知１３８を書込通知として発生
しバッファ符号量制御部４に通知する。同時に、現在の
書込アドレスポインタ（書込アドレスポインタ３１）の
指すアドレスと対応するチャネルのバッファアドレスレ
ジスタ（バッファアドレスレジスタ２１）に格納された
ＦＩＦＯバッファ（ＦＩＦＯバッファＡ）の終了アドレ
スとを比較して、現在のアドレスが終了アドレスに達し
ていたら開始アドレスに戻るというリング動作を行う。
書込アドレスポインタ３１，３２，３３は、図７の従来
例における書込アドレス指定レジスタＡ，Ｂ，Ｃに相当
する。

【００３７】読出アドレスポインタ３４は、符号データ
を読み出すＦＩＦＯバッファのチャネル選択のためのセ
レクタ機能を兼ね、チャネルに共通して１個だけ備えて
いる。読出チャネルが選択切り替えされると、後に図５
に関連して説明するように、ＣＰＵ６の内部レジスタま
たは図示しないメモリに保持されていた該当チャネルの
前回の選択時の最終の読出アドレス指示値から１ページ
分を減じたアドレス値を読出アドレスポインタの値とし
て取り込んだ後に符号の読出を開始する。読出アドレス
ポインタ３４は、符号の読み出しが行われると自動的に
１ページ分インクリメントされ、読出チャネル選択レジ
スタ２８の指示するチャネルの書込／読出通知１３８を
読出通知として発生し、バッファ符号量制御部４に通知
する。書込アドレスポインタ３１，３２，３３と同様に
現在の読出アドレスポインタの指すアドレスと終了アド
レスとを比較して、現在のアドレスが終了アドレスに達
していたら開始アドレスに戻るリングバッファ動作を行
う。判定のための終了アドレスは読出チャネル選択レジ
スタ２８の指示により、読出チャネルに対応する終了ア
ドレスが選択される。読み出された符号データは、符号
データ出力１３９として後段のＭＰＥＧビデオデコーダ
８の符号ＦＩＦＯに供給される。

【００３８】バッファ符号量制御部４は、各チャネルの
ＦＩＦＯバッファ内の未読出の有効符号データの量をペ
ージ数単位で管理するバッファページ数カウンタ４１，
４２，４３を備えている。バッファページ数カウンタ４
１，４２，４３は、メモリインターフェース部３からの
書込／読出通知１３８を受けて、ＦＩＦＯバッファに書
き込みを行ったときには対応するバッファページ数カウ
ンタの値に１アドレス分を加算し、読出を行ったときに
は対応するバッファページ数カウンタの値から１ページ
分を減算する。各バッファページ数カウンタは、対応す
るチャネルのＦＩＦＯバッファに書込が実行される毎に
１だけ加算され、１ページ分のアドレス数をカウントす
ると桁上げを発生するとともに０にセットされる無効ビ
ット部と、対応するチャネルのＦＩＦＯバッファから読
出が実行される毎に１だけ減算され、前記無効ビット部
から桁上げがあるときには１だけ加算される有効ビット
部とを備え、有効ビット部が対応するチャネルの未読出
のページ数を表す。バッファ符号量制御部４は、ＦＩＦ
ＯバッファＡ，Ｂ，Ｃの有効ページ数を常時監視して、
対応するフルレベルレジスタ２４，２５，２６に格納さ
れたそれぞれのフルレベル値を超えている“満（ｆｕｌ
ｌ）”状態であるか、または有効ページ数が０となった
“空（ｅｍｐｔｙ）”状態である場合にはバッファステ
ータス信号１４０により通知し、これによりバッファス
テータスフラグレジスタ２９が“満”または“空”の状
態に応じてセットされる。バッファステータスフラグレ
ジスタ２９を読み出すことにより外部からＦＩＦＯバッ
ファの格納状況を知ることができる。また、バッファス
テータス信号１４０により、メモリインターフェース部
３では、“満”状態の場合には当該ＦＩＦＯバッファへ
の書き込みを停止し、“空”状態の場合には当該ＦＩＦ
Ｏバッファからの読み出しを停止することによって、Ｆ
ＩＦＯバッファ内での未読出の符号データに上書きが発
生することを防止し、また読出済の符号データを誤って
再読み出ししてしまうことを防止する。

【００３９】バッファページ数カウンタ４１，４２，４
３は、ページ数補正レジスタ２７から補正指示を受ける
と、１ページ分のアドレス数を加算する。読出／書込通
知信号１３８と補正指示が同時刻に重なった場合には、
読出／書込によるデータ数の加算または減算を行ったう
えで補正値の加算を行う。

【００４０】次に、ＭＰＥＧ符号供給回路１の動作を説
明する。図３は、符号データの書込時におけるバッファ
ページ数カウンタの動作を示すタイミング図である。

【００４１】時刻Ｗｔ１に、ストリームデコーダ７内の
ストリームデコーダＡから符号書込要求１３０が入力さ
れると、メモリインターフェース部３はバッファステー
タス信号１４０を参照する。符号書込要求１３０に対応
したチャネルＡのＦＩＦＯバッファＡが“満（ｆｕｌ
ｌ）”状態でなければ、時刻Ｗｔ２でストリームデコー
ダＡに書込要求応答１３４を返し、符号データ入力１７
０を受け取り、時刻Ｗｔ３に符号書込要求１３０に対応
するＡチャネルの書込アドレスポインタ３１の指示する
バッファメモリ５のアドレスに符号データを書き込む。
この時、メモリインターフェース部３は、書込／読出通
知１３８を書込通知としてＡチャネルに対応したビット
に信号を出力することにより、バッファ符号量制御部４
に対して、ＦＩＦＯバッファＡに符号データが書込追加
されたことを通知する。

【００４２】バッファ符号量制御部４では、書込通知１
３８を受けて、Ａチャネルに対応するバッファページ数
カウンタ４１の下位の無効ビット部に対し１を加算す
る。続いてＡチャネルの書込が行われ、書き込まれた符
号数が１ページ分のバイト数(page size) に達するとバ
ッファページ数カウンタ４１の有効ビットが１増加する
（Ｗｔ４）。この結果、Ａチャネルのバッファページ数
カウンタ４１の有効ビットが“満（ｆｕｌｌ）”状態の
値Ｎｆｕｌｌとなるので、ＦＩＦＯバッファＡが“満”
状態になったとしてバッファステータス信号１４０の
“満”状態フラグビットが所定のレベルに遷移する。

【００４３】書込要求対象のＦＩＦＯバッファＡが
“満”状態である期間には書込要求１３０が受け付けら
れず、ＦＩＦＯバッファＡから符号データが読み出され
て“満（ｆｕｌｌ）”状態が解消されるまで待ってから
後に書込要求１３０が受け付けられてＦＩＦＯバッファ
Ａへの書き込みが行われる（Ｗｔ５〜Ｗｔ６）。但し、
この間も他のチャネルの書込／読出要求は受け付けられ
る。

【００４４】図４は、符号データの読出時におけるバッ
ファページ数カウンタの動作を示すタイミング図であ
る。

【００４５】時刻Ｒｔ１にＭＰＥＧビデオデコーダ８か
ら（例えばＡチャネルのＦＩＦＯバッファＡ）の符号読
出要求１３３があると、メモリインターフェース部３
は、読出チャネル選択レジスタ２８の指示するＡチャネ
ルのＦＩＦＯバッファＡのバッファステータス信号１４
０を参照する。ＦＩＦＯバッファＡが“空（ｅｍｐｔ
ｙ）”状態でなければ、時刻Ｒｔ２に読出アドレスポイ
ンタ３４が指示するバッファメモリ５のアドレスから１
ページ分の符号データを読み出し、時刻Ｒｔ３に読出要
求応答１３７とともに符号データ出力１３９としてＭＰ
ＥＧビデオデコーダ８に読み出した符号データを出力す
る。１ページ分の最後の符号データを出力する時（Ｒｔ
４）、同時に書込／読出通知１３８と読出通知としてチ
ャネルＡに対応したビットに信号を出力することによ
り、バッファ符号量制御部４に対して、ＦＩＦＯバッフ
ァＡから符号データの読み出しがあったことを通知す
る。

【００４６】バッファ符号量制御部４では、読み出し通
知を受けてＡチャネルのＦＩＦＯバッファＡに対応する
バッファページ数カウンタ４１に対し、有効ビットから
１を減算する。チャネル選択レジスタ２８に設定されて
いるチャネルのＦＩＦＯバッファであるＦＩＦＯバッフ
ァＡが“空（ｅｍｐｔｙ）”状態の場合には、符号読出
要求１３３は受け付けられず、ＦＩＦＯバッファＡに符
号データの書込がなされて“空（ｅｍｐｔｙ）”状態が
解消されるまで待ってから後に符号読出要求１３３が受
け付けられてＦＩＦＯバッファＡの読み出しが行われ
る。（Ｒｔ５〜Ｒｔ６）。但し、この間も他のチャネル
の書込要求は受付けられる。

【００４７】以上にＡチャネルの書込および読出につい
て説明した。他のチャネルについては、Ａチャネルの場
合と同様であるので、説明を省略する。

【００４８】次に、再生する伝送用符号ストリームの切
り替え時の動作について説明する。図５は、再生ストリ
ームの切り替え時の処理フロー図である。プログラムメ
モリ９に格納されたストリーム切り替え処理プログラム
に基づいてＣＰＵ６の制御のもとに実行される。Ａチャ
ネルの符号ストリームの画像１フレームの復号再生を終
了したときに、ＣＰＵ６はＭＰＥＧビデオデコーダ８か
らの割込み等によりこれを検出してストリーム切り替え
処理を開始する。

【００４９】先ず、ステップ３０１で、ＣＰＵ６はＭＰ
ＥＧビデオデコーダに供給する符号データをＡチャネル
の符号データのストリームからＢチャネルの符号データ
のストリームに切り替えるため、転送制御レジスタ２０
に読出転送禁止を書き込み、バッファメモリ５内のＦＩ
ＦＯバッファＡからの符号データの読出を禁止する。

【００５０】ステップ３０２で、バッファステータスフ
ラグ２９を参照し、ステップ３０３で転送が停止された
ことが確認されたのちにステップ３０４に進む。ステッ
プ３０４では、この時点での読出アドレスポインタ３４
の値を読み出し、ＣＰＵ６内のレジスタまたは図示して
いないメモリに格納して記憶したのちに、ステップ３０
５で、ＭＰＥＧビデオデコーダ８内の符号ＦＩＦＯ１０
に復号化されずに残っている符号データを廃棄する。

【００５１】次に、ステップ３０６に進み、Ｂチャネル
への読出チャネルの切り替えが復号再生を開始してから
最初の切り替えであるか否かを判断し、初回であるとき
にはステップ３０９に進んで次の復号再生チャネルであ
るＢチャネルに対応するＦＩＦＯバッファＢの開始アド
レスを読出アドレスポインタ３４に書き込みステップ３
１０に進む。

【００５２】Ｂチャネルの符号ストリームへの切り替え
が初回の切り替えでないときには、ステップ３０７に進
み、ＣＰＵ６のレジスタまたはメモリに記憶されている
前回の切り替え発生時の読出アドレスポインタ値から１
ページ分（すなわちビデオデコーダ内ＦＩＦＯのバイト
数）のアドレス数を減算した値を読出アドレスポインタ
３４に書き込む。この時点では、Ｂチャネルに対応する
バッファページ数カウンタ４２とＦＩＦＯバッファＢ内
の実際の符号データ量との間に矛盾が生じるが、次のス
テップ３０８で、ページ数補正レジスタ２７にコマンド
を与えてバッファページ数ページ数カウンタ４２のカウ
ント値の有効ビットに１を加算して１ページ分増やすよ
うに補正を行うことで矛盾が解消される。なお、バッフ
ァフルレベルレジスタ２４，２５，２６には、ＦＩＦＯ
バッファが“満”状態ののときにバッファページ数カウ
ンタ４１，４２，４３の加算補正を行ってもＦＩＦＯバ
ッファＡ，Ｂ，Ｃがオーバーフローとならないよう、あ
らかじめ実際のバッファ容量（ページ数）よりも小さな
値を設定しておく必要がある。

【００５３】続いてステップ３１０において、読出チャ
ネル選択レジスタ２８にＢチャネルを設定し、ステップ
３１１で、転送制御レジスタ２０に読出転送許可を書き
込むことにより、Ａチャネルの符号ストリーム再生から
Ｂチャネルの符号ストリーム再生への切り替えが完了す
る。

【００５４】Ｂチャネルの符号データストリームの復号
再生を１フレーム分終了し、再びＡチャネルの符号デー
タストリームの復号再生に戻るとき、および、さらに別
のＣチャネルの符号データストリームの復号再生に移る
ときにも同様の処理が行われる。

【００５５】このようにして、前回のストリーム切り替
え時に、消費されず廃棄されたデータを再供給した上
で、次のストリームの符号供給を続けるという動作を実
行する。したがって本発明のＭＰＥＧ符号供給装置１を
用いることにより、ＭＰＥＧビデオデコーダ８では復号
中でない動画符号ストリームのデータは保持する必要が
ないので、図７の従来例においてチャネルの切り替え時
に生じるデータ廃棄の可否の問題は発生せず、それ故に
図７の従来例では問題解決のために追加して必要とされ
た追加ハードウェア（チャネル数と同数の入力ＦＩＦ
Ｏ）を必要としない。加えて、ＭＰＥＧ符号供給装置１
は読出チャネルの選択機能を含むので、図７の従来例に
おけるＭＰＥＧビデオデコーダ５０８内のセレクタ５１
２をも省くことができるので、通常の単一ストリーム再
生用に設計されたＭＰＥＧビデオデコーダをそのまま流
用することができ、開発コストを低減できる。

【００５６】図６は、本発明のＭＰＥＧ符号供給装置を
搭載した半導体集積回路の第２の実施例を示すブロック
図である。本実施例では、半導体集積回路４００内には
内部データバス４０１と、外部メモリ４０３とのインタ
ーフェースとなる外部メモリインターフェース４０２と
を設けている点が、図２の半導体集積回路２００と異な
っている。バッファメモリを半導体集積回路内に設けず
に外部メモリ４０３を使用することにより、高速かつ大
容量のメモリを用いてバッファメモリの機能のみでなく
ＭＰＥＧ動画再生に必要な他の記憶機能をも取り込むこ
とができるので、外部に必要な構成部品の数を削減する
ことができる。

【００５７】尚、本発明の実施の形態においては、再生
する符号データストリームの数が３チャネルの場合を例
として説明したが、任意のチャネル数に拡張が可能であ
ることは明らかである。また、ストリームデコーダを全
チャネルで時分割で共有する単一のストリームデコーダ
構成としてもよい。図６ではプログラムメモリ９は外部
メモリ４０３内に論理的に構成してもよい。

【００５８】

【発明の効果】以上に説明したように、本発明のＭＰＥ
Ｇ符号供給装置では、各チャネルに対応するリングバッ
ファ構成のＦＩＦＯバッファを論理的に設定するので、
メモリ容量の許容範囲で各ＦＩＦＯバッファの容量を自
由に設定でき、放送系のＭＰＥＧ動画再生装置への対応
が容易であるという図７の従来例の利点を継承してい
る。さらにこれに加えて、前回のチャネル切り替え時に
消費されずに廃棄された符号データの処理において、ス
トリーム切り替え時に、前回の切り替え発生前にＭＰＥ
Ｇビデオデコーダの符号ＦＩＦＯに読み込まれた１ペー
ジ分の符号データを再供給したのちに切り替えを行うこ
とができるで、ＭＰＥＧビデオデコーダでは復号中でな
い動画符号ストリームのデータを保持する必要がなく、
従来例で必要となるＭＰＥＧビデオデコーダへのハード
ウェアの追加を不要とすることができるため、通常の単
一ストリーム再生用に設計されたＭＰＥＧビデオデコー
ダをそのまま流用することができ、開発コスト低減が可
能となる。また、本発明のＭＰＥＧ符号供給装置を搭載
した半導体装置では、従来例で必要となるＭＰＥＧビデ
オデコーダのハードウェアの追加を不要とすることがで
きるので、低コストで製造することが可能となる。

【図面の簡単な説明】

【図１】本発明のＭＰＥＧ符号供給装置の回路図であ
る。

【図２】本発明のＭＰＥＧ符号供給装置を搭載した半導
体集積回路のブロック図である。

【図３】符号データの書込時におけるバッファページ数
カウンタの動作を示すタイミング図である。

【図４】符号データの読出時におけるバッファページ数
カウンタの動作を示すタイミング図である。

【図５】再生ストリームの切り替え時の処理フロー図で
ある。

【図６】本発明のＭＰＥＧ符号供給装置を搭載した半導
体集積回路の第２の実施例のブロック図である。

【図７】ＭＰＥＧ符号供給装置の従来例およびＭＰＥＧ
ビデオデコーダを含む回路である。

【図８】バッファメモリにおける各ＦＩＦＯバッファの
マッピングを模式的に示した図である。

【符号の説明】

１ ＭＰＥＧ符号供給装置 ２ バッファ制御レジスタ部 ３ メモリインターフェース部 ４ バッファ符号量制御部 ５ バッファメモリ ６ ＣＰＵ ７ ストリームデコーダ ８ ＭＰＥＧビデオデコーダ ２０ 転送制御レジスタ ２１，２２，２３ バッファアドレスレジスタ ２４，２５，２６ フルレベルレジスタ ２７ ページ数補正レジスタ ２８ 読出チャネル選択レジスタ ２９ バッファステータスフラグレジスタ ３１，３２，３３ 書込アドレスポインタ ３４ 読出アドレスポインタ ４１，４２，４３ バッファページ数カウンタ ４０２ 外部メモリインターフェース ４０３ 外部メモリ

Claims (7)

【特許請求の範囲】
1. 【請求項１】 ｎ（ｎ≧２の正整数）チャネルの符号デ
   ータストリーム入力に対応して設けられたｎ個のＦＩＦ
   Ｏバッファに符号データを順次書き込み、再生チャネル
   に選択されたＦＩＦＯバッファから符号データを読み出
   して時分割で復号化する符号データデコーダ内の符号Ｆ
   ＩＦＯに符号データを供給する符号供給装置において、 前記ｎ個のＦＩＦＯバッファのそれぞれの開始アドレス
   と終了アドレスを指定することにより単一のメモリ装置
   内に論理的に設定するバッファアドレスレジスタと、 チャネルに対応して設けられ符号データの書込アドレス
   を指すｎ個の書込アドレスポインタと、 前記符号ＦＩＦＯのバイト数に相当するアドレス数を１
   ページとし再生チャネルに選択されたＦＩＦＯバッファ
   から前記ＭＰＥＧデコーダに読み出す符号データの１ペ
   ージ分の先頭アドレスを指す読出アドレスポインタと、 チャネルに対応して設けられそれぞれに同一チャネルの
   ＦＩＦＯバッファの書込済上限アドレスと読出済上限ア
   ドレスとの差のアドレス数をページ単位で計数するｎ個
   のバッファページ数カウンタとを備えることを特徴とす
   る符号供給装置。
2. 【請求項２】 前記読出アドレスポインタの読出アドレ
   ス値が、ホストバスを介して接続されたＣＰＵから補正
   可能であり、且つ、前記バッファページ数カウンタのペ
   ージ数カウント値が、前記ＣＰＵから補正可能であるこ
   とを特徴とする請求項１記載の符号供給装置。
3. 【請求項３】 ｎ（ｎ≧２の正整数）チャネルの符号デ
   ータストリーム入力に対応して設けられたｎ個のＦＩＦ
   Ｏバッファに符号データを順次書き込み、再生チャネル
   に選択されたＦＩＦＯバッファから符号データを読み出
   して時分割で復号化する符号データデコーダ内の符号Ｆ
   ＩＦＯに符号データを供給する符号供給装置において、 前記ｎ個のＦＩＦＯバッファのそれぞれの開始アドレス
   と終了アドレスを指定することにより単一のメモリ装置
   内に論理的に設定するバッファアドレスレジスタと、 チャネルに対応して設けられ符号データの書込アドレス
   を指すｎ個の書込アドレスポインタと、 前記符号ＦＩＦＯのバイト数に相当するアドレス数を１
   ページとし再生チャネルに選択されたＦＩＦＯバッファ
   から前記ＭＰＥＧデコーダに読み出す符号データの１ペ
   ージ分の先頭アドレスを指す読出アドレスポインタと、 チャネルに対応して設けられそれぞれに同一チャネルの
   ＦＩＦＯバッファの書込済上限アドレスと読出済上限ア
   ドレスとの差のアドレス数をページ単位で計数するｎ個
   のバッファページ数カウンタと、 ページ数の補正指示を格納するページ数補正レジスタと
   を備え、 再生チャネルの選択切り替え時に、前記読出アドレスポ
   インタの示す読出アドレスを所定の格納場所に格納し、
   次の再生対象となるチャネルから他のチャネルへの切り
   替えが前回に生じたときに格納された読出アドレス値か
   ら１ページ分のアドレス数を減じて得られるアドレス値
   を次の再生チャネルのＦＩＦＯバッファの読出先頭アド
   レスとして前記読出アドレスポインタに格納するととも
   に、前記ページ数補正レジスタに格納されたページ数補
   正指示にしたがい対応するチャネルのバッファページ数
   カウンタのページカウント数に１ページを加算してから
   前記ＭＰＥＧデコーダへの符号供給を再開することを特
   徴とする符号供給装置。
4. 【請求項４】 ｎ（ｎ≧２の正整数）チャネルの符号デ
   ータストリーム入力に対応して設けられたｎ個のＦＩＦ
   Ｏバッファに符号データを順次書き込み、再生チャネル
   に選択されたＦＩＦＯバッファから符号データを読み出
   して時分割で復号化する符号データデコーダ内の符号Ｆ
   ＩＦＯに符号データを供給する符号供給装置において、 前記ｎ個のＦＩＦＯバッファのそれぞれの開始アドレス
   と終了アドレスを指定することにより単一のメモリ装置
   内に論理的に設定するバッファアドレスレジスタと、 チャネルに対応して設けられ符号データの書込アドレス
   を指すｎ個の書込アドレスポインタと、 再生チャネルを指定する読出チャネル選択レジスタと、 前記符号ＦＩＦＯのバイト数に相当するアドレス数を１
   ページとし再生チャネルに選択されたＦＩＦＯバッファ
   から前記ＭＰＥＧデコーダに読み出す符号データの１ペ
   ージ分の先頭アドレスを指す読出アドレスポインタと、 チャネルに対応して設けられそれぞれに同一チャネルの
   ＦＩＦＯバッファの書込済上限アドレスと読出済上限ア
   ドレスとの差のアドレス数をページ単位で計数するｎ個
   のバッファページ数カウンタと、 ページ数の補正指示を格納するページ数補正レジスタと
   を備え、 符号データの書込時には選択されたチャネルの符号デー
   タストリームを入力して対応する書込アドレスポインタ
   が指すＦＩＦＯバッファのアドレスに符号データを書き
   込む毎に選択チャネルに対応するバッファページ数カウ
   ンタのカウント値を１アドレス分だけ加算し、 符号データの読出時には読出アドレスポインタの指が前
   記読出チャネル選択レジスタで指定された再生チャネル
   に対応するＦＩＦＯバッファの読出先頭アドレスから１
   ページ単位で符号データを読み出す毎に再生チャネルに
   対応する前記バッファページ数カウンタのカウント値を
   １ページ分だけ減算し、 再生チャネルの選択切り替え時には、前記読出アドレス
   ポインタの示す読出アドレスを所定の格納場所に格納
   し、前回に次の再生対象となるチャネルから他のチャネ
   ルへの切り替えが生じたときに格納された読出アドレス
   値から１ページ分のアドレス数を減じて得られるアドレ
   ス値を再生チャネルのＦＩＦＯバッファの読出先頭アド
   レスとして前記読出アドレスポインタに格納するととも
   に、前記ページ数補正レジスタに格納されたページ数補
   正指示にしたがい対応するチャネルのバッファページ数
   カウンタのページカウント数に１ページを加算してから
   前記ＭＰＥＧデコーダへの符号供給を再開することを特
   徴とする符号供給装置。
5. 【請求項５】 前記バッファページ数カウンタが、 対応するチャネルのＦＩＦＯバッファに書込が実行され
   る毎に１だけ加算され、１ページ分のアドレス数をカウ
   ントすると桁上げを発生するとともに０にセットされる
   無効ビット部と、 対応するチャネルのＦＩＦＯバッファから読出が実行さ
   れる毎に１だけ減算され、前記無効ビット部から桁上げ
   があるときには１だけ加算される有効ビット部とを備え
   ることを特徴とする請求項１，２，３および４記載の符
   号供給装置。
6. 【請求項６】 ｎ（ｎ≧２の正整数）チャネルの符号デ
   ータストリームに対応してｎ個のＦＩＦＯバッファがメ
   モリ内に論理的に設定されるメモリ装置と、 前記ｎ個のＦＩＦＯバッファそれぞれの前記メモリ装置
   における開始アドレスと終了アドレスを指定するバッフ
   ァアドレスレジスタと、チャネルに対応して設けられ符
   号データの書込アドレスを指すｎ個の書込アドレスポイ
   ンタと、前記符号ＦＩＦＯのバイト数に相当するアドレ
   ス数を１ページとし再生チャネルに選択されたＦＩＦＯ
   バッファから読み出す符号データの１ページ分の先頭ア
   ドレスを指す読出アドレスポインタと、チャネルに対応
   して設けられそれぞれに同一チャネルのＦＩＦＯバッフ
   ァの書込済上限アドレスと読出済上限アドレスとの差の
   アドレス数をページ単位で計数するｎ個のバッファペー
   ジ数カウンタとを備え、ｎチャネルの符号データストリ
   ームを入力してそれぞれに対応するＦＩＦＯバッファに
   符号データを書き込み、選択された再生チャネルの符号
   データを当該チャネルのＦＩＦＯバッファからページ単
   位で読み出して出力する符号供給装置と、 前記符号再生装置符号から出力された符号データを格納
   する符号ＦＩＦＯと該符号ＦＩＦＯから供給された符号
   データの復号化処理を実行するデコーダ本体とを有する
   符号データデコーダと、 前記符号データデコーダの時分割の復号化動作を制御
   し、再生チャネルの切り替え時には前記読出アドレスポ
   インタの指す読出アドレス値および前記バッファページ
   数カウンタのページ数カウント値を補正するＣＰＵとを
   有することを特徴とする半導体集積回路。
7. 【請求項７】 外部メモリとの書込／読出の制御信号お
   よびデータ信号を送受する外部メモリインターフェース
   と、 ｎ（ｎ≧２の正整数）チャネルの符号データストリーム
   入力に対応して前記外部メモリ上に論理的に設定するｎ
   個のＦＩＦＯバッファのそれぞれの開始アドレスと終了
   アドレスを指定するバッファアドレスレジスタと、前記
   ｎ個のＦＩＦＯバッファそれぞれの前記メモリ装置にお
   ける開始アドレスと終了アドレスを指定するバッファア
   ドレスレジスタと、チャネルに対応して設けられ符号デ
   ータの書込アドレスを指すｎ個の書込アドレスポインタ
   と、前記符号ＦＩＦＯのバイト数に相当するアドレス数
   を１ページとし再生チャネルに選択されたＦＩＦＯバッ
   ファから読み出す符号データの１ページ分の先頭アドレ
   スを指す読出アドレスポインタと、チャネルに対応して
   設けられそれぞれに同一チャネルのＦＩＦＯバッファの
   書込済上限アドレスと読出済上限アドレスとの差のアド
   レス数をページ単位で計数するｎ個のバッファページ数
   カウンタとを備え、ｎチャネルの符号データストリーム
   を入力してそれぞれに対応するＦＩＦＯバッファに前記
   外部メモリインターフェースを介して符号データを書き
   込み、選択された再生チャネルの符号データを当該チャ
   ネルのＦＩＦＯバッファからページ単位で前記外部メモ
   リインターフェースを介して読み出して出力する符号供
   給装置と、 前記ＭＰＥＧ符号再生装置符号から出力された符号デー
   タを格納する符号ＦＩＦＯと該符号ＦＩＦＯから供給さ
   れた符号データの復号化処理を実行するデコーダ本体と
   を有する符号データデコーダと、 前記ＭＰＥＧデコーダの時分割の復号化動作を制御し、
   再生チャネルの切り替え時には前記読出アドレスポイン
   タの指す読出アドレス値および前記バッファページ数カ
   ウンタのページ数カウント値を補正するＣＰＵとを有す
   ることを特徴とする半導体集積回路。