CN111666235B - 用于高速互连网络接口芯片的pio通信装置，芯片，设备及方法 - Google Patents

用于高速互连网络接口芯片的pio通信装置，芯片，设备及方法 Download PDF

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Abstract

本发明公开了一种用于高速互连网络接口芯片的PIO通信装置，芯片，设备及方法，本发明用于高速互连网络接口芯片的PIO通信装置包括读写仲裁逻辑、PIO写控制状态机、PIO读控制状态机、描述符组合逻辑、读应答接收逻辑、目标地址选择器mux0和BAR空间编码选择器mux1，本发明通过读写仲裁逻辑、PIO写控制状态机、PIO读控制状态机、描述符组合逻辑、读应答接收逻辑、目标地址选择器mux0和BAR空间编码选择器mux1的配合，能够将PCIE IP事务层的PIO读写请求进行解析并生成高速互连网络接口芯片核心逻辑的寄存器读写请求和写描述符请求，从而完成主机对高速互连网络接口芯片的PIO操作。

Description

用于高速互连网络接口芯片的PIO通信装置，芯片，设备及 方法
技术领域
本发明涉及PCI-Express设备与主机端的通信技术，具体涉及一种用于高速互连网络接口芯片的PIO（Programming Input/Output）通信装置、芯片、设备及方法。
背景技术
高速互连网络接口芯片是自主设计的基于PCIE标准接口的互连通信主机接口芯片，是我国天河系列超级计算机的核心关键部件，用于实现超级计算机中的通用服务器、通用计算结点和计算结点的高速数据传输。
一般而言，PCIE设备的寄存器空间可以被划分为6个32比特（bit）寻址的基址空间，这些空间被映射到主机内存空间中。在PCIE设备上电初始化时，主机端为每个基址空间分配一个基址，并把该基址写入PCIE设备配置空间的6个32bit的基址寄存器BAR0-BAR5中（BAR，Base Address Register）。主机端以“BAR寄存器+偏移”为地址的PIO方式来访问PCIE设备端的寄存器空间。高速互连网络接口芯片作为一个PCIE设备，其寄存器空间被划分为3个64bit寻址的基址空间，每个基址由两个32bit的BAR基址组成，其中BAR0和BAR1组成通用寄存器空间，BAR2和BAR3组成硬VP描述符队列（HDQ，Hard Virtual Port DescriptorQueue），BAR4和BAR5组成VP寄存器空间。通用寄存器空间中包含了高速互连网络接口芯片核心逻辑的配置寄存器和状态寄存器，高速互连网络接口芯片需要支持主机端以PIO通信的方式对核心逻辑的这些进行配置寄存器和状态寄存器读写，以及时获取高速互连网络接口芯片的当前状态，并对其运行参数进行配置。
高速互连网络接口芯片核心逻辑m个虚端口（VP，Virtual Port），每个VP独占一个报文描述符队列，每个VP也有相关配置和状态寄存器。高速互连网络接口芯片需要支持主机端以PIO通信的方式将网络报文描述符写入m个HDQ。同时，还需要支持主机端以PIO通信的方式配置、查询各VP相关寄存器，获取各VP运行状态。
高速互连网络接口芯片通过PCIE IP（Intellectual Property）接收到主机端的PIO请求后，通过物理层和链路层的解析，最终在事务层以PIO写请求、PIO读请求和PIO读应答的方式输出PIO读写请求并接收PIO读数据应答。高速互连网络接口芯片核心逻辑通过写描述符、寄存器读写和寄存器读应答3组信号，来完成对3个基址空间的读写访问。而现有高速互连网络接口芯片PCIE IP事务层的PIO操作端口与核心逻辑的基址空间读写访问端口在逻辑含义和时序上并不一致。因此，需要一个基于高速互连网络接口芯片的PIO通信装置，将两端端口进行协议解析、转化适配，从而实现主机对高速互连网络接口芯片的PIO操作。
发明内容
本发明要解决的技术问题：针对现有技术的上述问题，提供一种用于高速互连网络接口芯片的PIO通信装置，芯片，设备及方法，本发明通过将PCIE IP事务层的PIO读写请求进行解析，并生成高速互连网络接口芯片核心逻辑的寄存器读写请求和写描述符请求，从而完成主机对高速互连网络接口芯片的PIO操作。
为了解决上述技术问题，本发明采用的技术方案为：
一种用于高速互连网络接口芯片的PIO通信装置，包括：
读写仲裁逻辑，用于从PCIE IP事务层接收PIO读请求和PIO写请求，对读写请求进行仲裁分发；
PIO写控制状态机，用于从读写仲裁逻辑接收PIO写请求使能、BAR空间编码、目标偏移地址、长度和数据，根据写请求BAR空间编码，判断写请求的目标基址，并将写请求发送给对应目标；
描述符组合逻辑，用于从PIO写控制状态机接收写请求，在完成描述符的组合后，将完整描述符发送给高速互连网络接口芯片核心逻辑；
PIO读控制状态机，用于从读写仲裁逻辑接收PIO读请求使能、BAR空间编码、目标偏移地址、长度和Tag号，将读请求发送给高速互连网络接口芯片核心逻辑和读应答接收逻辑；
目标地址选择器mux0，用于根据读写仲裁逻辑的仲裁结果将PIO写控制状态机或PIO读控制状态机发送的目标偏移地址发送给高速互连网络接口芯片核心逻辑；
BAR空间编码选择器mux1，用于根据读写仲裁逻辑的仲裁结果将PIO写控制状态机或PIO读控制状态机发送的BAR空间编码发送给高速互连网络接口芯片核心逻辑；
读应答接收逻辑，用于从高速互连网络接口芯片寄存器读应答接收读应答数据、从PIO读控制状态机接收待返回读请求，经过数据组合后，将请求完成数据和相关信息以PIO读应答的方式返回给PCIE IP事务层。
可选地，所述读写仲裁逻辑包含写请求缓冲、写请求数据缓冲、读请求缓冲以及校验检查器ECCC，且所述读写仲裁逻辑具有IDLE、ARB、W_READ和W_DONE四个状态，其中IDLE状态表示空闲，ARB状态表示有请求需要处理，W_READ状态表示写就绪，W_DONE状态表示写完毕；在上电复位之后读写仲裁逻辑处于IDLE状态，当PIO写请求的写请求使能有效或PIO读请求的读请求使能有效后，将写请求存入写请求缓冲、读请求存入读请求缓冲，而后读写仲裁逻辑转入ARB状态；在读写仲裁逻辑处于ARB状态时，当且仅当PIO写控制状态机和PIO读控制状态机同时空闲，对读请求缓冲和写请求缓冲中请求按照轮询的方式进行仲裁：仲裁结果若是写请求，读写仲裁逻辑转入READ状态；仲裁结果若是读请求，读写仲裁逻辑则向PCIE IP事务层发送读请求接收应答，并将读请求缓冲中请求发送给PIO读状态控制机，置读写仲裁为读选通，之后转入IDLE状态；若PIO写控制状态机或PIO读控制状态机不处于空闲状态，则读写仲裁逻辑继续处于ARB状态；在读写仲裁逻辑处于W_READ状态时，向PCIE IP事务层发送读数据使能信号，并将PIO写请求返回的写请求数据和ECC校验码经由校验检查器ECCC校验纠错后，生成纠错数据并存入写请求数据缓冲，在所有数据接收完毕后，转入W_DONE状态；在读写仲裁逻辑处于W_DONE状态时，向PCIE IP事务层发送写请求接收应答，并将写请求缓冲中的写请求和写请求数据缓冲中的写请求数据发送给PIO写控制状态机，置读写仲裁为写选通，之后读写仲裁逻辑转入IDLE状态。
可选地，所述PIO写控制状态机内部设有写请求寄存器且包含WR_IDLE和WR_ACK两种状态，其中WR_IDLE状态为写空闲状态，WR_ACK状态为写响应状态；在上电复位之后，PIO写控制状态机处于WR_IDLE 状态，当接收到来自读写仲裁逻辑的写请求使能有效后，将写请求暂存在写请求寄存器中， PIO写控制状态机转入WR_ACK状态；在PIO写控制状态机处于WR_ACK状态时，从写请求寄存器中取出BAR空间编码、目标偏移地址、长度和数据，并发送到对应目标，之后转入WR_IDLE 状态：若写请求BAR空间编码为BAR2，置描述符组合逻辑写使能有效，并将目标偏移地址、长度和数据发送给描述符组合逻辑；若写请求BAR空间编码为BAR0或BAR4，将BAR空间编码发送给BAR空间编码选择器mux1、目标偏移地址发送给目标地址选择器mux0、数据发送给高速互连网络接口芯片核心逻辑，并置寄存器写使能有效。
可选地，所述描述符组合逻辑中包含多组256bit的数据寄存器Di和4bit的有效标志DBEi，其中i为寄存器编号，每一个数据寄存器Di中的数据被划分4组64bit，有效标志DBEi的每一位表示数据寄存器Di的对应的某一组64bit数据是否有效；当描述符组合逻辑接收到PIO写控制状态机的写使能有效后，根据写请求目标偏移地址Addr[20:18]计算出对应数据寄存器编号j，并根据数据寄存器编号j取出数据寄存器Dj和有效标志DBEj；且获取写请求目标偏移地址[4:3]的值k，确定本次写请求从数据寄存器Dj[64*k]位开始，写入长度为Length的数据Data；随后，描述符组合逻辑将数据寄存器Dj和数据Data进行拼接组合成新的256bit数据NewD，而后将新的256bit数据NewD再次写入数据寄存器Dj中，同时更新有效标志DBEj[(Length /64+k-1):k]对应位为1，当有效标志DBEj=4’b1111时，表明数据寄存器Dj中数据全部有效，则置描述符写使能有效，并将数据寄存器Dj中数据、队列编号j发送到高速互连网络接口芯片核心逻辑，最后将有效标志DBEj清零。
可选地，所述PIO读控制状态机内部设有读请求寄存器且包含RD_IDLE、RD_WAIT和RD_DONE三种状态，RD_IDLE状态表示读空闲，RD_WAIT状态表示读等待，RD_DONE状态表示读完成；在上电复位之后，PIO读控制状态机处于RD _IDLE 状态，当接收到来自读写仲裁逻辑的读请求使能有效后，将读请求暂存在读请求寄存器中，PIO读控制状态机转入RD_WAIT状态；在PIO读控制状态机处于RD_WAIT状态时，判断来自读应答接收逻辑的待应答读请求FIFO满信号rd_tag_full是否为1：若rd_tag_full为0，表示待应答读请求FIFO未满，则PIO读控制状态机转入RD_DONE状态；若rd_tag_full为1，表示待应答读请求FIFO已满，不能继续发送读请求到高速互连网络接口芯片核心逻辑，PIO读控制状态机继续处于RD_WAIT状态；在PIO读控制状态机处于RD_DONE状态时，则从读请求寄存器取出读请求，将目标偏移地址的第3位和第4位、以及读请求Tag号存入读应答接收逻辑的待应答读请求FIFO中，同时将BAR空间编码发送给BAR空间编码选择器mux1、目标偏移地址发送给目标地址选择器mux0、数据发送给高速互连网络接口芯片核心逻辑并置寄存器读使能有效，PIO读控制状态机转入RD_IDLE状态。
可选地，所述读应答接收逻辑包含待应答读请求FIFO、数据应答FIFO和ECC校验码生成模块ECCGEN，当来自高速互连网络接口芯片核心逻辑的读应答使能有效时，读应答接收逻辑将读应答数据存入数据应答FIFO；所述读应答接收逻辑包括RDACK_IDLE、RDACK_WAIT、RDACK_ECCGEN和RDACK_DONE四个状态，RDACK_IDLE状态表示读应答空闲，RDACK_WAIT状态表示读应答等待，RDACK_ECCGEN状态表示读应答校验生成，RDACK_DONE状态表示读应答完成；在上电复位之后，读应答接收逻辑处于RDACK_IDLE状态，当数据应答FIFO非空时，表明高速互连网络接口芯片返回了寄存器的读应答数据，置数据应答FIFO读使能有效、待应答读请求FIFO读使能有效，将64bit应答数据存入数据应答FIFO，读应答接收逻辑转入RDACK_WAIT状态；在读应答接收逻辑处于RDACK_WAIT状态时，从数据应答FIFO中取出FIFO头部的64bit应答数据D，从待应答读请求FIFO取出FIFO头部的待应答读请求第3位和第4位地址rdack_addr，以及待应答读请求Tag号rdack_tag，转入RDACK_ECCGEN状态；在读应答接收逻辑处于RDACK_ECCGEN状态时，根据rdack_addr的值p得到64bit的字节有效位BE，再结合应答数据D，得到256bit应答数据RD，同时，通过ECC校验码生成模块ECCGEN计算出RD的56bit ECC校验码RD_ECC，之后读应答接收逻辑转入RDACK_DONE状态；在读应答接收逻辑处于RDACK_DONE状态时，将应答数据RD、ECC校验码RD_ECC、字节有效位BE和请求Tag号rdack_tag发送到PCIE IP事务层，并置PIO读应答的读完成信号和应答数据写入使能有效，之后读应答接收逻辑转入RDACK_IDLE状态。
可选地，所述字节有效位BE的计算函数表达式如下：
BE ={(64-8*p)’b0,8’hff,(8*p)’b0}
上式中，p表示rdack_addr的值；
所述应答数据RD的计算函数表达式如下：
RD={(192-64*p)’b0,D,(64*p)’b0}
上式中，p表示rdack_addr的值，D表示应答数据。
此外，本发明还提供一种高速互连网络接口芯片，包括高速互连网络接口芯片核心逻辑以及PCIE IP，所述高速互连网络接口芯片核心逻辑以及PCIE IP之间连接有所述用于高速互连网络接口芯片的PIO通信装置。
此外，本发明还提供一种带有高速互连网络接口芯片的设备，所述高速互连网络接口芯片包括高速互连网络接口芯片核心逻辑以及PCIE IP，所述高速互连网络接口芯片核心逻辑以及PCIE IP之间连接有所述用于高速互连网络接口芯片的PIO通信装置。
此外，本发明还提供一种所述用于高速互连网络接口芯片的PIO通信装置的应用方法，实施步骤包括：PCIE IP事务层的PIO读写请求发送给所述用于高速互连网络接口芯片的PIO通信装置，通过所述PIO通信装置将PCIE IP事务层的PIO读写请求进行解析，生成高速互连网络接口芯片的核心逻辑的寄存器读写请求和写描述符请求，从而完成主机对高速互连网络接口芯片的PIO操作。
和现有技术相比，本发明PIO通信装置具有达到以下技术效果：
1、通过将两端端口进行协议解析、转化适配，能够实现主机端以PIO方式对高速互连网络接口芯片的配置寄存器和状态寄存器的读写访问；
2、通过将两端端口进行协议解析、转化适配，能够实现主机端以PIO方式将网络报文描述符写入高速互连网络接口芯片的硬VP描述符队列中。
附图说明
图1为本发明实施例中PIO通信装置的结构示意图。
图2为本发明实施例中PIO通信装置的外部连接结构（片上）示意图。
具体实施方式
如图1所示，本实施例用于高速互连网络接口芯片的PIO通信装置包括：
读写仲裁逻辑1，用于从PCIE IP事务层接收PIO读请求和PIO写请求，对读写请求进行仲裁分发；
PIO写控制状态机2，用于从读写仲裁逻辑1接收PIO写请求使能、BAR空间编码、目标偏移地址、长度和数据，根据写请求BAR空间编码，判断写请求的目标基址，并将写请求发送给对应目标；
描述符组合逻辑3，用于从PIO写控制状态机2接收写请求，在完成描述符的组合后，将完整描述符发送给高速互连网络接口芯片核心逻辑；
PIO读控制状态机4，用于从读写仲裁逻辑1接收PIO读请求使能、BAR空间编码、目标偏移地址、长度和Tag号，将读请求发送给高速互连网络接口芯片核心逻辑和读应答接收逻辑5；
目标地址选择器mux0，用于根据读写仲裁逻辑1的仲裁结果将PIO写控制状态机2或PIO读控制状态机4发送的目标偏移地址发送给高速互连网络接口芯片核心逻辑；
BAR空间编码选择器mux1，用于根据读写仲裁逻辑1的仲裁结果将PIO写控制状态机2或PIO读控制状态机4发送的BAR空间编码发送给高速互连网络接口芯片核心逻辑；
读应答接收逻辑5，用于从高速互连网络接口芯片寄存器读应答接收读应答数据、从PIO读控制状态机4接收待返回读请求，经过数据组合后，将请求完成数据和相关信息以PIO读应答的方式返回给PCIE IP事务层。
本实施例用于高速互连网络接口芯片的PIO通信装置通过将PCIE IP事务层的PIO读写请求进行解析，生成高速互连网络接口芯片的核心逻辑的寄存器读写请求和写描述符请求，从而完成主机对高速互连网络接口芯片的PIO操作。
参见图1，读写仲裁逻辑1与PCIE IP事务层、PIO写控制状态机2和PIO读控制状态机4相连，从PCIE IP事务层接收PIO读请求和PIO写请求，对读写请求按照轮询的方式进行仲裁分发到PIO写控制状态机2或PIO读控制状态机4。
读写仲裁逻辑1包含写请求缓冲、写请求数据缓冲、读请求缓冲以及校验检查器ECCC，且读写仲裁逻辑1具有IDLE、ARB、W_READ和W_DONE四个状态，其中IDLE状态表示空闲，ARB状态表示有请求需要处理，W_READ状态表示写就绪，W_DONE状态表示写完毕；在上电复位之后读写仲裁逻辑1处于IDLE状态，当PIO写请求的写请求使能有效或PIO读请求的读请求使能有效后，将写请求存入写请求缓冲、读请求存入读请求缓冲，而后读写仲裁逻辑1转入ARB状态；在读写仲裁逻辑1处于ARB状态时，当且仅当PIO写控制状态机2和PIO读控制状态机4同时空闲，对读请求缓冲和写请求缓冲中请求按照轮询的方式进行仲裁：仲裁结果若是写请求，读写仲裁逻辑1转入READ状态；仲裁结果若是读请求，读写仲裁逻辑1则向PCIEIP事务层发送读请求接收应答，并将读请求缓冲中请求发送给PIO读状态控制机，置读写仲裁为读选通，之后转入IDLE状态；若PIO写控制状态机2或PIO读控制状态机4不处于空闲状态，则读写仲裁逻辑1继续处于ARB状态；在读写仲裁逻辑1处于W_READ状态时，向PCIE IP事务层发送读数据使能信号，并将PIO写请求返回的写请求数据和ECC校验码经由校验检查器ECCC校验纠错后，生成纠错数据并存入写请求数据缓冲，在所有数据接收完毕后，转入W_DONE状态；在读写仲裁逻辑1处于W_DONE状态时，向PCIE IP事务层发送写请求接收应答，并将写请求缓冲中的写请求和写请求数据缓冲中的写请求数据发送给PIO写控制状态机2，置读写仲裁为写选通，之后读写仲裁逻辑1转入IDLE状态。
参见图1，PIO写控制状态机2与读写仲裁逻辑1、描述符组装逻辑和高速互连网络接口芯片核心逻辑相连，从读写仲裁逻辑1接收PIO写请求使能、BAR空间编码、目标偏移地址、长度和数据，然后根据写请求BAR空间编码，判断写请求的目标基址，并将写请求发送给对应目标。PIO写控制状态机2内部设有写请求寄存器且包含WR_IDLE和WR_ACK两种状态，其中WR_IDLE状态为写空闲状态，WR_ACK状态为写响应状态；在上电复位之后，PIO写控制状态机2处于WR_IDLE 状态，当接收到来自读写仲裁逻辑1的写请求使能有效后，将写请求暂存在写请求寄存器中， PIO写控制状态机2转入WR_ACK状态；在PIO写控制状态机2处于WR_ACK状态时，从写请求寄存器中取出BAR空间编码、目标偏移地址、长度和数据，并发送到对应目标，之后转入WR_IDLE 状态：若写请求BAR空间编码为BAR2，置描述符组合逻辑3写使能有效，并将目标偏移地址、长度和数据发送给描述符组合逻辑3；若写请求BAR空间编码为BAR0或BAR4，将BAR空间编码发送给BAR空间编码选择器mux1、目标偏移地址发送给目标地址选择器mux0、数据发送给高速互连网络接口芯片核心逻辑，并置寄存器写使能有效。
参见图1，描述符组合逻辑3与PIO写控制状态机2和高速互连网络接口芯片核心逻辑相连，从PIO写控制状态机2接收写请求（记写请求的目标偏移地址为Addr，数据为Data，长度为Length），在完成描述符的组合后，将完整描述符发送给高速互连网络接口芯片核心逻辑。本实施例中，描述符组合逻辑3中包含多组256bit的数据寄存器Di和4bit的有效标志DBEi，其中i为寄存器编号，每一个数据寄存器Di中的数据被划分4组64bit，有效标志DBEi的每一位表示数据寄存器Di的对应的某一组64bit数据是否有效（若DBEi[m]=1，则表示Di[64*(m+1):64*m]有效，其中0≤m≤3，m为整数）；当描述符组合逻辑3接收到PIO写控制状态机2的写使能有效后，根据写请求目标偏移地址Addr[20:18]计算出对应数据寄存器编号j，并根据数据寄存器编号j取出数据寄存器Dj和有效标志DBEj；且获取写请求目标偏移地址[4:3]的值k，确定本次写请求从数据寄存器Dj[64*k]位开始，写入长度为Length的数据Data；随后，描述符组合逻辑3将数据寄存器Dj和数据Data进行拼接组合成新的256bit数据NewD，而后将新的256bit数据NewD再次写入数据寄存器Dj中，同时更新有效标志DBEj[(Length /64+k-1):k]对应位为1，当有效标志DBEj=4’b1111时，表明数据寄存器Dj中数据全部有效，则置描述符写使能有效，并将数据寄存器Dj中数据、队列编号j发送到高速互连网络接口芯片核心逻辑，最后将有效标志DBEj清零。
参见图1，本实施例中描述符组合逻辑3中共有8组256bit数据寄存器和8组4bit有效标志，分别记为Di和DBEi，其中数据寄存器Di和有效标志DBEi一一对应，i（0≤i≤7，i为整数）为数据寄存器编号。
本实施例中，拼接组合成新的256bit数据NewD的函数表达式为：
NewD={Data[255: (64*k+Length)],Dj[(64*k+Length-1):64*k], Data[64*k-1:0]}
上式中，Data为写请求的写数据，k写请求目标偏移地址[4:3]的值，Length为写请求的写长度。
参见图1，PIO读控制状态机4与读写仲裁逻辑1、读应答接收逻辑5和高速互连网络接口芯片核心逻辑相连，从读写仲裁逻辑1接收PIO读请求使能、BAR空间编码、目标偏移地址、长度和Tag号，将读请求发送给高速互连网络接口芯片核心逻辑和读应答接收逻辑5。PIO读控制状态机4内部设有读请求寄存器且包含RD_IDLE、RD_WAIT和RD_DONE三种状态，RD_IDLE状态表示读空闲，RD_WAIT状态表示读等待，RD_DONE状态表示读完成；在上电复位之后，PIO读控制状态机4处于RD _IDLE 状态，当接收到来自读写仲裁逻辑1的读请求使能有效后，将读请求暂存在读请求寄存器中，PIO读控制状态机4转入RD_WAIT状态；在PIO读控制状态机4处于RD_WAIT状态时，判断来自读应答接收逻辑5的待应答读请求FIFO满信号rd_tag_full是否为1：若rd_tag_full为0，表示待应答读请求FIFO未满，则PIO读控制状态机4转入RD_DONE状态；若rd_tag_full为1，表示待应答读请求FIFO已满，不能继续发送读请求到高速互连网络接口芯片核心逻辑，PIO读控制状态机4继续处于RD_WAIT状态；在PIO读控制状态机4处于RD_DONE状态时，则从读请求寄存器取出读请求，将目标偏移地址的第3位和第4位、以及读请求Tag号存入读应答接收逻辑5的待应答读请求FIFO中，同时将BAR空间编码发送给BAR空间编码选择器mux1、目标偏移地址发送给目标地址选择器mux0、数据发送给高速互连网络接口芯片核心逻辑并置寄存器读使能有效，PIO读控制状态机4转入RD_IDLE状态。
参见图1，读应答接收逻辑5与PIO读控制状态机4、高速互连网络接口芯片核心逻辑和PCIE IP事务层相连，从高速互连网络接口芯片寄存器读应答接收读应答数据、从PIO读控制状态机4接收待返回读请求，经过数据组合后，将请求完成数据和相关信息以PIO读应答的方式返回给PCIE IP事务层。读应答接收逻辑5包含待应答读请求FIFO、数据应答FIFO和ECC校验码生成模块ECCGEN，当来自高速互连网络接口芯片核心逻辑的读应答使能有效时，读应答接收逻辑5将读应答数据存入数据应答FIFO；读应答接收逻辑5包括RDACK_IDLE、RDACK_WAIT、RDACK_ECCGEN和RDACK_DONE四个状态，RDACK_IDLE状态表示读应答空闲，RDACK_WAIT状态表示读应答等待，RDACK_ECCGEN状态表示读应答校验生成，RDACK_DONE状态表示读应答完成；在上电复位之后，读应答接收逻辑5处于RDACK_IDLE状态，当数据应答FIFO非空时，表明高速互连网络接口芯片返回了寄存器的读应答数据，置数据应答FIFO读使能有效、待应答读请求FIFO读使能有效，将64bit应答数据存入数据应答FIFO，读应答接收逻辑5转入RDACK_WAIT状态；在读应答接收逻辑5处于RDACK_WAIT状态时，从数据应答FIFO中取出FIFO头部的64bit应答数据D，从待应答读请求FIFO取出FIFO头部的待应答读请求第3位和第4位地址rdack_addr，以及待应答读请求Tag号rdack_tag，转入RDACK_ECCGEN状态；在读应答接收逻辑5处于RDACK_ECCGEN状态时，根据rdack_addr的值p得到64bit的字节有效位BE，再结合应答数据D，得到256bit应答数据RD，同时，通过ECC校验码生成模块ECCGEN计算出RD的56bit ECC校验码RD_ECC，之后读应答接收逻辑5转入RDACK_DONE状态；在读应答接收逻辑5处于RDACK_DONE状态时，将应答数据RD、ECC校验码RD_ECC、字节有效位BE和请求Tag号rdack_tag发送到PCIE IP事务层，并置PIO读应答的读完成信号和应答数据写入使能有效，之后读应答接收逻辑5转入RDACK_IDLE状态。
本实施例中，字节有效位BE（64bit）的计算函数表达式如下：
BE ={(64-8*p)’b0,8’hff,(8*p)’b0}
上式中，p表示rdack_addr的值；
应答数据RD（256bit）的计算函数表达式如下：
RD={(192-64*p)’b0,D,(64*p)’b0}
上式中，p表示rdack_addr的值，D表示应答数据。应答数据RD（256bit）的每32bit数据产生7位校验码，共计56bit校验码。
参见图1，目标地址选择器mux0与读写仲裁逻辑1、PIO写控制状态机2、PIO读控制状态机4和高速互连网络接口芯片核心逻辑相连，根据读写仲裁逻辑1的读写仲裁结果，对从PIO写控制状态机2和PIO读控制状态机4接收BAR空间编码进行输出仲裁，并输出到高速互连网络接口芯片核心逻辑。
参见图1，BAR空间编码选择器mux1与读写仲裁逻辑1、PIO写控制状态机2、PIO读控制状态机4和高速互连网络接口芯片核心逻辑相连，根据读写仲裁逻辑1的读写仲裁结果，对从PIO写控制状态机2和PIO读控制状态机4接收目标偏移地址进行输出仲裁，并输出到高速互连网络接口芯片核心逻辑。
参见图2，本实施例还提供一种高速互连网络接口芯片，包括高速互连网络接口芯片核心逻辑以及PCIE IP，高速互连网络接口芯片核心逻辑以及PCIE IP之间连接有前述用于高速互连网络接口芯片的PIO通信装置。
本实施例PIO通信装置处理PIO读/写请求的流程如下：
1）当读写仲裁逻辑1接收到来自PCIE IP事务层的PIO读/写请求时，读写仲裁逻辑1将写请求存入读/写请求缓冲，并返回读/写请求接收应答到PCIE IP事务层，转2）；
2）读写仲裁逻辑1判断PIO写状态机和PIO读状态机是否同时空闲：若同时空闲，读写仲裁逻辑1对读写请求按照轮询优先级进行仲裁，若仲裁结果是写请求，置读写仲裁为写，转3），若仲裁结果是读请求，置读写仲裁为读，转9）；否则，转2）继续等待直至PIO写状态机和PIO读状态机同时空闲；
3）读写仲裁逻辑1从PCIE IP事务层中读取写请求数据，并通过校验检查器ECCC对数据做ECC校验后，将数据存入写数据缓冲，转4）；
4）读写仲裁逻辑1从写请求缓冲中取出写请求、从写请求数据缓冲中取出写数据，发送给PIO写控制状态机2，转5)；
5）PIO写控制状态机2将写请求和写数据存入写请求寄存器中，转6；
6）判断写请求BAR空间编码的值：若为BAR2，置描述符组合逻辑3写使能有效，并将目标偏移地址、长度和数据发送给描述符组合逻辑3，转7）；若为BAR0或BAR4，将BAR空间编码发送给BAR空间编码选择器mux1、目标偏移地址发送给目标地址选择器mux0、数据发送给高速互连网络接口芯片核心逻辑，并置寄存器写使能有效，转8）；
7）描述符组合逻辑3根据写请求目标偏移地址和长度，将写数据组合成一个256bit的完整描述符后，置描述符写使能有效，并将完整描述符数据、队列编号发送到高速互连网络接口芯片核心逻辑，转8）；
8）PIO写请求过程结束；
9）PIO读控制状态机4将读请求暂存在读请求寄存器中，转10）；
10）判断读应答接收逻辑5的待应答读请求FIFO（First In Fist Out）是否已满：若未满，将目标偏移地址的第3位和第4位、以及读请求Tag号存入读应答接收逻辑5的待应答读请求FIFO中，同时，将BAR空间编码发送给BAR空间编码选择器mux1、目标偏移地址发送给目标地址选择器mux0、数据发送给高速互连网络接口芯片核心逻辑，并置寄存器读使能有效，转11）；否则，继续等待；
11）当来自高速互连网络接口芯片核心逻辑的读应答使能有效时，读应答接收逻辑5将64bit读应答数据存入数据应答FIFO，转12）；
12）从待应答读请求FIFO取出FIFO头部的待应答读请求第3位和第4位地址rdack_addr，以及待应答读请求Tag号，转13）；
13）从数据应答FIFO中取出FIFO头部的64bit应答数据D，根据rdack_addr的值计算得到字节有效位BE，并将读应答数据D补位为256bit应答数据RD，同时通过ECC校验码生成模块ECCGEN计算得到应答数据RD的ECC校验码RD_ECC，转14）；
14）读应答接收逻辑5将应答数据RD、ECC校验码RD_ECC、字节有效位BE和请求Tag号rdack_tag发送到PCIE IP事务层，并置PIO读应答的读完成信号和应答数据写入使能有效，转15）；
15）PIO读请求过程结束。
综上所述，本实施例中用于高速互连网络接口芯片的PIO通信装置1.通过将两端端口进行协议解析、转化适配，实现主机端以PIO方式对高速互连网络接口芯片的配置寄存器和状态寄存器的读写访问；通过将两端端口进行协议解析、转化适配，实现主机端以PIO方式将网络报文描述符写入高速互连网络接口芯片的硬VP（虚端口）描述符队列中。
此外，本实施例还提供一种带有高速互连网络接口芯片的设备，高速互连网络接口芯片包括高速互连网络接口芯片核心逻辑以及PCIE IP，高速互连网络接口芯片核心逻辑以及PCIE IP之间连接有前述用于高速互连网络接口芯片的PIO通信装置。
此外，本实施例还提供一种前述用于高速互连网络接口芯片的PIO通信装置的应用方法，实施步骤包括：PCIE IP事务层的PIO读写请求发送给用于高速互连网络接口芯片的PIO通信装置，通过PIO通信装置将PCIE IP事务层的PIO读写请求进行解析，生成高速互连网络接口芯片的核心逻辑的寄存器读写请求和写描述符请求，从而完成主机对高速互连网络接口芯片的PIO操作。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (10)

1.一种用于高速互连网络接口芯片的PIO通信装置，其特征在于包括：
读写仲裁逻辑（1），用于从PCIE IP事务层接收PIO读请求和PIO写请求，对读写请求进行仲裁分发；
PIO写控制状态机（2），用于从读写仲裁逻辑（1）接收PIO写请求使能、BAR空间编码、目标偏移地址、长度和数据，根据写请求BAR空间编码，判断写请求的目标基址，并将写请求发送给对应目标；
描述符组合逻辑（3），用于从PIO写控制状态机（2）接收写请求，在完成描述符的组合后，将完整描述符发送给高速互连网络接口芯片核心逻辑；
PIO读控制状态机（4），用于从读写仲裁逻辑（1）接收PIO读请求使能、BAR空间编码、目标偏移地址、长度和Tag号，将读请求发送给高速互连网络接口芯片核心逻辑和读应答接收逻辑（5）；
目标地址选择器mux0，用于根据读写仲裁逻辑（1）的仲裁结果将PIO写控制状态机（2）或PIO读控制状态机（4）发送的目标偏移地址发送给高速互连网络接口芯片核心逻辑；
BAR空间编码选择器mux1，用于根据读写仲裁逻辑（1）的仲裁结果将PIO写控制状态机（2）或PIO读控制状态机（4）发送的BAR空间编码发送给高速互连网络接口芯片核心逻辑；
读应答接收逻辑（5），用于从高速互连网络接口芯片寄存器读应答接收读应答数据、从PIO读控制状态机（4）接收待返回读请求，经过数据组合后，将请求完成数据和相关信息以PIO读应答的方式返回给PCIE IP事务层。
2.根据权利要求1所述的用于高速互连网络接口芯片的PIO通信装置，其特征在于，所述读写仲裁逻辑（1）包含写请求缓冲、写请求数据缓冲、读请求缓冲以及校验检查器ECCC，且所述读写仲裁逻辑（1）具有IDLE、ARB、W_READ和W_DONE四个状态，其中IDLE状态表示空闲，ARB状态表示有请求需要处理，W_READ状态表示写就绪，W_DONE状态表示写完毕；在上电复位之后读写仲裁逻辑（1）处于IDLE状态，当PIO写请求的写请求使能有效或PIO读请求的读请求使能有效后，将写请求存入写请求缓冲、读请求存入读请求缓冲，而后读写仲裁逻辑（1）转入ARB状态；在读写仲裁逻辑（1）处于ARB状态时，当且仅当PIO写控制状态机（2）和PIO读控制状态机（4）同时空闲，对读请求缓冲和写请求缓冲中请求按照轮询的方式进行仲裁：仲裁结果若是写请求，读写仲裁逻辑（1）转入READ状态；仲裁结果若是读请求，读写仲裁逻辑（1）则向PCIE IP事务层发送读请求接收应答，并将读请求缓冲中请求发送给PIO读状态控制机，置读写仲裁为读选通，之后转入IDLE状态；若PIO写控制状态机（2）或PIO读控制状态机（4）不处于空闲状态，则读写仲裁逻辑（1）继续处于ARB状态；在读写仲裁逻辑（1）处于W_READ状态时，向PCIE IP事务层发送读数据使能信号，并将PIO写请求返回的写请求数据和ECC校验码经由校验检查器ECCC校验纠错后，生成纠错数据并存入写请求数据缓冲，在所有数据接收完毕后，转入W_DONE状态；在读写仲裁逻辑（1）处于W_DONE状态时，向PCIE IP事务层发送写请求接收应答，并将写请求缓冲中的写请求和写请求数据缓冲中的写请求数据发送给PIO写控制状态机（2），置读写仲裁为写选通，之后读写仲裁逻辑（1）转入IDLE状态。
3.根据权利要求1所述的用于高速互连网络接口芯片的PIO通信装置，其特征在于，所述PIO写控制状态机（2）内部设有写请求寄存器且包含WR_IDLE和WR_ACK两种状态，其中WR_IDLE状态为写空闲状态，WR_ACK状态为写响应状态；在上电复位之后，PIO写控制状态机（2）处于WR_IDLE 状态，当接收到来自读写仲裁逻辑（1）的写请求使能有效后，将写请求暂存在写请求寄存器中， PIO写控制状态机（2）转入WR_ACK状态；在PIO写控制状态机（2）处于WR_ACK状态时，从写请求寄存器中取出BAR空间编码、目标偏移地址、长度和数据，并发送到对应目标，之后转入WR_IDLE 状态：若写请求BAR空间编码为BAR2，置描述符组合逻辑（3）写使能有效，并将目标偏移地址、长度和数据发送给描述符组合逻辑（3）；若写请求BAR空间编码为BAR0或BAR4，将BAR空间编码发送给BAR空间编码选择器mux1、目标偏移地址发送给目标地址选择器mux0、数据发送给高速互连网络接口芯片核心逻辑，并置寄存器写使能有效。
4.根据权利要求1所述的用于高速互连网络接口芯片的PIO通信装置，其特征在于，所述描述符组合逻辑（3）中包含多组256bit的数据寄存器Di和4bit的有效标志DBEi，其中i为寄存器编号，每一个数据寄存器Di中的数据被划分4组64bit，有效标志DBEi的每一位表示数据寄存器Di的对应的某一组64bit数据是否有效；当描述符组合逻辑（3）接收到PIO写控制状态机（2）的写使能有效后，根据写请求目标偏移地址Addr[20:18]计算出对应数据寄存器编号j，并根据数据寄存器编号j取出数据寄存器Dj和有效标志DBEj；且获取写请求目标偏移地址[4:3]的值k，确定本次写请求从数据寄存器Dj[64*k]位开始，写入长度为Length的数据Data；随后，描述符组合逻辑（3）将数据寄存器Dj和数据Data进行拼接组合成新的256bit数据NewD，而后将新的256bit数据NewD再次写入数据寄存器Dj中，同时更新有效标志DBEj[(Length /64+k-1):k]对应位为1，当有效标志DBEj=4’b1111时，表明数据寄存器Dj中数据全部有效，则置描述符写使能有效，并将数据寄存器Dj中数据、队列编号j发送到高速互连网络接口芯片核心逻辑，最后将有效标志DBEj清零。
5.根据权利要求1所述的用于高速互连网络接口芯片的PIO通信装置，其特征在于，所述PIO读控制状态机（4）内部设有读请求寄存器且包含RD_IDLE、RD_WAIT和RD_DONE三种状态，RD_IDLE状态表示读空闲，RD_WAIT状态表示读等待，RD_DONE状态表示读完成；在上电复位之后，PIO读控制状态机（4）处于RD _IDLE 状态，当接收到来自读写仲裁逻辑（1）的读请求使能有效后，将读请求暂存在读请求寄存器中，PIO读控制状态机（4）转入RD_WAIT状态；在PIO读控制状态机（4）处于RD_WAIT状态时，判断来自读应答接收逻辑（5）的待应答读请求FIFO满信号rd_tag_full是否为1：若rd_tag_full为0，表示待应答读请求FIFO未满，则PIO读控制状态机（4）转入RD_DONE状态；若rd_tag_full为1，表示待应答读请求FIFO已满，不能继续发送读请求到高速互连网络接口芯片核心逻辑，PIO读控制状态机（4）继续处于RD_WAIT状态；在PIO读控制状态机（4）处于RD_DONE状态时，则从读请求寄存器取出读请求，将目标偏移地址的第3位和第4位、以及读请求Tag号存入读应答接收逻辑（5）的待应答读请求FIFO中，同时将BAR空间编码发送给BAR空间编码选择器mux1、目标偏移地址发送给目标地址选择器mux0、数据发送给高速互连网络接口芯片核心逻辑并置寄存器读使能有效，PIO读控制状态机（4）转入RD_IDLE状态。
6.根据权利要求1所述的用于高速互连网络接口芯片的PIO通信装置，其特征在于，所述读应答接收逻辑（5）包含待应答读请求FIFO、数据应答FIFO和ECC校验码生成模块ECCGEN，当来自高速互连网络接口芯片核心逻辑的读应答使能有效时，读应答接收逻辑（5）将读应答数据存入数据应答FIFO；所述读应答接收逻辑（5）包括RDACK_IDLE、RDACK_WAIT、RDACK_ECCGEN和RDACK_DONE四个状态，RDACK_IDLE状态表示读应答空闲，RDACK_WAIT状态表示读应答等待，RDACK_ECCGEN状态表示读应答校验生成，RDACK_DONE状态表示读应答完成；在上电复位之后，读应答接收逻辑（5）处于RDACK_IDLE状态，当数据应答FIFO非空时，表明高速互连网络接口芯片返回了寄存器的读应答数据，置数据应答FIFO读使能有效、待应答读请求FIFO读使能有效，将64bit应答数据存入数据应答FIFO，读应答接收逻辑（5）转入RDACK_WAIT状态；在读应答接收逻辑（5）处于RDACK_WAIT状态时，从数据应答FIFO中取出FIFO头部的64bit应答数据D，从待应答读请求FIFO取出FIFO头部的待应答读请求第3位和第4位地址rdack_addr，以及待应答读请求Tag号rdack_tag，转入RDACK_ECCGEN状态；在读应答接收逻辑（5）处于RDACK_ECCGEN状态时，根据rdack_addr的值p得到64bit的字节有效位BE，再结合应答数据D，得到256bit应答数据RD，同时，通过ECC校验码生成模块ECCGEN计算出RD的56bit ECC校验码RD_ECC，之后读应答接收逻辑（5）转入RDACK_DONE状态；在读应答接收逻辑（5）处于RDACK_DONE状态时，将应答数据RD、ECC校验码RD_ECC、字节有效位BE和请求Tag号rdack_tag发送到PCIE IP事务层，并置PIO读应答的读完成信号和应答数据写入使能有效，之后读应答接收逻辑（5）转入RDACK_IDLE状态。
7.根据权利要求6所述的用于高速互连网络接口芯片的PIO通信装置，其特征在于，所述字节有效位BE的计算函数表达式如下：
BE ={(64-8*p)’b0,8’hff,(8*p)’b0}
上式中，p表示rdack_addr的值；
所述应答数据RD的计算函数表达式如下：
RD={(192-64*p)’b0,D,(64*p)’b0}
上式中，p表示rdack_addr的值，D表示应答数据。
8.一种高速互连网络接口芯片，包括高速互连网络接口芯片核心逻辑以及PCIE IP，其特征在于，所述高速互连网络接口芯片核心逻辑以及PCIE IP之间连接有权利要求1～7中任意一项所述用于高速互连网络接口芯片的PIO通信装置。
9.一种带有高速互连网络接口芯片的设备，所述高速互连网络接口芯片包括高速互连网络接口芯片核心逻辑以及PCIE IP，其特征在于，所述高速互连网络接口芯片核心逻辑以及PCIE IP之间连接有权利要求1～7中任意一项所述用于高速互连网络接口芯片的PIO通信装置。
10.一种权利要求1～7中任意一项所述用于高速互连网络接口芯片的PIO通信装置的应用方法，其特征在于实施步骤包括：PCIE IP事务层的PIO读写请求发送给所述用于高速互连网络接口芯片的PIO通信装置，通过所述PIO通信装置将PCIE IP事务层的PIO读写请求进行解析，生成高速互连网络接口芯片的核心逻辑的寄存器读写请求和写描述符请求，从而完成主机对高速互连网络接口芯片的PIO操作。
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