CN112148651B - 一种增强型rapidio互联装置及设备 - Google Patents

一种增强型rapidio互联装置及设备 Download PDF

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Abstract

本发明公开了一种增强型rapidio互联装置及设备，增强型rapidio互联装置包括：网络‑AXI转接桥，用于对RapidIO软核、网络中的AXI主机之间的收发数据进行维序操作和数据位宽转换；RapidIO软核，用于实现AXI数据包、RapidIO数据包的转换；网络‑AXI转接桥通过AXI接口与网络中的AXI主机连接，RapidIO软核通过写地址通道、写数据通道、写响应通道、读地址通道、读数据通道与网络‑AXI转接桥相连，所述RapidIO软核通过SERDES接口与AXI从机连接。本发明既支持RapidIO原有传输方式又能完成多芯片的互联。

Description

一种增强型rapidio互联装置及设备
技术领域
本发明涉及嵌入式系统内部的互联技术，具体涉及一种增强型rapidio互联装置及设备。
背景技术
RapidIO协议是世界上唯一为了满足高性能嵌入式系统的独特需求而发展出来的，它具有高速率，低延迟和高可靠性，可以满足不同场景下对高速数据传输的需求。这个研究领域已经受到业内的高度关注，并进行了一系列的研究，国内相关研究主要集中在利用软核核进行二次开发核应用研究。传统的RapidIO使用方法是程序员利用RapidIO内置的DMA(直接存储器访问)引擎进行大批量连续数据在芯片内部和芯片外部之间的传输，这能够有效的利用RapidIO固有的高带宽、低延时的传输能力。除此之外，RapidIO的RAB(grio到AXI桥)中具有APIO(AXI到grio转化器)和RPIO(grio到AXI转换器)引擎，可以用来配置RapidIO内部的寄存器，具有IB(输入)/OB(输出)消息引擎用来处理消息传递请求，以及其他完成不同功能的多种多样的引擎。我们在实际的应用中发现现有计算系统的性能往往达不到要求，制造更高性能的芯片需要巨大的成本投入，迫切需要一个接口能够将已有的多块芯片连接成一个整体，从而在不显著增加成本的前提下尽可能提高系统的整体性能。这个接口需要满足高带宽、低延迟的要求。RapidIO满足高带宽、低延迟的要求，但是其现有的结构不能完成芯片之间直连的功能，因此，这个难题给嵌入式高性能计算领域的发展带来了巨大挑战。
发明内容
本发明要解决的技术问题：针对现有技术的上述问题，提供一种增强型rapidio互联装置及设备，本发明能实现AXI主机发送请求的顺序与响应返回到AXI主机的顺序一致，不降低数据传输的吞吐率和不增大链路延迟，保证错误不会引起AXI主机死机、提升系统的稳定性，提供新的地址映射功能并能与之前的地址映射模块切换，既支持RapidIO原有传输方式又能完成多芯片的互联。
为了解决上述技术问题，本发明采用的技术方案为：
一种增强型rapidio互联装置，包括：
网络-AXI转接桥，用于对RapidIO软核、网络中的AXI主机之间的收发数据进行维序操作和进行数据位宽的转换；
RapidIO软核，用于实现AXI数据包、RapidIO数据包之间的转换；
所述网络-AXI转接桥通过AXI接口与网络中的AXI主机连接，所述RapidIO软核通过写地址通道、写数据通道、写响应通道、读地址通道、读数据通道与网络-AXI转接桥相连，所述RapidIO软核通过SERDES接口与AXI从机连接。
可选地，所述网络-AXI转接桥的网络端数据位宽是256位、与RapidIO软核连接端的数据位宽是128位。
可选地，所述网络-AXI转接桥中进行维序操作的维序模块包括普通FIFO和增强型FIFO，普通FIFO用于处理网络中的AXI主机发送来的读写请求并按顺序发出，增强型FIFO的每一项附带一个用于表示是否已经返回响应标识的标签，用于处理从RapidIO软核的读地址通道和写地址写数据通道传来的信息，使响应按照请求的顺序来进行发送以保证请求和响应的顺序性，维序模块在发送端口会给发送请求在响应的增强型FIFO中预定一个条目，当响应返回时，将响应放到预定的条目中，只有响应增强型FIFO中前面请求的响应回来后，后面的响应才能被发送到网络中去。
可选地，所述维序模块还包括超时模块，所述超时模块用于在请求的响应超时的时候为防止网络中的AXI主机长时间收不到响应而死机而产生一个假响应返回到网络中的AXI主机。
可选地，所述RapidIO软核包括转换桥RAB、逻辑层输出输入通道以及物理层输出输入通道，所述转换桥RAB一端与网络-AXI转接桥相连，另一端通过逻辑层输出输入通道、物理层输出输入通道与另一块芯片相连，所述逻辑层输出输入通道包括逻辑层输出通道和逻辑层输入通道，所述物理层输出输入通道包括物理层输出通道和物理层输入通道，当网络中的AXI主机通过总线发送请求到网络-AXI转接桥中实现响应包返回时的顺序与发出请求的顺序一致，之后通过AXI写地址通道、写数据通道、写响应通道、读地址通道和读数据通道请求进入到RapidIO软核的转换桥RAB中进行包格式的组装和AXI地址到RIO地址的切换，数据信息分为读地址通道、写地址+写数据通道一共两个通道，通过2选1放在逻辑层输出通道不同的FIFO中，然后经过一个响应处理模块中的存储体缓存后最终进入物理层输出通道，物理层输出通道通过SERDES输出到另一块芯片连接；当物理层输入通道通过SERDES收到读响应包或写响应包后，首先根据其对应的读事务或写事务的ID发送到响应处理模块以将对应的读事务或写事务标记完成并删除，然后将读响应包或写响应包写入逻辑层输入通道的FIFO中，转换桥RAB中进行包格式的组装和RIO地址到AXI地址的切换，数据信息分为读地址通道、写地址+写数据通道一共两个通道，通过2选1选择输出到网络-AXI转接桥中以发送给网络中的AXI主机。
可选地，所述AXI地址到RIO地址的切换时通过使能选择信号FT的值为0或者1来决定是否进行地址映射，使能选择信号FT的值1时无需进行映射，使能选择信号FT的值为0时进行下述映射：基于AXI地址映射寄存器预先配置大小和位置的AXI地址映射窗口，对收到读写请求的AXI地址进行匹配AXI地址映射RIO基址寄存器计算并匹配相应的RIO地址，地址拓展位由AXI地址映射控制寄存器配置，当RIO地址的高16位地址由AXI地址的高16位地址寄存器构成。
可选地，RIO地址到AXI地址的切换步时通过使能选择信号FT的值为0或者1来决定是否进行地址映射，使能选择信号FT的值1时无需进行映射，使能选择信号FT的值为0时进行下述映射：通过旁路使能的值决定选择源器件ID信号的高四位、或RIO源地址信号的高四位用作查找表地址偏移量和传输大小的索引，当旁路使能的值为0时，配置源器件ID选择寄存器选择源器件ID的高四位，为旁路使能的值1时，选择RIO源地址信号的高四位，查找表每个入口都有窗口大小和最高地址偏移量，通过从查找表中选择出的四位的值来组成AXI地址的高位地址[U-1:0]，RIO源地址信号中的低位地址则作为AXI地址的低位地址，从而得到转换后的AXI地址。
此外，本发明还提供一种增强型rapidio互联设备，包括多个处理单元，还包括所述的增强型rapidio互联装置，所述多个处理单元中的任意两个处理单元之间通过两个以上的增强型RapidIO互联装置实现点对点互联，且所述处理单元与增强型RapidIO互联装置之间通过网络接口连接，且增强型RapidIO互联装置与增强型RapidIO互联装置之间通过SERDES物理接口互连。
和现有技术相比，本发明具有下述优点：本发明能实现AXI主机发送请求的顺序与响应返回到AXI主机的顺序一致，不降低数据传输的吞吐率和不增大链路延迟，保证错误不会引起AXI主机死机、提升系统的稳定性，提供新的地址映射功能并能与之前的地址映射模块切换，既支持RapidIO原有传输方式又能完成多芯片的互联。本发明能支持传统的RapidIO传输方式和新的芯片间互联的方式，可以处理芯片间高速、低延迟的请求发送和接收。同时保证从机返回到主机的响应的顺序与发送时请求的顺序一致，使请求和响应一一对应，使得多块芯片能够“透明”的被当成一块芯片使用，本发明能减少系统死机的概率，提升系统稳定性。
附图说明
图1为本发明实施例中增强型RapidIO互联装置的结构图。
图2为本发明实施例中RIO地址到AXI地址的转换图。
图3为本发明实施例中AXI地址到RIO地址的转换图。
图4为本发明实施例中的多芯片连接构成的设备结构图。
图5为本发明实施例中AXI读写请求发送流程图。
图6为本发明实施例中AXI读写响应接收流程图。
具体实施方式
如图1所示，本实施例增强型rapidio互联装置(简称FT-Link)包括：
网络-AXI转接桥，用于对RapidIO软核、网络中的AXI主机之间的收发数据进行维序操作和进行数据位宽的转换；
RapidIO软核，用于实现AXI数据包、RapidIO数据包之间的转换；
所述网络-AXI转接桥通过AXI接口与网络中的AXI主机连接，所述RapidIO软核通过写地址通道、写数据通道、写响应通道、读地址通道、读数据通道与网络-AXI转接桥相连，所述RapidIO软核通过SERDES接口与AXI从机连接。
本实施例中，网络-AXI转接桥的网络端数据位宽是256位、与RapidIO软核连接端的数据位宽是128位。网络-AXI转接桥的主要功能是进行维序操作和进行数据位宽的转换。在网络端，网络-AXI转接桥通过AXI接口与网络连接。网络端数据位宽是256位，因此需要通过网络-AXI转接桥将256位数据转换成128位的数据，完成与RapidIO软核的对接。毫无疑问，本实施例方法并不依赖于上述特定的数据位宽。
网络-AXI转接桥中进行维序操作的维序模块是在响应返回到发送端且即将进入网络时，设计的一个维序模块，它能保证发送的请求的顺序和返回响应的顺序是一致的。如图1所示，本实施例中，网络-AXI转接桥中进行维序操作的维序模块包括普通FIFO和增强型FIFO，普通FIFO用于处理网络中的AXI主机发送来的读写请求并按顺序发出，增强型FIFO的每一项附带一个用于表示是否已经返回响应标识的标签，用于处理从RapidIO软核的读地址通道和写地址写数据通道传来的信息，使响应按照请求的顺序来进行发送以保证请求和响应的顺序性，维序模块在发送端口会给发送请求在响应的增强型FIFO中预定一个条目，当响应返回时，将响应放到预定的条目中，只有响应增强型FIFO中前面请求的响应回来后，后面的响应才能被发送到网络中去。本实施例中，维序模块还包括超时模块，超时模块用于在请求的响应超时的时候为防止网络中的AXI主机长时间收不到响应而死机而产生一个假响应返回到网络中的AXI主机。
本实施例中，RapidIO软核包括转换桥RAB、逻辑层输出输入通道以及物理层输出输入通道，转换桥RAB一端与网络-AXI转接桥相连，另一端通过逻辑层输出输入通道、物理层输出输入通道与另一块芯片相连，逻辑层输出输入通道包括逻辑层输出通道和逻辑层输入通道，物理层输出输入通道包括物理层输出通道和物理层输入通道，当网络中的AXI主机通过总线发送请求到网络-AXI转接桥中实现响应包返回时的顺序与发出请求的顺序一致，之后通过AXI写地址通道、写数据通道、写响应通道、读地址通道和读数据通道请求进入到RapidIO软核的转换桥RAB中进行包格式的组装和AXI地址到RIO地址的切换，数据信息分为读地址通道、写地址+写数据通道一共两个通道，通过2选1放在逻辑层输出通道不同的FIFO中，然后经过一个响应处理模块中的存储体缓存后最终进入物理层输出通道，物理层输出通道通过SERDES输出到另一块芯片连接；当物理层输入通道通过SERDES收到读响应包或写响应包后，首先根据其对应的读事务或写事务的ID发送到响应处理模块以将对应的读事务或写事务标记完成并删除，然后将读响应包或写响应包写入逻辑层输入通道的FIFO中，转换桥RAB中进行包格式的组装和RIO地址到AXI地址的切换，数据信息分为读地址通道、写地址+写数据通道一共两个通道，通过2选1选择输出到网络-AXI转接桥中以发送给网络中的AXI主机。参见上述记载可知：
转换桥RAB由APIO(AXI PIO，AXI输入输出通道)和RPIO(RapidIO PIO，RapidIO输入输出通道)组成，APIO作为RAB最常用的从机通道，主要承担着将AXI从机请求按照RAB配置模块中的参数将其转换为相应的RIO(RapidIO)请求包并通过OB接口发送给RIO协议层，同时接收来自IB接口的RIO响应包并转换成AXI从机响应发送给AXI从机接口。RPIO即为APIO的反向通道，在此不再赘述。转换桥RAB的主要功能为AXI包格式转化为RapidIO包格式的转换。其中的地址映射模块，主机的地址不做映射，而是把主机地址添加到包格式中，随着数据包传输过去。对于APIO和RPIO引擎中地址映射的修改主要是对事务映射的保留和对地址映射的删减，并且将主机的地址加入到包格式中，随着包的传输到达接收端从机中。直接把主机的地址发送给增强型RapidIO的接收端。这一点对于用户非常友好，程序员配置地址时，只需要知道源地址和目的地址即可，简化了设计，对程序员来说，这个设计就是透明的。逻辑层输出通道的功能主要有对RAB发来的包头和数据分别进行缓存，对于每一个包头都会产生用于识别包信息的ID信号，包头信息进入重排序控制器，它会根据物理层的反馈信号控制包的发送和发送的顺序，紧接着根据当前的包头信息对包和数据进行组装和切割，切割至逻辑层-物理层接口FIFO中，根据物理层的反馈信息读取和发送数据。物理层输出输入通道的主要功能为接收逻辑层输出出入通道过来的数据信息，并且通道serdes接口进行串并并串转换，传输到目的芯片端。物理层输出通道通过SERDES(并串行与串并行转换器，也简称并/转转换器)与另一块芯片的物理层输入通道的SERDES进行连接。包头和数据通过物理层输入接口与逻辑层输入通道相连，逻辑层输入通道的功能有对包头和数据的组装，并进行错误检测以及对响应包的处理。响应包处理模块主要用来对响应进行处理和产生超时错误信号，其中存储体存储发送端的包头信息，我们将增强型FIFO的指针一并存储在此存储体中，事务ID模块为每个包产生一个用于识别的事务ID号，通过匹配源事务ID和目的事务ID来检查响应是否出错，如果不出错，则将返回的响应包和指针信号一同返回到发送包的位置，写入后将标签至1，表示响应已经返回，读指针加1处理下一次传输。如果出错，将会产生超时错误信号等，这些功能将由错误处理模块完成。错误处理模块把错误分为三类，第一类是可恢复错误，由RapidIO内部自己处理，不会产生中断，第二类是不可恢复的非致命错误，不会使系统死机，这类错误只会在物理层中产生，并且会产生中断，这时需要配置相关寄存器使能。第三类错误是不可恢复的致命错误，会产生中断，并且系统会死机，不会返回响应给主机，所以，出现这类错误时，将产生一个假的响应返回主机。最后通过转换桥RAB接收接口连接到转换桥RAB。
参见图1，本实施例装置通过总线与接口相连，主机通过总线发送请求到网络-AXI转接桥中，实现响应包返回时的顺序与发出请求的顺序一致，之后通过AXI写地址通道，写数据通道，写响应通道，读地址通道和读数据通道请求进入到RapidIO软核的转换桥RAB中，进行包格式的组装和AXI到RapidIO地址的切换，数据信息分为两个通道，读地址通道和写地址+写数据通道，通过2选1放在不同的FIFO中，经过一个存储器，最终进入物理层，物理层通过SERDES与另一块芯片连接，再通过相似的路径返回到AXI主机，完成数据的传输。
如图3所示，AXI地址到RIO地址的切换时通过使能选择信号FT的值为0或者1来决定是否进行地址映射，使能选择信号FT的值1时无需进行映射，使能选择信号FT的值为0时进行下述映射：基于AXI地址映射寄存器预先配置大小和位置的AXI地址映射窗口，对收到读写请求的AXI地址进行匹配AXI地址映射RIO基址寄存器计算并匹配相应的RIO地址，地址拓展位由AXI地址映射控制寄存器配置，当RIO地址的高16位地址由AXI地址的高16位地址寄存器构成。本实施例中地址映射的模块有几个窗口提供了AXI地址到RIO地址的映射。软件可通过对相应的AXI地址映射寄存器进行配置来对窗口大小和位置进行规划。具体实现为当一个读写请求被AXI总线接收，请求地址被检查来确定地址是否在某一个窗口内，如果是一个通过了AXI地址映射RIO基址寄存器计算并匹配相应的RIO地址，那么一个读写事务和相应的地址被发送到逻辑层输出通道。其中，地址拓展位由AXI地址映射控制寄存器配置，当地址配置为50位时，RIO高16位地址的配置由APIO高16位地址寄存器完成。实际上，在原来的RapidIO软核中，网络传输给RapidIO设备的地址是RapidIO的从机地址，而本实施例装置(FT-Link)中，网络传递过来的地址是需要传递给对方芯片的地址。所以用二选一的数据选择器对原有地址映射模块进行修改，当使能选择信号FT为1时，无需进行映射，为0时进行地址映射。
如图2所示，RIO地址到AXI地址的切换步时通过使能选择信号FT的值为0或者1来决定是否进行地址映射，使能选择信号FT的值1时无需进行映射，使能选择信号FT的值为0时进行下述映射：通过旁路使能的值决定选择源器件ID信号的高四位、或RIO源地址信号的高四位用作查找表地址偏移量和传输大小的索引，当旁路使能的值为0时，配置源器件ID选择寄存器选择源器件ID的高四位，为旁路使能的值1时，选择RIO源地址信号的高四位，查找表每个入口都有窗口大小和最高地址偏移量，通过从查找表中选择出的四位的值来组成AXI地址的高位地址[U-1:0]，RIO源地址信号中的低位地址则作为AXI地址的低位地址，从而得到转换后的AXI地址。为了使通过AXI总线连接的部件可以与本实施例装置(FT-Link)连接，需要将32位AXI地址与34位RapidIO地址相互映射转换。通过使能选择信号FT的值为0或者1来决定是否进行地址映射，使能选择信号FT的值1时无需进行映射，使能选择信号FT的值为0时进行下述映射：通过旁路使能的值决定选择源器件ID信号的高四位、或RIO源地址信号的高四位用作查找表地址偏移量和传输大小的索引，当旁路使能的值为0时，配置源器件ID选择寄存器选择源器件ID的高四位，为旁路使能的值1时，选择RIO源地址信号的高四位，查找表每个入口都有窗口大小和最高地址偏移量，通过从查找表中选择出的四位的值来组成AXI地址的高位地址[U-1:0]，RIO源地址信号中的低位地址则作为AXI地址的低位地址，从而得到转换后的AXI地址。
综上所述，本实施例针对多芯片互联的高速接口的需求，通过增强型RapidIO接口来实现芯片间的点对点互联，开展面向芯片间互联的增强型RapidIO高速接口的设计与验证，突破AXI包格式到RapidIO包格式转换，主机发送的请求与返回响应之间的维序和带切换功能的地址映射模块设计的多个难点。实现多芯片互联的高速接口增强型RapidIO,使芯片通过此接口实现功能的拓展。该接口在原有RapidIO接口的基础上，主要增加了包格式转换，维序，地址映射切换和错误处理等模块。
如图4所示，本实施例还提供一种增强型rapidio互联设备，包括多个处理单元，还包括前述的增强型rapidio互联装置，多个处理单元中的任意两个处理单元之间通过两个以上的增强型RapidIO互联装置实现点对点互联，且处理单元与增强型RapidIO互联装置之间通过网络接口连接，且增强型RapidIO互联装置与增强型RapidIO互联装置之间通过SERDES物理接口互连。该增强型RapidIO互联设备可通过增强型RapidIO接口实现多芯片处理单元的点对点互联，完成数据的搬移，使芯片通过此接口实现功能的拓展。
如图5所示，AXI主机发送读写请求，读地址，写地址与写数据进入网络-AXI转接桥FIFO中进行存储,之后进入本地RapidIO软核中的RAB进行AXI-RIO事务与地址转换和FT-Link的二选一，通过读地址，写地址与写数据通道接口把包头和数据缓存在逻辑层输出通道里，数据进入到物理层输出通道后，使用SERDES进行串并并串转换，传输到远端芯片的RapidIO中。
如图6所示，远端芯片的RapidIO返回读写响应，通过SERDES与本地增强型RapidIO的物理层输入通道进行互联，接着响应会进入逻辑层输入通道做包头和输出的缓存，通过读数据与写响应通道接口将响应返回到RAB中进行RIO-AXI事务与地址转换和FT-Link的二选一，返回的响应包通过本地RapidIO到达网络-AXI转接桥增强型FIFO中，通过指针的匹配，将对应主机请求的响应包返回给AXI主机。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。

Claims (7)

1.一种增强型rapidio互联装置，其特征在于，包括：
网络-AXI转接桥，用于对RapidIO软核、网络中的AXI主机之间的收发数据进行维序操作和进行数据位宽的转换；
RapidIO软核，用于实现AXI数据包、RapidIO数据包之间的转换；
所述网络-AXI转接桥通过AXI接口与网络中的AXI主机连接，所述RapidIO软核通过写地址通道、写数据通道、写响应通道、读地址通道、读数据通道与网络-AXI转接桥相连，所述RapidIO软核通过SERDES接口与AXI从机连接；
所述RapidIO软核包括转换桥RAB、逻辑层输出输入通道以及物理层输出输入通道，所述转换桥RAB一端与网络-AXI转接桥相连，另一端通过逻辑层输出输入通道、物理层输出输入通道与另一块芯片相连，所述逻辑层输出输入通道包括逻辑层输出通道和逻辑层输入通道，所述物理层输出输入通道包括物理层输出通道和物理层输入通道，当网络中的AXI主机通过总线发送请求到网络-AXI转接桥中实现响应包返回时的顺序与发出请求的顺序一致，之后通过AXI写地址通道、写数据通道、写响应通道、读地址通道和读数据通道请求进入到RapidIO软核的转换桥RAB中进行包格式的组装和AXI地址到RIO地址的切换，数据信息分为读地址通道、写地址+写数据通道一共两个通道，通过2选1放在逻辑层输出通道不同的FIFO中，然后经过一个响应处理模块中的存储体缓存后最终进入物理层输出通道，物理层输出通道通过SERDES输出到另一块芯片连接；当物理层输入通道通过SERDES收到读响应包或写响应包后，首先根据其对应的读事务或写事务的ID发送到响应处理模块以将对应的读事务或写事务标记完成并删除，然后将读响应包或写响应包写入逻辑层输入通道的FIFO中，转换桥RAB中进行包格式的组装和RIO地址到AXI地址的切换，数据信息分为读地址通道、写地址+写数据通道一共两个通道，通过2选1选择输出到网络-AXI转接桥中以发送给网络中的AXI主机。
2.根据权利要求1所述的增强型rapidio互联装置，其特征在于，所述网络-AXI转接桥的网络端数据位宽是256位、与RapidIO软核连接端的数据位宽是128位。
3.根据权利要求1所述的增强型rapidio互联装置，其特征在于，所述网络-AXI转接桥中进行维序操作的维序模块包括普通FIFO和增强型FIFO，普通FIFO用于处理网络中的AXI主机发送来的读写请求并按顺序发出，增强型FIFO的每一项附带一个用于表示是否已经返回响应标识的标签，用于处理从RapidIO软核的读地址通道和写地址写数据通道传来的信息，使响应按照请求的顺序来进行发送以保证请求和响应的顺序性，维序模块在发送端口会给发送请求在响应的增强型FIFO中预定一个条目，当响应返回时，将响应放到预定的条目中，只有响应增强型FIFO中前面请求的响应回来后，后面的响应才能被发送到网络中去。
4.根据权利要求3所述的增强型rapidio互联装置，其特征在于，所述维序模块还包括超时模块，所述超时模块用于在请求的响应超时的时候为防止网络中的AXI主机长时间收不到响应而死机而产生一个假响应返回到网络中的AXI主机。
5.根据权利要求1所述的增强型rapidio互联装置，其特征在于，所述AXI地址到RIO地址的切换时通过使能选择信号FT的值为0或者1来决定是否进行地址映射，使能选择信号FT的值1时无需进行映射，使能选择信号FT的值为0时进行下述映射：基于AXI地址映射寄存器预先配置大小和位置的AXI地址映射窗口，对收到读写请求的AXI地址进行匹配AXI地址映射RIO基址寄存器计算并匹配相应的RIO地址，地址拓展位由AXI地址映射控制寄存器配置，当RIO地址的高16位地址由AXI地址的高16位地址寄存器构成。
6.根据权利要求1所述的增强型rapidio互联装置，其特征在于，RIO地址到AXI地址的切换步时通过使能选择信号FT的值为0或者1来决定是否进行地址映射，使能选择信号FT的值1时无需进行映射，使能选择信号FT的值为0时进行下述映射：通过旁路使能的值决定选择源器件ID信号的高四位、或RIO源地址信号的高四位用作查找表地址偏移量和传输大小的索引，当旁路使能的值为0时，配置源器件ID选择寄存器选择源器件ID的高四位，为旁路使能的值1时，选择RIO源地址信号的高四位，查找表每个入口都有窗口大小和最高地址偏移量，通过从查找表中选择出的四位的值来组成AXI地址的高位地址[U-1:0]，RIO源地址信号中的低位地址则作为AXI地址的低位地址，从而得到转换后的AXI地址。
7.一种增强型rapidio互联设备，包括多个处理单元，其特征在于，还包括权利要求1～6中任意一项所述的增强型rapidio互联装置，所述多个处理单元中的任意两个处理单元之间通过两个以上的增强型RapidIO互联装置实现点对点互联，且所述处理单元与增强型RapidIO互联装置之间通过网络接口连接，且增强型RapidIO互联装置与增强型RapidIO互联装置之间通过SERDES物理接口互连。
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