CN112181871B - 处理器与内存间写阻塞式通信控制方法、部件、设备及介质 - Google Patents
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Abstract
本发明公开了一种处理器与内存间写阻塞式通信控制方法、部件、设备及介质，本发明针对处理器需发往片外内存的访存请求以及来自片外内存的读响应分别进行不同处理：将读请求的目标地址存入存储表中并置为有效，发送至请求发送命令请求队列以排队发往片外内存；如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，否则将读响应的目标地址在存储表中置为无效，返回读响应；根据写请求的目标地址是否在存储表中选择是否阻塞该写请求，且在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求。本发明能够尽可能不影响系统性能、最大概率地容主处理器与片外内存之间的板间软错误。
Description
技术领域
本发明涉及高性能处理器，具体涉及一种处理器与内存间写阻塞式通信控制方法、部件、设备及介质。
背景技术
在当前高性能处理器的主流设计中，处理器和片外内存之间都通过主板完成通信，最常见的方式为处理器遵循DDR协议发出包含内存地址的访存读写命令和写数据，通过主板传输至片外内容；片外内存遵循DDR协议将读响应数据经过主板返回至处理器。在DDR协议中，采用ODT(On-DieTermination,片内终结)等技术解决信号之间的串扰和反射，但是随着工艺的发展，降低的电源电压和高时钟频率加重了噪声源的作用，例如粒子撞击和串音，它们能引起传输数据的瞬时错误，即软错误(SOFT ERROR)。当系统工作在恶劣工作环境下，板间通信软错误发生的概率将大幅增加。
为容处理器与内存板之间的软错误，则需要设计容软错误的读请求重发机制。但是，读请求重发机制中，最重要的设计难点之一就是如何在重发请求的同时，不违背读写请求之间的相关性。具体而言，待重发读请求的目标地址所保存的内容数据，在初次读与首个重发读之间没有被写请求修改过，或者，本次重发请求与前一次重发请求间目标地址的数据也没有被修改过。对于每个发往内存的访存请求，如果写请求的目标地址与某个inflighting(争夺)读请求的目标地址相同，那么该写请求发出后会修改目标地址的内容。这样，如果因为板间软错误导致该读请求的返回数据错误，但从正确性角度考虑该读请求不能重发，否则读回的数据是修改后的数据而非目标数据。因此，该写请求会导致一些板间软错误不能容错。因此，如何在重发请求的同时不违背读写请求之间的相关性，进而提高实现板间软错误容错的可靠性，已经成为一项亟待解决的关键技术问题。
发明内容
本发明要解决的技术问题：针对现有技术的上述问题，提供一种处理器与内存间写阻塞式通信控制方法、部件、设备及介质，本发明能够确保在没有超过最大尝试限制的前提下，重发的读请求不会因目标地址的数据被改写而导致错误，这样重发读请求的时候无需考虑相关性，在尝试次数不受限的前提下，从而能够对所有的板间软错误容错。
为了解决上述技术问题，本发明采用的技术方案为：
一种处理器与内存间写阻塞式通信控制方法，实施步骤包括：
1)获取处理器需发往片外内存的访存请求以及来自片外内存的读响应，如果是读请求，则跳转执行步骤2)；如果是读响应，则跳转执行步骤3)；如果是写请求，则跳转执行步骤4)；
2)将读请求的目标地址存入存储表中并置为有效，发送至请求发送命令请求队列以排队发往片外内存；跳转执行步骤1)；
3)如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，否则将读响应的目标地址在存储表中置为无效，返回读响应；跳转执行步骤1)；
4)根据写请求的目标地址是否在存储表中选择是否阻塞该写请求，且在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求；跳转执行步骤1)。
可选地，所述存储表包含多项，每项内容包括：有效位、读请求地址，有效位为1表示该项保存的读请求地址为有效地址；读请求地址为争夺读请求的地址，该读请求已经发往片外内存，但读响应还未返回或者存在错误正在重传。
可选地，所述存储表为内容可寻址存储器CAM。
可选地，步骤2)中将读请求的目标地址存入存储表中并置为有效的详细步骤包括：判断存储表是否有剩余项，有剩余项则将读请求的目标地址存入存储表的剩余项，并置为有效，并将剩余项的索引作为ID赋给该读请求；否则直接重新判断存储表是否有剩余项或者等待指定事件后再重新判断存储表是否有剩余项。
可选地，步骤3)的详细步骤包括：对读响应进行校验，如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，且在重发超过预设次数时根据读响应中携带的读请求ID在存储表中找到匹配的项并将该匹配的项置为无效；否则，根据读响应中携带的读请求ID在存储表中找到匹配的项，并将该匹配的项置为无效，然后返回读响应；跳转执行步骤1)。
可选地，步骤4)的详细步骤包括：判断写请求的目标地址在存储表中是否存在有效的匹配项，如果不存在有效的匹配项，则直接将该写请求发送至请求发送命令请求队列以排队发往片外内存，否则将写请求进行阻塞，在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求、将该写请求发送至请求发送命令请求队列以排队发往片外内存；跳转执行步骤1)。
此外，本发明还提供一种处理器与内存间写阻塞式通信控制部件，该处理器与内存间写阻塞式通信控制部件被编程或配置以执行所述处理器与内存间写阻塞式通信控制方法的步骤。
一种计算机设备，包括主板、处理器、存储器和片外内存，所述主板或处理器中包含有处理器与内存间写阻塞式通信控制部件，所述处理器与内存间写阻塞式通信控制部件被编程或配置以执行所述处理器与内存间写阻塞式通信控制方法的步骤。
一种计算机设备，包括主板、处理器、存储器和片外内存，该计算机设备的存储器中存储有被编程或配置以执行所述处理器与内存间写阻塞式通信控制方法的计算机程序。
此外，本发明还提供一种计算机可读存储介质，该计算机可读存储介质中存储有被编程或配置以执行所述处理器与内存间写阻塞式通信控制方法的计算机程序。
和现有技术相比，本发明具有下述优点：本发明针对处理器需发往片外内存的访存请求以及来自片外内存的读响应分别进行不同处理：将读请求的目标地址存入存储表中并置为有效，发送至请求发送命令请求队列以排队发往片外内存；如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，否则将读响应的目标地址在存储表中置为无效，返回读响应；根据写请求的目标地址是否在存储表中选择是否阻塞该写请求，且在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求；通过上述方式，实现了基于存储表的读请求重发机制，能够确保在没有超过最大尝试限制的前提下，重发的读请求不会因目标地址的数据被改写而导致错误，这样重发读请求的时候无需考虑相关性，在尝试次数不受限的前提下，从而能够对所有的板间软错误容错，能够尽可能不影响系统性能、最大概率地容主处理器与片外内存之间的板间软错误。
附图说明
图1为本发明实施例方法的基本流程示意图。
图2为本发明实施例中存储表的结构示意图。
具体实施方式
如图1，本实施例处理器与内存间写阻塞式通信控制方法的实施步骤包括：
1)获取处理器需发往片外内存的访存请求以及来自片外内存的读响应，如果是读请求，则跳转执行步骤2)；如果是读响应，则跳转执行步骤3)；如果是写请求，则跳转执行步骤4)；
2)将读请求的目标地址存入存储表中并置为有效，发送至请求发送命令请求队列以排队发往片外内存；跳转执行步骤1)；
3)如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，否则将读响应的目标地址在存储表中置为无效，返回读响应；跳转执行步骤1)；
4)根据写请求的目标地址是否在存储表中选择是否阻塞该写请求，且在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求；跳转执行步骤1)。
如图2所示，本实施例中，存储表包含多项(本实施例中具体为64项)，每项内容包括：有效位(图2中以V表示)、读请求地址，有效位为1表示该项保存的读请求地址为有效地址(为0表示该项保存的读请求地址为无效地址)；读请求地址为争夺读请求的地址，该读请求已经发往片外内存，但读响应还未返回或者存在错误正在重传。
本实施例中，存储表为内容可寻址存储器CAM，此外也可以根据需要采用其他存储器。
本实施例步骤2)中将读请求的目标地址存入存储表中并置为有效的详细步骤包括：判断存储表是否有剩余项，有剩余项则将读请求的目标地址存入存储表的剩余项，并置为有效，并将剩余项的索引作为ID赋给该读请求；否则直接重新判断存储表是否有剩余项或者等待指定事件后再重新判断存储表是否有剩余项。
本实施例中，步骤3)的详细步骤包括：对读响应进行校验，如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，且在重发超过预设次数时根据读响应中携带的读请求ID在存储表中找到匹配的项并将该匹配的项置为无效；否则，根据读响应中携带的读请求ID在存储表中找到匹配的项，并将该匹配的项置为无效，然后返回读响应；跳转执行步骤1)。本实施例中对读响应进行校验时采用纠一检二的ECC校验，如果接收到的读数据存在不可纠的错误，则尝试重发该读请求，直至接收到无错误的数据或者达到最大尝试上限。因为板间软错误具有瞬时性的特点，本实施例中方法中提出的读请求重发机制可以极大概率的容板间通信软错误。
本实施例中，步骤4)的详细步骤包括：判断写请求的目标地址在存储表中是否存在有效的匹配项，如果不存在有效的匹配项，则直接将该写请求发送至请求发送命令请求队列以排队发往片外内存，否则将写请求进行阻塞，在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求、将该写请求发送至请求发送命令请求队列以排队发往片外内存；跳转执行步骤1)。
本实施例处理器与内存间写阻塞式通信控制方法实现的重发机制会在发生读后写相关时，阻塞后续的读。其优点是，可以容所有可能存在的板间软错误；其缺点是，因为写阻塞的存在，会带来性能下降。但是，现代高性能处理器中，一般都有L1、L2、甚至L3等多级高速缓冲，尽最大可达能的发掘和利用数据之间的时间局部性，也就是相关性。因而，发往内存的访存请求中，在相的概率也比较低。综上所述，本实施例处理器与内存间写阻塞式通信控制方法中基于写阻塞机制的容软错误的重发机制是一种以较低性能代价获取极高板间软错误容错率的方案。
此外，本实施例还提供一种处理器与内存间写阻塞式通信控制部件，该处理器与内存间写阻塞式通信控制部件被编程或配置以执行处理器与内存间写阻塞式通信控制方法的步骤。
此外，本实施例还提供一种计算机设备，包括主板、处理器、存储器和片外内存，所述主板或处理器中包含有处理器与内存间写阻塞式通信控制部件(即：处理器与内存间写阻塞式通信控制部件既可以选择集成在主板中，也可以选择集成在处理器中)，所述处理器与内存间写阻塞式通信控制部件被编程或配置以执行所述处理器与内存间写阻塞式通信控制方法的步骤。
此外，本实施例还提供一种计算机设备，包括主板、处理器、存储器和片外内存，该计算机设备的存储器中存储有被编程或配置以执行所述处理器与内存间写阻塞式通信控制方法的计算机程序。
此外，本实施例还提供一种计算机可读存储介质，该计算机可读存储介质中存储有被编程或配置以执行处理器与内存间写阻塞式通信控制方法的计算机程序。
需要说明的是，本实施例中所谓的“片外内存”是为了和处理器中的“片上内存”进行区分所给出的名称，其实际上指代的是指随机存取存储器(即RAM)。
本领域内的技术人员应明白，本申请的实施例可提供为方法、系统、或计算机程序产品。因此，本申请可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本申请可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。本申请是参照根据本申请实施例的方法、设备(系统)、和计算机程序产品的流程图和/的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。这些计算机程序指令也可装载到计算机或其他可编程数据处理设备上，使得在计算机或其他可编程设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。
以上所述仅是本发明的优选实施方式，本发明的保护范围并不仅局限于上述实施例，凡属于本发明思路下的技术方案均属于本发明的保护范围。应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理前提下的若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.一种处理器与内存间写阻塞式通信控制方法，其特征在于实施步骤包括：
1）获取处理器需发往片外内存的访存请求以及来自片外内存的读响应，如果是读请求，则跳转执行步骤2）；如果是读响应，则跳转执行步骤3）；如果是写请求，则跳转执行步骤4）；
2）将读请求的目标地址存入存储表中并置为有效，发送至请求发送命令请求队列以排队发往片外内存；跳转执行步骤1）；
3）如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，否则将读响应的目标地址在存储表中置为无效，返回读响应；跳转执行步骤1）；
4）根据写请求的目标地址是否在存储表中选择是否阻塞该写请求，且在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求；跳转执行步骤1）；
步骤3）的详细步骤包括：对读响应进行校验，如果读响应包含不可纠错误，则往片外内存重发该读响应对应的读请求，且在重发超过预设次数时根据读响应中携带的读请求ID在存储表中找到匹配的项并将该匹配的项置为无效；否则，根据读响应中携带的读请求ID在存储表中找到匹配的项，并将该匹配的项置为无效，然后返回读响应；跳转执行步骤1）。
2.根据权利要求1所述的处理器与内存间写阻塞式通信控制方法，其特征在于，所述存储表包含多项，每项内容包括：有效位、读请求地址，有效位为1表示该项保存的读请求地址为有效地址；读请求地址为争夺读请求的地址，该读请求已经发往片外内存，但读响应还未返回或者存在错误正在重传。
3.根据权利要求2所述的处理器与内存间写阻塞式通信控制方法，其特征在于，所述存储表为内容可寻址存储器CAM。
4.根据权利要求1所述的处理器与内存间写阻塞式通信控制方法，其特征在于，步骤2）中将读请求的目标地址存入存储表中并置为有效的详细步骤包括：判断存储表是否有剩余项，有剩余项则将读请求的目标地址存入存储表的剩余项，并置为有效，并将剩余项的索引作为ID赋给该读请求；否则直接重新判断存储表是否有剩余项或者等待指定事件后再重新判断存储表是否有剩余项。
5.根据权利要求4所述的处理器与内存间写阻塞式通信控制方法，其特征在于，步骤4）的详细步骤包括：判断写请求的目标地址在存储表中是否存在有效的匹配项，如果不存在有效的匹配项，则直接将该写请求发送至请求发送命令请求队列以排队发往片外内存，否则将写请求进行阻塞，在写请求的目标地址在存储表中变为无效的时候停止阻塞该写请求、将该写请求发送至请求发送命令请求队列以排队发往片外内存；跳转执行步骤1）。
6.一种处理器与内存间写阻塞式通信控制部件，其特征在于，该处理器与内存间写阻塞式通信控制部件被编程或配置以执行权利要求1～5中任意一项所述处理器与内存间写阻塞式通信控制方法的步骤。
7.一种计算机设备，包括主板、处理器、存储器和片外内存，其特征在于，所述主板或处理器中包含有处理器与内存间写阻塞式通信控制部件，所述处理器与内存间写阻塞式通信控制部件被编程或配置以执行权利要求1～5中任意一项所述处理器与内存间写阻塞式通信控制方法的步骤。
8.一种计算机设备，包括主板、处理器、存储器和片外内存，其特征在于，该计算机设备的存储器中存储有被编程或配置以执行权利要求1～5中任意一项所述处理器与内存间写阻塞式通信控制方法的计算机程序。
9.一种计算机可读存储介质，其特征在于，该计算机可读存储介质中存储有被编程或配置以执行权利要求1～5中任意一项所述处理器与内存间写阻塞式通信控制方法的计算机程序。
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|---|---|---|---|---|
| US6832279B1 (en) * | 2001-05-17 | 2004-12-14 | Cisco Systems, Inc. | Apparatus and technique for maintaining order among requests directed to a same address on an external bus of an intermediate network node |
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| US8838853B2 (en) * | 2010-01-18 | 2014-09-16 | Marvell International Ltd. | Access buffer |
| US8615629B2 (en) * | 2010-01-18 | 2013-12-24 | Marvell International Ltd. | Access scheduler |
| CN102929562B (zh) * | 2012-10-09 | 2015-05-06 | 无锡江南计算技术研究所 | 基于识别标识的可扩展重排序方法 |
| CN103135945B (zh) * | 2013-03-25 | 2014-11-26 | 中国人民解放军国防科学技术大学 | 用于ssd的多通道动态读写调度方法 |
| JP6734760B2 (ja) * | 2015-11-10 | 2020-08-05 | インターナショナル・ビジネス・マシーンズ・コーポレーションＩｎｔｅｒｎａｔｉｏｎａｌ Ｂｕｓｉｎｅｓｓ Ｍａｃｈｉｎｅｓ Ｃｏｒｐｏｒａｔｉｏｎ | プリフェッチ・インセンシティブのトランザクション・メモリ |
| US10474576B2 (en) * | 2015-11-10 | 2019-11-12 | International Business Machines Corporation | Prefetch protocol for transactional memory |
| CN106095611A (zh) * | 2016-06-20 | 2016-11-09 | 中国航天科技集团公司第九研究院第七七研究所 | 一种快速响应ahb访问的容错型sdram控制方法 |
| GB2557366B (en) * | 2016-12-02 | 2020-10-28 | Advanced Risc Mach Ltd | An apparatus and method for transferring data between address ranges in memory |
| CN107888512B (zh) * | 2017-10-20 | 2021-08-03 | 常州楠菲微电子有限公司 | 动态共享缓冲存储器及交换机 |
| CN108958649B (zh) * | 2018-05-17 | 2021-03-23 | 天津飞腾信息技术有限公司 | 一种用于存储系统的安全隔离方法及装置 |
| US11210186B2 (en) * | 2019-03-07 | 2021-12-28 | Arm Limited | Error recovery storage for non-associative memory |
| CN111666235B (zh) * | 2020-05-26 | 2022-02-08 | 中国人民解放军国防科技大学 | 用于高速互连网络接口芯片的pio通信装置，芯片，设备及方法 |
| CN111611120B (zh) * | 2020-06-28 | 2023-05-30 | 中国人民解放军国防科技大学 | 一种片上多核处理器Cache一致性协议验证方法、系统及介质 |
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