CN106095611A - 一种快速响应ahb访问的容错型sdram控制方法 - Google Patents

Abstract

一种快速响应AHB访问的容错型SDRAM控制方法，AHB总线接口负责锁存总线信息并发出锁存后的写数据，如果当前是全字写操作，则数据发往多路复选器MUX1，如果是非全字访问，则送入“读‑修改‑写”单元RMW，MUX1判断当前是否为全字写，若是则将写数据1直接送入移位寄存器链，否则将经过RMW处理后的写数据2送入移位寄存器链；MUX1输出写数据3送入写请求移位寄存器链WR‑SRC数据部分，同时送入编码器中生成写数据4并送入写请求移位寄存器链WR‑SRC校验元部分；写请求移位寄存器链WR‑SRC数据部分暂存AHB总线写访问请求，提前应答AHB总线以快速释放，该方法兼顾高性能与高可靠性。

Description

一种快速响应AHB访问的容错型SDRAM控制方法

技术领域

本发明属于集成电路设计领域，具体涉及一种面向SoC控制芯片快速响应AHB访问的容错型SDRAM控制方法。

背景技术

随着微电子技术向超深亚微米领域的不断推进，高速、低功耗、高密度的存储芯片设计制造能力得到长足发展，这其中，相对于传统的静态存储器，SDRAM存储器以更高的集成密度、更高的时钟频率以及更低的制造成本，逐步成为服务器、桌面与手持嵌入式系统不可或缺的功能组件。因此，现今几乎所有的嵌入式SoC控制芯片均集成了SDRAM控制结构，以求针对特定应用发挥SDRAM的最大性能优势。

受此趋势影响，航天及空间应用领域也开始着手研究基于SDRAM存储器的嵌入式电子系统的可行性。然而，在面向空间应用领域，电子系统设计最大的风险来自于空间恶劣辐照环境下高能质子、中子和重离子等诱发的单粒子效应。这些高能粒子一旦轰击命中SDRAM器件的敏感区域，将使得电容电荷值发生变化，从而造成存储值的改变。随着当前微电子工艺技术的不断革新，SDRAM制造的工艺特征尺寸在进一步缩小，这将导致高能粒子轰击SDRAM器件时可能发生更加严重的位翻转现象。当下，单粒子效应不仅存在于空间特殊环境，也被发现于芯片制造和封装等环节中，因此，SDRAM容错控制不仅成为航天及空间应用领域亟待解决的问题，也同样受到对可靠性要求较高的高端服务器等领域的关注。

中国专利CN102609380A，名称为“基于AXI总线的SDRAM控制器写数据快速响应方法”，即是针对AHB总线的升级版本AXI进行的兼容性设计，它利用了写操作不需要精确性应答的特点，在SDRAM控制器内集成了写缓存，用以隐藏SDRAM写访问的时序延迟，从而加快了AXI总线对于写操作的访问应答。不过，该发明并未进一步挖掘AXI总线的读操作存在的性能提升潜力，包括如何解决读写相关问题。中国专利CN103440215A，名称为“基于FPGA实现主设备对SDRAM存储器快速猝发访问的方法及装置”，它通过在控制器内集成一个PCI总线协议管理单元，将主设备的访问命令转换到内部局部总线，再通过高速同步处理单元同步到SDRAM的访问时序上。这种时序转换结构适用于低速主设备的访问，而对于现今高速的主机访问，33/66MHz的PCI时序已经显得捉襟见肘。中国专利CN102521175A，名称是“一种SDRAM控制器及其工作方法”，它可以将不具备猝发读写的主设备访问在控制器内进行排列组合，转换成猝发访问激活SDRAM的性能优势。显然，该发明进一步整合了读操作和写操作之间的空间连续性，但是，它并未说明如何解决前后相关地址之间的数据一致性，因此对于顺序一致性的处理器模型而言并不适用。

随着空间应用领域的不断拓展，已经将具有错误容忍能力的SDRAM控制器提上研究日程，同时也要求尽量减少容错所带来的性能损失。对于这种设计需求，现阶段乃至今后一段时间内在军用以及高端民用市场无疑将是研究的重要问题。

发明内容

本发明的目的在于针对上述现有技术中的问题，提供一种快速响应AHB访问的容错型SDRAM控制方法，应对目前航天与空间应用以及对可靠性要求苛刻的商用处理器中单粒子效应对SDRAM存储器造成的软错误，不仅能够对SDRAM存储器的软错误进行错误纠正和处理，同时也能最大限度降低错误应对过程中寄生的性能损失，兼顾高性能与高可靠。

为了实现上述目的，本发明采用的技术方案包括以下步骤：

1)当AHB总线发起一次写访问，AHB总线接口负责锁存总线信息并发出锁存后的写数据，记为写数据1，如果当前是全字写操作，则写数据1发往多路复选器MUX1，如果是非全字访问，则送入“读-修改-写”单元RMW；2)多路复选器MUX1单元判断当前是否为全字写，如果是则将写数据1直接送入移位寄存器链，否则将经过RMW处理后的写数据2送入移位寄存器链；3)对于多路复选器MUX1输出的写数据3，一方面送入写请求移位寄存器链WR-SRC的数据部分，同时送入编码器中，采用对应的编码算法生成写数据4校验元，并将写数据4送入写请求移位寄存器链WR-SRC的校验元部分；4)写请求移位寄存器链WR-SRC的数据部分暂存AHB总线的写访问请求，在SDRAM真正完成写入前提前应答AHB总线，通过快速释放AHB总线加快处理器的后继访问。

写请求移位寄存器链WR-SRC的移位输出端产生写数据5插入到纠错数据移位寄存器链DC-SRC中再共同进入存储接口。

写访问发出的写数据5与读请求产生的纠错数据2之间通过多路复选器MUX2进行切换，并将选择出的数据送入存储接口进行时序转换。

存储接口将多路复选器MUX2送入的信息分离成数据内容写数据6和校验元内容校验元1，写数据6送入数据存储器Data SDRAM，校验元1送入校验元存储器ECC SDRAM。

对AHB总线发起的非全字写访问以及读访问，数据存储器Data SDRAM和校验元存储器ECC SDRAM首先将存储的读数据1和读校验元返回至解码模块，由解码模块对数据的正确性进行判断；对于非全字写访问，解码模块将修正后的读数据3送入RMW，在RMW模块中与写数据2拼接；对于正常的AHB总线读访问，解码模块如果解码正确，则直接将校验后的读数据3返回AHB总线接口，如果解码出现可纠错误，解码模块将修正后的纠错数据1和纠错校验元1分别送入纠错数据移位寄存器链DC-SRC的数据部分和纠错数据移位寄存器链DC-SRC的校验元部分中，将猝发返回需要纠错的数据按序进行缓存。

通过时序控制状态机观察整个控制逻辑接收AHB总线的访问情况以及SDRAM存储器的时序情况，时序控制状态机生成控制信号1、控制信号2以及控制信号3分别作用于AHB总线接口模块、移位寄存器链和存储接口，使它们按照规定的时序进行状态迁移，时序控制状态机生成的使能信号1、使能信号2和使能信号3，则用于控制RMW单元、编码解码模块、数据存储器Data SDRAM以及校验元存储器ECC SDRAM的开关。

与现有技术相比，本发明具有如下的有益效果：1)本发明所设计的容错控制方法，并不依赖于特定的校验算法，仅将校验算法映射于独立的编码和解码模块，能够使得本发明具有较强的通用性；2)本发明在完成错误的纠错与检错的同时，考虑了降低预防容错结构对于访问延时的影响，增加了写数据移位寄存器链和纠错数据寄存器链，能够将纠错数据的回写独立于AHB总线的访问，降低了对微处理器性能的干扰；3)本发明对接的对象分别是标准的片内AHB总线和SDR SDRAM存储器，因此整个控制接口具有较强的普适性，能够作为一个独立的IP集成于任何一款以AHB总线为架构的SoC。

附图说明

图1本发明快速响应AHB访问的容错型SDRAM控制结构示意图；

图2本发明移位寄存器链的结构示意图；

图3本发明控制结构的时序效果图。

具体实施方式

下面结合附图对本发明做进一步的详细说明。

参见图1，本发明的控制结构对内连接于SoC的AHB片内总线之上，通过标准的AHB总线接口接收来自微处理器的访存指令，对外连接的是符合JEDEC标准的SDR SDRAM存储器，鉴于容错的需求，最通用的容错方式是采用纠错码机制，即通过给数据增加冗余编码，从而达到对整个数据字的错误状态进行检测并进行有限度的错误恢复，因此，采用纠错码就必须在既有数据存储器的基础上，再额外增加一块校验元存储器，该校验元存储器的深度与数据存储器的深度一致，而宽度则根据校验算法的精度而定。

本发明重点论述基于校验算法机制下的硬件控制结构，由于校验算法的任务均在于编码与解码，即影响的是数据通路，并不影响本发明所提及的控制结构，因此，本发明所论述的结构不强调任一特定的校验算法，所以该发明具有较强的通用性。

本发明对于核心的控制结构，主要功能是处理来自AHB总线的读访问和写访问命令。对于写访问，分为写全字和非全字两种情况，写全字直接依靠编码器生成对应的校验元，对于非全字则因为校验算法是对整字而言，所以必须依靠“读-修改-写”机制，将原始字读出，然后拼接新的数据部分后再编码生成新的校验元。对于读访问，则将读出的数据字和对应的校验元送入解码器进行校验，如果出现在校验算法可纠能力内的错误，则对错误进行修复后重新写入SDRAM存储器，如果出现校验算法无法纠正的错误，则向处理器报告错误。

上述内容为本发明所提SDRAM控制器的容错机理，然而，如果单纯的实现该逻辑则会产生较大的访问延迟。这是因为，相对于普通的SDRAM存储器访问，读访问和写访问分别增加了解码过程和编码过程，如果出现可纠错误，还需要进行反向回写，这些都将使得容错型SDRAM控制器响应AHB访问的应答时间大大增加。为此，本发明同时提出一种能够最大限度隐藏纠错延迟的方法，即通过内嵌一套数据移位寄存器链，在保证AHB总线顺序访问正确应答的前提下，降低对AHB总线的通信阻塞。

图1详细描述了SDRAM控制器的工作原理：当AHB发起一次写访问，AHB接口负责锁存总线信息并发出锁存后的写数据，记为写数据1，如果当前是全字写操作，则写数据1发往多路复选器MUX1，如果是非全字访问，则送入“读-修改-写”单元RMW。MUX1单元根据当前是否为全字写，如果是则将写数据1直接送入移位寄存器链，否则将经过RMW处理后的写数据2送入移位寄存器链。对于MUX1输出的写数据3，一方面需要送入移位寄存器链的写请求移位寄存器链的WR-SRC数据部分，同时还要送入编码器中，采用对应的编码算法生成校验元写数据4，并将写数据4送入移位寄存器链的写请求移位寄存器链的WR-SRC校验元部分。WR-SRC的作用是暂存AHB总线的写访问请求，在SDRAM存储器真正完成写入前提前应答总线，通过快速释放AHB从而加快处理器的后继访问。

一般而言，WR-SRC的移位输出端产生的写数据5将直接进入存储接口，按照SDRAM的时序组织数据读写。然而，考虑到如果先前有读数据因为纠错写回而提前进入数据纠错移位寄存器链DC-SRC中，为了保证访问的顺序性，写数据5必须插入到DC-SRC寄存器链中，即先保证纠错数据与写数据的先后执行顺序。多路复选器MUX2的作用就是在写访问发出的写数据5以及读请求产生的纠错数据2之间进行切换，并将选择出的数据送入存储接口进行时序转换。存储接口将MUX2送入的信息分离成数据内容写数据6和校验元内容校验元1，写数据6送入数据存储器Data SDRAM，而校验元1送入校验元存储器ECC SDRAM。

对于AHB发起的非全字写访问以及读访问，Data SDRAM和ECC SDRAM首先将存储的读数据1和读校验元返回至解码模块，由解码模块对数据的正确性进行判断。对于非全字写访问，解码模块将修正后的读数据3送入RMW，它将在RMW模块中与写数据2拼接。对于正常的AHB读访问，解码模块如果解码正确，则直接将校验后的读数据3返回AHB接口，如果解码出现可纠错误，那么解码模块将修正后的纠错数据1和纠错校验元1分别送入DC-SRC数据和DC-SRC校验元两个移位寄存器链中。DC-SRC的作用与WR-SRC类似，将猝发返回需要纠错的数据按序进行缓存，保证无缝衔接以降低出现时序空窗期的可能。

在控制器一侧还有时序控制状态机，时序控制状态机通过观察整个控制逻辑接收AHB总线的访问情况以及SDRAM存储器的时序特点，控制上述功能部件在适当的时机开始动作。时序控制状态机生成的控制1、控制2、控制3信号分别作用于AHB接口模块、移位寄存器链和存储接口，使它们按照规定的时序进行状态迁移，生成的使能1、使能2和使能3信号，则用于控制RMW模块、编码解码模块和Data SDRAM以及ECC SDRAM的开关。

参见图2，移位寄存器链主要包括了写请求移位寄存器链WR-SRC和纠错数据移位寄存器链DC-SRC。对于WR-SRC主要由三级个寄存器和三级MUX构成，第一级寄存器输入的是写请求数据，输出端连接置MUX的‘1’端，而每一级MUX的输出端作为后一级寄存器的输入端，同时MUX的‘0’端均接写请求数据，MUX受控于写请求移位控制信号。这样，写请求控制信号将控制WR-SRC的各级寄存器接收的是AHB发出的写请求数据或是前一级寄存器的延迟锁存数据，这种结构将能够保证AHB总线上的连续写请求能够前后无缝的插入到WR-SRC中，从而保证SDRAM接收到的写请求是连续的。这里注意，第三级寄存器的输出端同时可以发送到DC-SRC，这是为了保证写请求数据同时能够与之前的纠错数据保持无缝衔接，这就需要依靠图2中阴影部分的WR-SRC/DC-SRC选择阵列的控制。该选择阵列由4个MUX构成，它们的‘0’端均连接WR-SRC第三级寄存器的输出端，而‘1’端则统一连接至纠错数据，这些MUX在错误计数器的控制下，决定WR-SRC第三级寄存器输出数据需要插入到哪一级DC-SRC中。DC-SRC由四级寄存器和四个MUX构成，其中每二、三、四级MUX的‘0’端连接WR-SRC/DC-SRC选择阵列中对应的MUX输出端，而‘1’端则连接前一级寄存器的输出端，只有第一级MUX连接纠错数据。这样，通过三种不同的MUX，可以保证AHB上连续的写请求对SDRAM产生猝发写，也可以保证猝发读数据中任意位置的可纠数据对SDRAM产生猝发写，同时保证了读数据中的可纠数据与后继的写请求数据对SDRAM产生猝发写。最后，WR-SRC的最后一级寄存器和DC-SRC最后一级寄存器的输出端送入锁存输出寄存器之前的MUX进行选择，并由锁存输出寄存器送至SDRAM的写端口。

参见图3，本发明控制结构所呈现出的时序效果图中辅助以两条移位寄存器链予以说明。该时序图共包括从T0到T14共15个时钟周期，在T0时刻，AHB总线上发出的传输类型为nonseq读，在T1～T7时刻为nonseq写，T8时刻为seq连续第二次写，其后周期则是空闲的idle态。对于T0时刻的nonseq读，控制结构在T1时刻立即发出命令row，表示激活对应的SDRAM行，同时遵守相应的时序延迟，在T4时刻发出对应的SDRAM列命令col，此后，经过SDRAM的CL延迟，SDRAM将猝发放出D1～D4四个连续读数据。在本示例中，D1和D2两个读数据被检测出存在可纠错误，那么立即激活纠错数据移位寄存器链，通过四级寄存器的传递，使得纠错数据从T11时刻到T12时刻连续写回。同时，为了隐藏该写回过程对于AHB的影响，该控制器允许AHB在T7和T8时刻的两个连续写传输得到响应，为了能够将这两次写传输与D1和D2的回写过程紧凑排列，需要启用写请求移位寄存器链，并将该三级寄存器的输出端插入到纠错数据移位寄存器链中第二、三级寄存器之间，这样两条寄存器链并行进行移位，恰好能够保证自T11至T14形成四次连续的写操作，对应于图中发出四次列命令col和四个写数据D1，D2，W1，W2。

本发明已经应用于一款兼容SPARC V8结构处理器的SoC中，该SoC使用了本发明快速响应AHB访问的容错型SDRAM控制方法，不仅能够有效应对单粒子效应对SDRAM造成的软错误，同时将容错过程对于AHB的访问延迟降低至最小限度。该控制结构对接接口均为标准化接口，具有较高的可移植性。该SoC芯片已完成流片，所述电路结构功能正常。

Claims (6)

1.一种快速响应AHB访问的容错型SDRAM控制方法，其特征在于，包括以下步骤：1)当AHB总线发起一次写访问，AHB总线接口负责锁存总线信息并发出锁存后的写数据，记为写数据1，如果当前是全字写操作，则写数据1发往多路复选器MUX1，如果是非全字访问，则送入“读-修改-写”单元RMW；2)多路复选器MUX1单元判断当前是否为全字写，如果是则将写数据1直接送入移位寄存器链，否则将经过RMW处理后的写数据2送入移位寄存器链；3)对于多路复选器MUX1输出的写数据3，一方面送入写请求移位寄存器链WR-SRC的数据部分，同时送入编码器中，采用对应的编码算法生成写数据4校验元，并将写数据4送入写请求移位寄存器链WR-SRC的校验元部分；4)写请求移位寄存器链WR-SRC的数据部分暂存AHB总线的写访问请求，在SDRAM真正完成写入前提前应答AHB总线，通过快速释放AHB总线加快处理器的后继访问。

2.根据权利要求1所述快速响应AHB访问的容错型SDRAM控制方法，其特征在于：写请求移位寄存器链WR-SRC的移位输出端产生写数据5插入到纠错数据移位寄存器链DC-SRC中再共同进入存储接口。

3.根据权利要求2所述快速响应AHB访问的容错型SDRAM控制方法，其特征在于：写访问发出的写数据5与读请求产生的纠错数据2之间通过多路复选器MUX2进行切换，并将选择出的数据送入存储接口进行时序转换。

4.根据权利要求3所述快速响应AHB访问的容错型SDRAM控制方法，其特征在于：存储接口将多路复选器MUX2送入的信息分离成数据内容写数据6和校验元内容校验元1，写数据6送入数据存储器Data SDRAM，校验元1送入校验元存储器ECC SDRAM。

5.根据权利要求4所述快速响应AHB访问的容错型SDRAM控制方法，其特征在于：对AHB总线发起的非全字写访问以及读访问，数据存储器Data SDRAM和校验元存储器ECC SDRAM首先将存储的读数据1和读校验元返回至解码模块，由解码模块对数据的正确性进行判断；对于非全字写访问，解码模块将修正后的读数据3送入RMW，在RMW模块中与写数据2拼接；对于正常的AHB总线读访问，解码模块如果解码正确，则直接将校验后的读数据3返回AHB总线接口，如果解码出现可纠错误，解码模块将修正后的纠错数据1和纠错校验元1分别送入纠错数据移位寄存器链DC-SRC的数据部分和纠错数据移位寄存器链DC-SRC的校验元部分中，将猝发返回需要纠错的数据按序进行缓存。

6.根据权利要求4或5所述快速响应AHB访问的容错型SDRAM控制方法，其特征在于：通过时序控制状态机观察整个控制逻辑接收AHB总线的访问情况以及SDRAM存储器的时序情况，时序控制状态机生成控制信号1、控制信号2以及控制信号3分别作用于AHB总线接口模块、移位寄存器链和存储接口，使它们按照规定的时序进行状态迁移，时序控制状态机生成的使能信号1、使能信号2和使能信号3，则用于控制RMW单元、编码解码模块、数据存储器Data SDRAM以及校验元存储器ECC SDRAM的开关。