CN110249313A - 错误检测码保持模式同步 - Google Patents

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CN110249313A
CN110249313A CN201880009141.6A CN201880009141A CN110249313A CN 110249313 A CN110249313 A CN 110249313A CN 201880009141 A CN201880009141 A CN 201880009141A CN 110249313 A CN110249313 A CN 110249313A
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Abstract

一种存储器系统包含存储器装置、在第一频率下提供第一时钟信号的命令时钟(CK_t时钟)以及在不同于所述第一频率的第二频率下提供第二时钟信号的数据路径时钟(WCK_t时钟)。数据路径电路系统与所述WCK_t时钟同步，且在空闲状态期间提供错误检测码EDC保持模式(140)。EDC保持模式同步逻辑同步与所述CK_t时钟同步的所述EDC保持模式(140)的发射开始。

Description

错误检测码保持模式同步
技术领域
本文中所描述的实施例大体上涉及计算机存储器系统的领域。更具体地说，当前实施例包含用于有效率地提供经同步错误检测码保持模式的一或多个系统、装置和方法。
背景技术
此章节意图向读者介绍可能涉及本发明的各种方面的技术的各种方面，这些方面在下文中有所描述和/或要求。相信此论述有助于向读者提供背景信息以促进对本公开的各个方面的更好理解。因此，应理解，应鉴于此来阅读这些陈述，而不是作为对现有技术的认可。
存储器装置可包含选择性地提供关于错误检测的错误指示的错误校正特征。举例来说，存储器装置可包含一或多个引脚，通过所述引脚输出错误检测码(EDC)，例如错误检测的循环冗余检查(CRC)数据。一般来说，半导体存储器装置包含用于传送输入/输出数据和信号的多个引脚。存储器装置可包含提供EDC的EDC引脚，EDC包含用于检测读取和写入操作中的错误的CRC数据。
存储器装置可在错误检测模式下以后EDC引脚输出读取或写入操作的CRC数据，且可在待用/空闲状态下(例如，在没有发生读取/写入操作时)通过用于输出预设EDC保持模式的数据路径来输出所述CRC数据。因此，此存储器装置包含数据路径电路系统/逻辑，其选择用于在错误检测模式下通过EDC引脚输出读取或写入操作的CRC数据的第一数据路径、以及用于在待用模式下输出预设EDC保持模式的第二数据路径。
根据某些规范(例如，电子装置工程设计联合协会(JEDEC)的规范)，EDC保持模式可与系统时钟(CK)的上升沿同步地开始。但是，数据路径电路系统/逻辑可与单独数据时钟(WCK)同步。系统时钟CK和数据时钟WCK可按不同频率运行(例如，WCK的频率可以是CK的频率的两倍)。不利的是，这些不同频率会导致非同步地提供EDC保持模式。因此，本文中所描述的实施例可针对于上文所阐述的一或多个问题。
附图说明
图1A是说明根据实施例的存储器管理系统的框图；
图1B是说明图1A的存储器管理系统的示范性实施例的框图；
图2是说明根据本公开的实施例的提供EDC数据和EDC保持模式的时序图；
图3是说明根据本公开的实施例的当前技术的非同步EDC保持模式与同步EDC保持模式结果之间的比较的时序图；
图4是说明根据实施例的用于引入EDC保持复位的过程的流程图；
图5是说明根据实施例的用于使用EDC保持复位以提供EDC保持模式的过程的流程图；
图6是说明根据实施例的引入EDC保持复位从而恰当地同步EDC保持模式的时序图；且
图7是说明根据实施例的可实施EDC保持复位的电路系统的框图。
具体实施方式
下文将描述一或多个具体实施例。在努力提供这些实施例的简明描述的过程中，并非实际实施方案的所有特征都在说明书中进行描述。应了解，在任何此类实际实施方案的开发中，如在任何工程或设计项目中，必须制定许多实施方案特定决策以实现开发者的特定目标，例如与系统相关和企业相关约束的一致性，这可能在实施方案之间有所变化。此外，应了解，此开发工作可能是复杂且耗时的，然而对于受益于本公开的所属领域的技术人员来说，这些都是设计、构造和制造中的常规任务。
如在下文详细描述，错误检测码(EDC)保持模式产生电路系统/逻辑可利用EDC保持复位来同步EDC保持模式的提供与命令时钟(CK)的上升沿。如上文提到，相对于提供EDC，EDC保持模式可通过EDC引脚指示错误检测的待用操作。
图1A是说明根据实施例的电子装置10的框图，所述电子装置利用通过(例如，存储器控制器16的)EDC保持模式电路系统/逻辑14协调EDC保持模式同步的存储器管理系统12。如图1A中所展示，处理器18可通过存储器控制器16和总线21与存储器(例如，存储体20A、20B和/或20C)通信。一般来说，处理器18上运行的操作系统(operating system，OS)可在逻辑地址处分配和解除分配存储器。在一些实施例中，处理器18的存储器管理单元(MMU)22可将由OS使用的逻辑地址转译成通常对应于由存储器控制器16理解的存储地址的物理地址。MMU 22可使用一或多个转译后备缓冲器(translation look aside buffer，TLB)或任何其它合适的硬件来执行此转译。在一些其它实施例中，处理器18的OS可将逻辑地址转译成物理地址。存储器控制器16可接收从来自处理器18的物理地址中的一个读取数据或将数据写入到所述物理地址中的一个的指令。
由处理器18请求的相连物理地址可能不直接对应于定位于存储体20A、20B和20C上的相连实际存储地址，所述存储体在图1A中展示为存储体0、存储体1和存储体2。实际上，存储器控制器16可将由处理器18请求的物理地址映射到可大致均匀地跨越所有存储体20A、20B和20C分布的实际存储地址，所述实际存储地址在本文中还被称作“双列直插存储器模块(DIMM)地址”。存储体20A、20B和20C可包含任何合适的存储器装置，例如双数据速率3同步随机存取存储器(double data rate three synchronous dynamic random accessmemory，DDR3SDRAM)、双数据速率4同步随机存取存储器(double data rate foursynchronous dynamic random access memory，DDR4SDRAM)、双数据速率5同步随机存取存储器(double data rate five synchronous dynamic random access memory，DDR5SDRAM)、双数据速率5同步图形随机存取存储器(graphics double data rate fivesynchronous dynamic random access memory，GDDR5SDRAM)、双数据速率5x同步图形随机存取存储器(graphics double data rate five x synchronous dynamic random accessmemory，GDDR5x SDRAM)和/或双数据速率6同步图形随机存取存储器(graphics doubledata rate six synchronous dynamic random access memory，GDDR6SDRAM)。存储器控制器16可通过存储器总线24、26和28与三个存储体20A、20B和20C通信，所述存储器总线可分别互连存储器控制器16与三个存储体20A、20B和20C。在替代性实施例中存储器管理系统12可包含更多或更少存储器总线和存储体20。
存储器(例如，存储体20)可包含错误检测码(EDC)衬垫30A、30B和30C，其中两中类型的数据可被提供给存储器控制器16。具体地说，EDC衬垫30A到30C可在处于错误检测模式下时提供所计算错误校正校验和。另外，当处于待用状态下时，可提供EDC保持模式作为背景模式。如将在下文详细论述，EDC保持模式电路系统/逻辑14可同步EDC保持模式的提供，使得及时提供EDC保持模式。
图1B是说明图1A的存储器管理系统的示范性实施例的框图。存储器管理系统12可包含例如DRAM芯片等半导体存储器装置。存储器管理系统12可进一步包含控制电路系统32，所述控制电路系统可通过外部命令/解决引脚从MMU 22接收存储器控制信号，例如逻辑地址和存储器控制命令。存储器控制命令可包含读取命令、写入命令或无操作命令(NOP)。控制电路系统32可通过外部引脚从MMU 22接收CK。EDC保持模式电路系统32可从控制电路系统32接收控制信号，并可通过外部引脚从MMU 22接收数据(例如，写入)时钟WCK。EDC保持模式电路系统32可通过外部EDC引脚将EDC提供给MMU 22。存储器管理系统12可包含数据输入/输出电路系统31，所述电路系统可通过外部DQ引脚与与MMU 22传达写入或读取数据。数据的写入和读取操作可分别受写入时钟WCK和读取时钟RCK控制。可通过外部RCK引脚从MMU22供应RCK。电路系统31可将写入或读取数据提供给EDC保持模式电路系统14，以使得电路14可产生EDC。
现转而参看通过信号定时的存储器控制的论述，图2是说明根据本公开的实施例的提供EDC数据102和EDC保持模式104的时序图100。因为此时序图100说明电子装置10的初始化，所以在接收到EDC数据102(例如，CRC突发E0到E7)之前，EDC保持模式104可能未定义。但是，通过提供保持模式复位，可恰当地同步正确EDC保持模式，如将在下文更详细地论述。
时钟CK输入106是差分系统时钟输入(例如，CK_c和CK_t)。时钟WCK输入108是第二组差分数据时钟输入(例如，WCK_c和WCK_t)。如所说明，WCK输入108的频率是CK输入106的频率的两倍。命令110可寄存于CK_t的每个上升沿处，而地址112可寄存于CK_t的每个上升沿和CK_c的每个上升沿处。
写入时延(WLmrs)113是用于计算写入命令114的寄存与第一段输入数据的可用性之间的总写入时延(WL)的时钟循环中的延迟。在当前实施例中，WLmrs被设定成五个循环，但可在其它实施例中变化(例如，基于DRAM销售商规范等)。DQ/DBI定时116说明在WLmrs113之后的何时写入数据118。
CRC读出时延120(CRCRL)提供时钟循环中的延迟的指示，以在读取循环冗余检查(CRC)数据之前终止。在所描绘实施例中，CRCRL 120被设定成八个循环，但可在其它实施例中变化(例如，基于DRAM销售商规范等)。如所说明，在CRCRL 120完成之后，在T13处提供EDC数据102。
一旦提供EDC数据102，那么再次提供EDC保持模式104。如时间T15处所说明，EDC保持模式104的恰当开始时间与CK_t的上升沿(例如，上升沿122)同步。可通过运用四个位模式来对模式寄存器进行编程来促进提供EDC保持模式。在CK_t循环期间发射这四个位。可重复EDC保持模式104，使得提供任何CRC数据102前后提供EDC保持模式104，如图2中所说明。
EDC保持模式104由电子装置(例如，图1的电子装置10)的数据路径电路系统/逻辑发射。数据路径电路系统/逻辑可与WCK_t时钟同步。如上文所论述，WCK_t时钟的频率可不同于CK_t时钟的频率。举例来说，WCK_t时钟的频率可以是CK_t时钟的频率的两倍，如图2中所说明。因此，在CK_t时钟的一个循环内，可随WCK_t时钟的两个上升沿和两个下降沿一起发射EDC保持模式104的四个位。
在芯片初始化期间，WCK_t时钟的上升沿开始传递EDC保持模式104。不利的是，在此初始化阶段期间，EDC保持模式可比对应CK_t循环晚一个WCK_t时钟循环开始，同时使EDC保持模式104提供移位两个位，使得非同步地提供EDC保持模式104。图3是说明根据本公开的实施例时序图160，其说明非同步EDC保持模式定时162与由图1的EDC保持模式电路14产生的同步EDC保持模式定时164之间的比较。
因为在CK_t时钟174的一个循环(例如，循环172)内存在WCK_t时钟170的两个上升沿(例如，沿166和沿168)，所以CK_t时钟174的循环内的WCK_t时钟170中的仅一个上升沿与CK_t时钟174的上升沿(例如，沿176)同步。因为在用于输出CRC数据的第一数据路径与用于输出预设EDC保持模式的第二数据路径之间作出选择的数据路径电路系统/逻辑与WCK_t时钟的上升沿同步，所以可能发生失效同步(例如，在不与CK_t时钟174的上升沿同步的时间发射EDC保持模式140)。举例来说，数据路径电路系统/逻辑可触发在不与CK_t时钟174的上升沿同步的WCK_t时钟170上升沿(例如，沿168)处发射EDC保持模式。举例来说，如由非同步EDC保持模式定时162说明，数据路径电路系统/逻辑发射非同步EDC保持模式140'，其中基于WCK_t时钟170的上升沿168而触发对非同步EDC保持模式140'的第一位178的发射。但是，上升沿168不与CK_t时钟174的上升沿同步。替代地，上升沿168与CK_t时钟174的下降沿180同步。因此，EDC保持模式140'的提供并不恰当地与CK_t时钟174的上升沿(例如，沿176)同步。
但是，如将在下文更详细地论述，图1的EDC保持模式电路系统/逻辑14可确保恰当地同步EDC保持模式140与CK_t时钟174的上升沿(例如，沿176)。举例来说，如由同步EDC保持模式定时164说明，基于WCK_t时钟170的上升沿(例如，沿166)而触发同步EDC保持模式140的第一位182的发射。上升沿166与CK_t时钟174的上升沿(例如，沿176)同步，使得同步地发射EDC保持模式140。举例来说，在CK_t时钟174的循环172期间发射EDC保持模式140的完整四个位。
现转而参看用于确保EDC保持模式140的同步的电路系统/逻辑，图4是说明根据实施例的用于引入EDC保持复位的过程200的流程图。EDC保持复位可提供触发在图3的CK_t时钟174的上升沿处提供EDC保持模式140的内容背景。EDC保持模式电路系统/逻辑可持续轮询存储器装置处于初始化循环中的情形(决策框202)。当检测到此情形时，EDC保持模式电路系统/逻辑可引入EDC保持复位信号(框204)。EDC保持模式电路系统/逻辑可与CK_t时钟的上升沿(例如，图3的CK_t时钟174的上升沿176)同步地停止EDC保持复位。
因此，当基于EDC保持复位而触发EDC保持模式140的发射时，可确保同步地提供EDC保持模式140。图5是说明根据实施例的用于基于EDC保持复位而触发EDC保持模式的发射的过程250的流程图。如所说明，EDC保持模式电路系统/逻辑可持续轮询检测到EDC保持模式复位的下降沿的情形(决策框252)。当检测到此情形时，EDC保持模式电路系统/逻辑可发射EDC保持模式140(框254)。因为EDC保持复位的下降沿与CK_t时钟(例如，图3的CK_t时钟174)的上升沿同步，所以EDC保持模式140的发射与CK_t时钟的上升沿同步。
图6是说明根据实施例的引入EDC保持复位302从而恰当地同步EDC保持模式140的时序图300。如上文提到，在电子装置10的初始化期间、在执行存储器命令操作之前，可发生EDC保持模式产生的同步。如所说明，在时间304(例如，在装置初始化期间)，断言EDC保持复位302。可独立于CK_t时钟310的上升沿和/或下降沿而发生EDC保持复位302断言。但是，与CK_t时钟310的上升沿308同步，停止EDC保持复位302(例如，如由下降沿306说明)。当检测到EDC保持复位302的下降沿306时，触发EDC保持模式140的发射，使得同步地发射EDC保持模式140。因为保持模式产生在操作期间继续，所以一旦开始并同步保持模式产生(例如，在初始化期间)，那么保持模式可保持同步，而无需在操作周期期间另外使用EDC保持复位302。
图7是说明根据实施例的可实施EDC保持复位的电路系统350的框图。如所说明，存储器控制器16可包含定时数据触发器352，所述触发器可接收命令数据354(例如，经解码命令信号)且由时钟信号356(例如，图3的CK_t时钟174)启用。举例来说，数据触发器352输入在输入命令是“NOP”时可以是“0”，并且在输入命令是“非NOP”时可以是“1”。
EDC保持模式产生电路系统/逻辑可包含根据第二时钟信号362(例如，图3的WCK_t时钟170)而启用的定时数据触发器360。如上文提到，可基于EDC保持复位302的下降沿/撤销断言而触发EDC保持模式140的发射。因此，在反相(例如，通过反相器364)之后，EDC保持复位302可由定时数据触发器352提供给定时数据触发器360。因此，数据触发器360响应于时钟信号356的上升沿而锁存并输出锁存信号“1”或“0”。因此，当命令数据354指示命令消失时，数据触发器360在时钟信号362的正确沿处释放保持模式。
存储器控制器16可向多路复用器368提供数据选择器信号366，所述多路复用器从EDC保持模式产生电路系统/逻辑358接收EDC保持模式140并从EDC路径电路370接收所计算错误校正校验和数据。数据选择器信号366指示应发射所计算错误校正校验和数据(例如，错误检测模式在作用中)还是EDC保持模式(例如，待用模式在作用中)。因此，当数据选择器信号366指示在作用中的错误检测模式时，将所计算错误校正校验和数据从EDC路径电路370发射到发射电路系统372以进行后续发射。此情形的实例展示于图2中，其中发射EDC数据102(例如，E0到E7)。相反地，当数据选择器信号366指示在作用中的待用模式时，EDC保持模式140由EDC保持模式产生电路系统/逻辑358提供给发射电路系统372以后续发射。此情形的实例展示于图2中，其中在发射EDC数据102(例如，E0到E7)之后发射EDC保持模式140。
虽然当前技术可以易有各种修改以及替代形式，但特定实施例已经在附图中借助于实例展示并已在本文中详细描述。然而，应理解，当前技术的内容并不意图限于所公开的特定形式。相反地，替代地，本发明实施例希望涵盖属于如由所附权利要求书所界定的当前技术的精神和范围内的所有修改、等效物和替代方案。
本文中呈现且要求的技术经参考且应用于具有实践性质的实质对象和具体实例，所述实质对象和具体实例以可论证方式改进本技术领域且因此不是抽象的、无形的或纯理论的。此外，如果本说明书末尾附加的任何权利要求含有表示为“用于[执行][功能]...的装置”或“用于[执行][功能]...的步骤”的一或多个元素，那么希望在35U.S.C.112(f)下解释这些元素。然而，对于含有以任何其它方式指定的元件的任何权利要求项，意图将不会依照35U.S.C.112(f)解译此类元件。

Claims (20)

1.一种存储器系统，其包括：
存储器装置；
命令时钟(CK_t时钟)，其经配置以在第一频率下提供第一时钟信号；
数据路径时钟(WCK_t时钟)，其经配置以在不同于所述第一频率的第二频率下提供第二时钟信号；
数据路径电路系统，其与所述WCK_t时钟同步，其中所述数据路径电路系统经配置以在空闲状态期间提供错误检测码EDC保持模式；以及
EDC保持模式同步逻辑，其经配置以同步与所述CK_t时钟同步的所述EDC保持模式的发射开始。
2.根据权利要求1所述的存储器系统，其中所述EDC保持模式同步逻辑经配置以在所述存储器装置的初始化期间同步所述EDC保持模式的所述发射开始。
3.根据权利要求1所述的存储器系统，其中所述EDC保持模式同步逻辑经配置以通过以下操作来同步所述EDC保持模式的所述发射开始：
解除断言与所述CK_t时钟的上升沿同步的经断言EDC保持复位信号。
4.根据权利要求3所述的存储器系统，其中所述数据路径电路系统经配置以在所述EDC保持复位信号经解除断言时触发所述EDC保持模式的提供。
5.根据权利要求1所述的存储器系统，其包括存储器控制器，所述存储器控制器经配置以通过所述存储器的EDC衬垫选择性地提供：
所计算错误校正校验和数据；或
所述EDC保持模式。
6.根据权利要求1所述的存储器系统，其中所述存储器装置包括双数据速率型5x同步图形随机存取GDRR5X存储器。
7.根据权利要求1所述的存储器系统，其中所述存储器装置包括双数据速率型6同步图形随机存取GDRR6存储器。
8.根据权利要求1所述的存储器系统，其中所述EDC保持模式包括4位的数据。
9.一种集成电路，其包括：
存储器控制器，其经配置以协调存储器装置的数据发射；
错误检测码EDC路径电路，其根据在第一频率下提供第一时钟信号的数据路径时钟(WCK_t时钟)定时，其中所述EDC路径电路经配置以在错误检测模式在作用中时提供错误校正校验和数据；
EDC保持模式产生电路系统，其经配置以在待用模式在作用中时提供EDC保持模式；以及
EDC保持模式同步逻辑，其经配置以同步所述EDC保持模式的发射开始与经配置以在第二频率下提供第二时钟信号的命令时钟(CK_t时钟)。
10.根据权利要求9所述的集成电路，其包括：
多路复用器，其经配置以：
接收来自所述ECD路径电路的所述错误校正校验和数据作为第一输入；
接收来自所述EDC保持模式产生电路系统的所述EDC保持模式作为第二输入；以及
接收来自所述存储器控制器的数据选择器信号，所述数据选择器信号基于所述错误检测模式在作用中还是所述待用模式在作用中；
其中所述多路复用器经配置以基于所述数据选择器信号而选择性地提供所述错误校正校验和数据或所述EDC保持模式。
11.根据权利要求10所述的集成电路，其中所述EDC保持模式同步逻辑包括根据所述CK_t时钟定时的第一数据触发器，所述第一数据触发器经配置以向所述EDC保持模式产生电路系统提供EDC保持复位信号。
12.根据权利要求11所述的集成电路，其中所述EDC保持模式同步逻辑经配置以同步所述EDC保持模式的所述发射开始与所述EDC保持复位信号的下降沿。
13.根据权利要求11所述的集成电路，其中所述EDC保持模式同步逻辑包括根据所述WCK_t时钟定时的第二数据触发器，所述第二数据触发器基于所述EDC保持复位信号的反相而提供所述EDC保持模式。
14.根据权利要求9所述的集成电路，其包括所述存储器装置，其中所述存储器装置包括：双数据速率型3同步随机存取DDR3存储器、双数据速率型4同步随机存取DDR4存储器、双数据速率型5同步随机存取DDR5存储器、双数据速率型5同步图形随机存取GDDR5存储器、双数据速率型5x同步图形随机存取GDDR5x存储器、双数据速率型6同步图形随机存取GDDR6存储器或其任何组合。
15.一种方法，其包括：
检测第一场景，其包括存储器装置的初始化相位、错误校正校验和数据传递突发的短临结束、或两者；
在检测到所述第一场景之后，即：
断言错误检测码EDC保持复位；
与命令时钟(CK_t时钟)的上升沿同步地解除断言所述EDC保持复位，使得当基于所述EDC保持复位的下降沿而触发从根据数据路径时钟(WCK_t)定时的数据路径电路系统发射EDC保持模式时，所述发射与所述CK_t时钟的所述上升沿同步；所述数据路径时钟具有不同于所述CK_t时钟的CK_t频率的WCK_t频率。
16.根据权利要求15所述的方法，其包括：
检测所述EDC保持复位的所述下降沿的发生；
基于所述EDC保持复位的所述下降沿的所述发生而触发所述EDC保持模式的所述发射，使得所述发射与所述CK_t时钟的所述上升沿同步。
17.根据权利要求15所述的方法其中所述存储器装置包括：双数据速率型3同步随机存取DDR3存储器、双数据速率型4同步随机存取DDR4存储器、双数据速率型5同步随机存取DDR5存储器、双数据速率型5同步图形随机存取GDDR5存储器、双数据速率型5x同步图形随机存取GDDR5x存储器、双数据速率型6同步图形随机存取GDDR6存储器或其任何组合。
18.根据权利要求15所述的方法，其中所述存储器装置包括动态随机存取存储器DRAM。
19.根据权利要求15所述的方法，其包括：
通过所述存储器装置的共用EDC衬垫发射所述EDC保持模式和错误校正校验和数据。
20.根据权利要求19所述的方法，其中所述WCK_t频率是所述CK_t频率的两倍。
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