CN1447973A - 高速存储器总线上的同步写数据 - Google Patents

高速存储器总线上的同步写数据 Download PDF

Info

Publication number
CN1447973A
CN1447973A CN01814429A CN01814429A CN1447973A CN 1447973 A CN1447973 A CN 1447973A CN 01814429 A CN01814429 A CN 01814429A CN 01814429 A CN01814429 A CN 01814429A CN 1447973 A CN1447973 A CN 1447973A
Authority
CN
China
Prior art keywords
write
signal
memory device
data
clock
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN01814429A
Other languages
English (en)
Other versions
CN1291416C (zh
Inventor
B·基斯
B·约翰森
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Micron Technology Inc
Original Assignee
Micron Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Micron Technology Inc filed Critical Micron Technology Inc
Publication of CN1447973A publication Critical patent/CN1447973A/zh
Application granted granted Critical
Publication of CN1291416C publication Critical patent/CN1291416C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G11C7/1084—Data input buffers, e.g. comprising level conversion circuits, circuits for adapting load
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4076—Timing circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
    • G11C16/06—Auxiliary circuits, e.g. for writing into memory
    • G11C16/22—Safety or protection circuits preventing unauthorised or accidental access to memory cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1072—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers for memories with random access ports synchronised on clock signal pulse trains, e.g. synchronous memories, self timed memories
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1078—Data input circuits, e.g. write amplifiers, data input buffers, data input registers, data input level conversion circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/24—Memory cell safety or protection circuits, e.g. arrangements for preventing inadvertent reading or writing; Status cells; Test cells
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/20—Address safety or protection circuits, i.e. arrangements for preventing unauthorized or accidental access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4078—Safety or protection circuits, e.g. for preventing inadvertent or unauthorised reading or writing; Status cells; Test cells

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Security & Cryptography (AREA)
  • Computer Hardware Design (AREA)
  • Dram (AREA)
  • Memory System (AREA)

Abstract

接收经缓冲的命令时钟和未经缓冲的写时钟的某些同步半导体存储器件。写命令与命令时钟同步而相关的写数据则与写时钟同步。由于缓冲器的使用，命令和写时钟之间可能存在随机的相移。两个时钟间相移的存在使确定存储器件应该接受与写命令有关的写数据的时间变得困难。按照本发明的同步存储器件用通常是三态的未经缓冲的选通信号作为标志来标记写数据的开始。可以在施加标志信号前在选通信号线上施加报头信号以简化标志检测。

Description

高速存储器总线上的同步写数据
                             发明背景
1.发明领域
本发明一般涉及同步存储器系统，并且尤其涉及在高速存储器总线上同步写数据。
2.相关技术描述
图1说明了示例性计算机系统1。该计算机系统1包含处理器401、存储器系统2和扩充总线控制器402。存储器系统2和扩充总线控制器402通过本地总线400被耦合到处理器401。该扩充总线控制器402也被耦合到一根或多根扩充总线403，它可附加各种外围设备，譬如大量存储器设备、键盘、鼠标、图形适配器和媒体适配器。
存储器系统2包含存储控制器100，它通过存储器总线106连接到许多存储器模块200 300。该存储器总线包含许多信号线101-105，它们分别与数据DATA(在许多线101上)、数据选通STROBE、写时钟WCLK、命令时钟CCLK以及命令和数据CMD/DATA(在许多线105上)进行通信。该存储器模块200 300从存储控制器100接收在信号线104上的命令时钟CCLK的上升沿同步的命令。存储器模块200 300接收写命令后的一段短暂时间后，该存储器模块200 300接收在写时钟WCLK的上升和下降沿上同步的写数据。在接收写命令的同步半导体存储器件之间经过的写时钟周期数以及该同步半导体存储器件开始接收写数据的时间被称为写等待时间。在系统初始化期间，初始化存储控制器和存储模块来用期望的写等待时间操作该存储器系统2。
每个存储器模块200包含寄存器201以及，在所示的例子中，许多同步半导体存储器件202-205。图4说明了同步半导体存储器件202-205之一的写操作的时序图。写时钟WCLK工作在命令时钟CCLK两倍的频率上。两个时钟均被同步，所以写时钟WCLK在命令时钟CCLK的时钟周期N的开始处开始相应的2N时钟周期。在图4中，用一个写等待时间等于1个写时钟周期操作示例性的存储器。因此，当在时钟周期T1在命令总线CMD上声明写命令时，系统等待以满足时钟周期T2上的写等待时间WL的要求，并且开始接收时钟周期T3上的写数据。该同步半导体存储器件工作在通常所说的脉冲串模式中，所以它继续接收下几个时钟周期上的写数据。在说明的例子中，该同步半导体存储器件在4个时钟周期T3-T6上接收长度为8的脉冲。因此，如果命令和写时钟是相位同步的，则该同步半导体存储器件可以数出器件接收写命令(与命令时钟同步)后经过的写时钟的数目以确定接收写数据的时间。
然而，命令和写时钟可能不同步。现在参考图2，示出图1的存储器模块200的更详细的图。该存储器模块200的特性是用于缓冲命令时钟CCLK以及命令和地址CMD/ADDR的寄存器201。经缓冲的命令时钟CCLK以及命令和地址CMD/ADDR接着分别在内部信号线104’和105’上被分配给每个同步半导体存储器件202-205。另一方面，每个同步半导体存储器件202-205具有它们的数据信号线101、选通信号线102和直接连接到存储器总线106的写时钟信号线103。由于当写时钟WCLK直接连接到半导体存储器件202-205时命令时钟CCLK信号通过寄存器201的缓冲而被延迟，所以写时钟和命令时钟之间存在随机的相移。例如，图5A和5B是写时钟写等待时间WL为1的写操作的时序图。在图5A和5B中，写时钟和命令时钟的波形看来相同。然而，在图5A中，相移PS是1.5个写时钟，因此同步半导体存储器件应满足时钟T2上的写等待时间WL的需求并在时钟T3-T6上接收数据，而在图5B中相移是0.5个写时钟，因此同步半导体存储器件应满足时钟T1上的写等待时间WL的需求并在时钟T2-T5上接收数据。由于相移是由同步半导体存储器件外部的设备引起的，所以同步半导体存储器件不可能准确地确定开始接收写数据的适当的写时钟周期WCLK。
于是，使用可能导致相移的独立的命令时钟和写时钟在存储器系统内同步写数据的装置和方法是合乎需求的。
                           发明内容
本发明针对在支持独立写时钟和命令时钟的同步半导体存储器件和系统内同步写数据的一种方法和装置。本发明允许该同步半导体存储器件准确地确定开始接收写数据的写时钟周期，哪怕命令时钟和写时钟之间存在随机相移。本发明利用未经缓冲的数据选通信号，它通常不用在写操作中。本发明的存储控制器在同步半导体存储器件应该开始接收写数据的写时钟周期在数据选通信号线上发送写标志。本发明的同步半导体存储器件检测由存储控制器发送的写标志并且当它检测到该写标志时开始接收写数据。
                         附图简要说明
图1说明带有存储系统的计算机，该存储系统包括存储控制器、许多存储器模块和存储器总线；
图2是图1中存储器模块的更详细的说明，它包括寄存器和许多同步半导体存储器件；
图3是图2存储器模块中的同步半导体存储器件的更详细的说明；
图4是示出同步半导体存储器件当命令和写时钟是相位同步时接收写数据的时间的时序图；
图5A和5B是示出在命令和写时钟间的相移分别为1.5和0.5个写时钟周期时，同步半导体存储器件应该接收写数据的时间的时序图；以及
图6是示出使用标志信号来标记同步半导体存储器件接收写数据的写时钟周期的时序图；以及
图7是根据本发明的存储控制器的框图。
                     示例性实施例的详细描述
现在参考附图，其中相同的参考数字表示相同的元件，图3示出一个如图2的器件202的同步半导体存储器件更详细的图。在示例性的实施例中，该同步半导体存储器件是带有独立的命令和写时钟的双数据速率SDRAM。双数据速率SDRAM是在写时钟的上升沿和下降沿均接收写数据的SDRAM。写时钟周期的每个上升或下降沿被称为一个信号点。该同步半导体存储器件包含许多用来控制、寻址、以及输入/输出数据的电路。例如，该同步半导体存储器件包含控制逻辑601，它接收信号线104上的命令时钟CCLK、信号线103上的写时钟WCLK和许多信号线105上的命令和地址CMD/ADDR。控制逻辑601包含用来对已接收的命令解码的命令解码器602以及用来设置控制某些像写等待时间WL这样的操作参数的寄存器603。写等待时间是在该同步半导体存储器件接收写命令的时间(与命令时钟同步)和开始接收写数据的时间(与写时钟同步)之间经过的写时钟周期数。在系统初始化期间，存储控制器100初始化该同步半导体存储器件以工作在指定的写等待时间WL，该写等待时间WL是通过把适当的控制值写入寄存器603的字段而指定的。同步半导体存储器件一旦被初始化后就开始用指定的写等待时间接收写数据并且存储控制器负责同时把写数据提供给同步半导体存储器件。这些特性的使用是常规的并且为了简洁省略了进一步的描述。
同步半导体存储器件202也包含连接到用于寻址该同步半导体存储器件的存储阵列611的各种常规电路的地址寄存器605。这些电路包含更新计数器607、行地址多路复用器606、存储器控制逻辑608、行地址锁存器和解码器610、列地址锁存器和计数器609和列解码器613。该同步半导体存储器件还包含一个输入和输出通道，它包含I/O选通和屏蔽电路612、输出寄存器618、输出驱动器619、读选通生成器620、接收机614、屏蔽寄存器615、输入寄存器616、写FIFO和驱动器617。读选通生成器620用于在同步半导体存储器件输出读数据时生成数据选通信号STROBE。在常规的同步半导体存储器件内，当器件未在输出读数据时数据选通信号STROBE一般是三态的。这些电路的使用是常规的并且为了简洁省略了它们功能的进一步描述。
如前面图2解释并示出的，当许多同步半导体存储器件202-205被装配包括在缓冲命令时钟CCLK却直接连接写时钟WCLK的寄存器201的存储器模块200上时，即便存储控制器100以同步的形式发送两个时钟，仍然可见每个同步半导体存储器件202-205都在两个时钟间存在随机的相移。因此，同步半导体存储器件202-205不可能准确地确定开始接收写数据的写时钟WCLK周期。
本发明通过未经缓冲的数据选通信号STROBE的新用法来解决该问题。在常规的同步半导体存储器件中，当数据选通信号STROBE输出读数据并且在所有其它情况下处于三态时，它由同步半导体存储器件驱动。如图3所示，本发明把选通检测器电路604增加到同步半导体存储器件202的控制逻辑601中。选通检测器电路604连接到数据选通信号线102。选通检测器电路604在同步半导体存储器件202接收到写命令之后被启用并且在写脉冲完成之后被停用。
如图7所示，本发明的存储控制器100包含写选通生成器700。在写操作期间，存储控制器100通过使用写选通生成器700以特定的方式驱动数据选通信号来标记同步半导体存储器件202应该开始接收写数据的写时钟周期。图6的时序图示出存储控制器100驱动数据选通信号来标记适当的写周期的方法。在示例性的实施例中，存储控制器在写数据开始的时间驱动数据选通信号STROBE为逻辑高并且在写脉冲的剩余时间内驱动数据选通信号STROBE为低。选通检测器电路604检测数据选通信号STROBE的逻辑高并且触发输入写通道(接收机614、屏蔽寄存器615、输入寄存器616、以及写FIFO和驱动器617)以接收写数据。
更准确地说，存储控制器100通过四个独立的状态变化来驱动数据选通信号STROBE。首先，数据选通信号STROBE是三态的。图6中的TS1表示数据选通信号STROBE的该区域。第一个状态变化是从三态的状态到低逻辑级别的报头信号P。当同步半导体存储器件接收写命令时，选通检测器电路604被启用并且选通生成器620被禁用。如果选通检测器电路在选通信号线处于三态时被启用，则该选通检测器电路604可能会错误地检测到数据选通信号STROBE的逻辑高的状态。当选通检测器电路604被启用时，可以通过驱动数据选通信号至逻辑低来防止错误的检测。这通过使用数据选通信号STROBE的报头部分P来完成的，P是一个逻辑低的信号。选通信号为了可靠检测到逻辑高的转变所需的被驱动为低时间量取决于选通检测器604的速度。在示例性的实施例中，该报头部分被保持了1.5个写时钟周期(即3个信号点)。在另一个实施例中，该报头部分被保持了1个写时钟周期(即2个信号点)。在还有一个实施例中该报头部分可以完全省去。
第二个状态变化是从报头信号P到标记写数据开始的标志F。当存储控制器100在写时钟WCLK的一个信号点(即半个周期)驱动数据选通信号STROBE至逻辑高时，标志F被传递到同步半导体存储器件。同步半导体存储器件在接收到该标志信号之后开始接收写数据，该写数据在写FIFO和驱动器电路617内被缓冲。该数据会与来自写脉冲其余部分的数据组合并在写脉冲结束时被写入存储阵列611。
第三个状态是写标志F的去施加。同步半导体存储器件在写脉冲的其余部分(在示例性的实施例中为7个信号点)继续接收写数据。如标志为F’的区域所示，在这段时间内存储控制器100驱动数据选通信号STROBE为低。随着额外的写数据的到来，同步半导体存储器件在写FIFO和驱动器电路617内缓冲数据。
最后的状态变化是返回三态的状态。一旦存储控制器完成了与写脉冲有关的数据传输，同步半导体存储器件应不再接收数据。如图中TS2标记的区域所示，存储控制器通过使数据选通信号STROBE为三态来表示该状态。这导致同步半导体存储器件停止接收写数据。此外，同步半导体存储器件也把在写FIFO和驱动器电路617内被缓冲的数据写入存储阵列611，从而完成写操作。
如前面所讨论的，由于在不存在读数据的输出时数据选通信号STROBE通常是三态的，所以报头P的使用被设计用来防止标志的错误检测。该报头为确保可靠检测标志信号所需保持的时间取决于选通检测器电路604的速度并且影响读命令和写命令间必须经过的最小时间量。
为了提高当写命令跟随读命令时存储器件的速度，不具有报头信号P或使其效应最小是合乎需求的。因此，本发明还包含两个可选择的实施例，它们消除了在跟随在读命令后的写命令上报头P会产生的潜在影响。第一个可选择的实施例利用写和命令时钟之间的相移虽然随机却保持恒定。从而，如果同步半导体存储器件能得知命令和写时钟间的时序关系，则需只在存储系统的初始化期间在数据选通信号线上使用标志信号来同步写数据。例如，该初始化过程可以包括存储控制器100发送报头和标志的虚拟写过程。控制逻辑601被修改以监视对应于开始接收写数据的写时钟的写时钟边沿(相对于接收到WRITE命令的命令时钟的边沿)。在该方法中，存储控制器200在STROBE信号线上使用报头和标志信号来通知控制逻辑601命令和写时钟间的相移差异。该相移差异可表示为在接收到WRITE命令的时间和存储器件开始接收数据的时间之间经过的写时钟周期数，它可被存储在存储器件的寄存器中，譬如存储期间的方式寄存器的一个字段。常规操作中，控制逻辑601可用存储的时序差异来确定同步半导体存储器件202应该接收写数据的时间。这消除了在同步半导体存储器件的常规操作期间在数据选通信号线上发送报头和标志信号的需要，从而改善了存储器件在服务跟随读过程的写过程时的性能。
在第二个可选择的实施例中，标志被发送在每个写处理上的数据选通信号上，但是报头信号被消除。如果在任何在错误检测被写入存储阵列611后被缓冲的数据之前发现错误检测，则可处理需要使用报头信号的错误检测问题。更准确地说，在同步半导体存储器件接收WRITE命令之前，控制逻辑601禁用选通检测器604并把写电路通道(接收机614、屏蔽寄存器615、输入寄存器616、写FIFO和驱动器617)置于复位状态以防止写电路通道接收和缓冲数据。当接收到WRITE命令时，控制逻辑601启用选通检测器604并对复位信号求反，从而允许写电路通道在选通检测器604的控制下接收和缓冲数据，其中复位信号是一个瞬时信号。如果存储控制器不使用报头信号，则选通检测器604可能错误地检测数据选通信号线STROBE的三态状态为逻辑高并且造成写电路通道开始接收和缓冲数据。然而，数据选通信号线STROBE上标志的错误检测之后不会跟着七个连续的逻辑低，因为存储控制器100会在表明WRITE命令的七个信号点内发送正确的标志。因此，如果选通检测器604在数据选通信号线STROBE上检测到一个逻辑高之后未数到七个连续的逻辑低，则可修改它从而把复位信号发送到写电路通道。瞬时复位信号会导致写电路通道放弃任何经缓冲的数据并且在接收到正确的标志后开始数据捕捉，这防止不正确的数据被写入存储阵列611。选通检测器604在数据选通信号线STROBE上检测到七个连续的逻辑低后被禁用，从而防止其错误地把第二个三态状态(即信号状态TS2)检测为一个标志。该第二个可选择的实施例也可以在检测到少于七个连续的逻辑低之后随意地锁定复位特性。防止数据选通检测器604在数据选通信号线STROBE上检测到跟随一个逻辑高的五个或六个连续的逻辑低之后发出复位信号(或者，防止写电路通道响应复位信号)是合乎需求的。这即是防止选通检测器604在错误地把第二个三态状态检测为标志时发出复位信号。
虽然上面描述并说明了本发明的某些实施例，但是本发明并不限于这些特定的实施例，因为可以作出许多相同元件的修改、变化和替代而无需脱离本发明的精神和范围。因此，本发明的范围不能被视作被上面描述并说明的特定结构的特性所限制，而是仅被所附的权利要求所限制。

Claims (83)

1.一种操作存储器件的方法，其特征在于所述方法包括：
接收写时钟信号；
接收写命令；
接收写选通信号，它具有与所述写时钟信号的时钟边沿有关的第一选通部分；以及
在接收到所述写命令后用所述写时钟信号时钟输入写数据并且随着与所述第一选通部分有关的时钟边沿开始。
2.如权利要求1所述的方法，其特征在于，所述写选通信号在所述第一选通部分前具有一个报头。
3.如权利要求1所述的方法，其特征在于，所述写选通信号在所述第一选通部分前没有报头。
4.如权利要求1所述的方法，其特征在于，所述第一选通部分是所述写选通信号的第一预定逻辑级别。
5.如权利要求4所述的方法，其特征在于，所述第一选通部分在所述第一预定逻辑级别保持一段时间，该时间等于所述写时钟信号的一个时钟信号点。
6.如权利要求5所述的方法，其特征在于，所述选通信号包含跟随所述第一选通部分的第二选通部分，该第二选通部分在进入所述存储器件的写数据的同步持续时间内保持在第二预定逻辑级别。
7.如权利要求6所述的方法，其特征在于，所述写选通信号在所述第一选通部分前具有一个报头，所述报头处于第二预定逻辑级别。
8.如权利要求7所述的方法，其特征在于，所述报头持续所述写时钟信号的预定信号点数。
9.如权利要求8所述的方法，其特征在于，所述报头持续所述写时钟信号的两个信号点。
10.如权利要求8所述的方法，其特征在于，所述报头持续所述写时钟信号的三个信号点。
11.如权利要求7所述的方法，其特征在于，所述第一预定逻辑级别是高逻辑级别而所述第二预定逻辑级别是低逻辑级别。
12.如权利要求7所述的方法，其特征在于，所述写选通信号是一个三态信号。
13.如权利要求6所述的方法，其特征在于，所述存储器件在预定比特数的数据脉冲内时钟输入写数据，所述写选通信号的所述第一选通部分与数据脉冲的第一比特的接收重合，所述写选通信号的所述第二选通部分与数据脉冲的其余比特重合。
14.如权利要求1所述的方法，其特征在于，所述写选通信号在所述存储器件的数据选通信号通道上被接收，所述存储器件也使用该通道在存储读操作器件把读选通信号发送到存储控制器。
15.如权利要求1所述的方法，其特征在于，所述写命令和写选通信号从存储控制器被接收。
16.一个存储器件，其特征在于包括：
用来接收写时钟信号的写时钟输入通道；
用来接收写命令的命令信号通道；
用来接收写数据的至少一条数据信号通道；
用来接收包含第一选通部分的写选通信号的数据选通信号通道；以及
逻辑电路，响应所述命令信号通道上的写命令和所述写选通信号的所述第一选通部分用在所述写时钟输入通道上接收到的写时钟信号来时钟输入在所述数据信号通道上接收到的数据。
17.如权利要求16所述的存储器件，其特征在于，所述第一选通部分是所述写选通信号的第一预定逻辑级别。
18.如权利要求17所述的存储器件，其特征在于，所述写选通信号在所述第一选通部分前具有一个报头，所述报头把该数据选通信号通道设置为不同于所述第一预定逻辑级别的第二预定逻辑级别。
19.如权利要求17所述的存储器件，其特征在于，所述第一选通部分在等于所述写时钟信号的一个时钟信号点的一段时间内保持在所述第一预定逻辑级别。
20.如权利要求19所述的存储器件，其特征在于，所述写选通信号包含跟随所述第一选通部分的第二部分，所述第二部分在进入所述存储器件的写数据的时钟输入持续时间内保持在第二预定逻辑级别。
21.如权利要求20所述的存储器件，其特征在于，所述写选通信号在所述第一选通部分前具有一个报头，所述报头处于第二预定逻辑级别。
22.如权利要求21所述的存储器件，其特征在于，所述报头持续所述写时钟信号的预定信号点数。
23.如权利要求22所述的存储器件，其特征在于，所述报头持续所述写时钟信号的两个信号点。
24.如权利要求22所述的存储器件，其特征在于，所述报头持续所述写时钟信号的三个信号点。
25.如权利要求21所述的存储器件，其特征在于，所述第一预定逻辑级别是高逻辑级别而所述第二预定逻辑级别是低逻辑级别。
26.如权利要求21所述的存储器件，其特征在于，所述写选通信号是一个三态信号。
27.如权利要求20所述的存储器件，其特征在于，所述逻辑电路导致所述存储器件在预定比特数的数据脉冲内时钟输入写数据，所述写选通信号的所述第一选通部分与数据脉冲的第一比特的接收重合，所述写选通信号的所述第二选通部分与数据脉冲的其余比特重合。
28.如权利要求16所述的存储器件，其特征在于，所述存储器件也使用所述数据选通信号通道在存储器读操作期间把读选通信号发送到存储控制器。
29.一个存储器模块，其特征在于包括：
至少一个存储器件，所述存储器件包括：
用来接收写时钟信号的写时钟输入通道；
用来接收写命令的命令信号通道；
用来接收写数据的至少一条数据信号通道；
用来接收包含第一选通部分的写选通信号的数据选通信号通道；以及
逻辑电路，响应所述命令信号通道上的写命令和所述写选通信号的所述第一选通部分用在所述写时钟输入通道上接收到的写时钟信号来时钟输入在所述数据信号通道上接收到的数据；以及
用来把所述模块电气上连接到信号总线的连接器。
30.如权利要求29所述的模块，其特征在于，所述第一选通部分是所述写选通信号的第一预定逻辑级别。
31.如权利要求30所述的模块，其特征在于，所述写选通信号在所述第一选通部分前具有一个报头，所述报头把该数据选通信号通道设置为不同于所述第一预定逻辑级别的第二预定逻辑级别。
32.如权利要求30所述的模块，其特征在于，所述第一选通部分在等于所述写时钟信号的一个时钟信号点的一段时间内保持在所述第一预定逻辑级别。
33.如权利要求32所述的模块，其特征在于，所述写选通信号包含跟随所述第一选通部分的第二部分，所述第二部分在进入所述存储器件的写数据的时钟输入持续时间内保持在第二预定逻辑级别。
34.如权利要求33所述的模块，其特征在于，所述写选通信号在所述第一选通部分前具有一个报头，所述报头处于第二预定逻辑级别。
35.如权利要求34所述的模块，其特征在于，所述报头持续所述写时钟信号的预定信号点数。
36.如权利要求35所述的模块，其特征在于，所述报头持续所述写时钟信号的两个信号点。
37.如权利要求35所述的模块，其特征在于，所述报头持续所述写时钟信号的三个信号点。
38.如权利要求34所述的模块，其特征在于，所述第一预定逻辑级别是高逻辑级别而所述第二预定逻辑级别是低逻辑级别。
39.如权利要求34所述的模块，其特征在于，所述写选通信号是一个三态信号。
40.如权利要求33所述的模块，其特征在于，所述逻辑电路导致所述存储器件在预定比特数的数据脉冲内时钟输入写数据，所述写选通信号的所述第一选通部分与数据脉冲的第一比特的接收重合，所述写选通信号的所述第二选通部分与数据脉冲的其余比特重合。
41.如权利要求29所述的模块，其特征在于，所述存储器件也使用所述数据选通信号通道在存储器读操作期间把读选通信号发送到存储控制器。
42.一个处理器系统，其特征在于包括：
处理器；以及
连接到所述处理器的存储器件，所述存储器件包括：
用来接收写时钟信号的写时钟输入通道；
用来接收写命令的命令信号通道；
用来接收写数据的至少一条数据信号通道；
用来接收包含第一选通部分的写选通信号的数据选通信号通道；以及
逻辑电路，响应所述命令信号通道上的写命令和所述写选通信号的所述第一选通部分用在所述写时钟输入通道上接收到的写时钟信号来时钟输入在所述数据信号通道上接收到的数据。
43.如权利要求42所述的处理器系统，其特征在于，所述第一选通部分是所述写选通信号的第一预定逻辑级别。
44.如权利要求43所述的处理器系统，其特征在于，所述写选通信号在所述第一选通部分前具有一个报头，所述报头把该数据选通信号通道设置为不同于所述第一预定逻辑级别的第二预定逻辑级别。
45.如权利要求43所述的处理器系统，其特征在于，所述第一选通部分在等于所述写时钟信号的一个时钟信号点的一段时间内保持在所述第一预定逻辑级别。
46.如权利要求45所述的处理器系统，其特征在于，所述写选通信号包含跟随所述第一选通部分的第二部分，所述第二部分在进入所述存储器件的写数据的时钟输入持续时间内保持在第二预定逻辑级别。
47.如权利要求46所述的处理器系统，其特征在于，所述写选通信号在所述第一选通部分前具有一个报头，所述报头处于第二预定逻辑级别。
48.如权利要求47所述的处理器系统，其特征在于，所述报头持续所述写时钟信号的预定信号点数。
49.如权利要求48所述的处理器系统，其特征在于，所述报头持续所述写时钟信号的两个信号点。
50.如权利要求48所述的处理器系统，其特征在于，所述报头持续所述写时钟信号的三个信号点。
51.如权利要求47所述的处理器系统，其特征在于，所述第一预定逻辑级别是高逻辑级别而所述第二预定逻辑级别是低逻辑级别。
52.如权利要求47所述的处理器系统，其特征在于，所述写选通信号是一个三态信号。
53.如权利要求46所述的处理器系统，其特征在于，所述逻辑电路导致所述存储器件在预定比特数的数据脉冲内时钟输入写数据，所述写选通信号的所述第一选通部分与数据脉冲的第一比特的接收重合，所述写选通信号的所述第二选通部分与数据脉冲的其余比特重合。
54.如权利要求42所述的处理器系统，其特征在于，所述存储器件也使用所述数据选通信号通道在存储器读操作期间把读选通信号发送到存储控制器。
55.一种操作存储器件的方法，其特征在于所述方法包括：
初始化该存储器件，所述初始化过程进一步包括：
    接收命令时钟信号；
    接受与命令时钟信号的时钟边沿同步的第一个写命令；
    接收写时钟信号；
    接收具有与所述写时钟信号的时钟边沿有关的第一选通部分的写选通信号；
    对接收的第一个写命令和写选通信号的第一选通部分之间的写时钟信号数进行计数。
56.如权利要求55所述的方法，其特征在于，所述初始化的步骤还包括：
把该数存储在该存储器件的寄存器内。
57.如权利要求56所述的方法，其特征在于，该寄存器是该存储器件的方式寄存器。
58.如权利要求55所述的方法，其特征在于还进一步包括以下步骤：
操作该存储器件，所述操作进一步包括：
    接受与写时钟信号的时钟边沿同步的第二个写命令；
    在已计数的写时钟信号数经过之后用所述写时钟信号时钟输入写数据。
59.如权利要求56所述的方法，其特征在于还进一步包括以下步骤：
操作该存储器件，所述操作进一步包括：
    接受与写时钟信号的时钟边沿同步的第二个写命令；
    在已计数的写时钟信号数经过之后用所述写时钟信号时钟输入写数据。
60.一种操作存储器件的方法，其特征在于所述方法包括：
接收写时钟信号；
接收写命令并且启用选通检测器，所述选通检测器感知具有第一逻辑状态和第二逻辑状态的写选通信号线，该第一逻辑状态与关于所述写时钟信号的时钟边沿的选通信号的第一部分相对应，该第二逻辑状态与该写选通信号的第二部分相对应；
当选通检测器在第一逻辑状态感知选通信号时，开始用关于所述第一选通部分的时钟边沿上的写时钟信号时钟输入写数据至缓冲器内；
当选通检测器在第二逻辑状态感知选通信号时，继续用所述写时钟时钟输入写数据至缓冲器内并且在第二逻辑状态感知到选通信号时计数写时钟信号的信号点数；以及
当选通检测器在第一逻辑状态感知选通信号时，如果计数少于第一预定数则复位该缓冲器以删除先前时钟输入的数据。
61.如权利要求60所述的方法，其特征在于还包括以下步骤：
当计数达到第二预定数时，阻止缓冲器被复位。
62.如权利要求60所述的方法，其特征在于，所述第一预定数比所述存储器件的写脉冲长度小一个信号点。
63.如权利要求60所述的方法，其特征在于，所述存储器件的写脉冲长度是8个信号点而第一预定数为7个信号点。
63.如权利要求61所述的方法，其特征在于，所述第二预定数比所述存储器件的写脉冲长度小两个信号点。
64.如权利要求61所述的方法，其特征在于，所述第二预定数比所述存储器件的写脉冲长度小三个信号点。
65.如权利要求61所述的方法，其特征在于，所述存储器件的写脉冲长度是8个信号点而第二预定数为6个信号点。
66.如权利要求61所述的方法，其特征在于，所述存储器件的写脉冲长度是8个信号点而第二预定数为5个信号点。
67.一个存储器件，其特征在于包括：
用来接收写时钟信号的写时钟输入通道；
用来接收写命令的命令信号通道；
用来接收写数据的至少一条数据信号通道；
连接到选通检测器的数据选通信号通道，该选通检测器感知数据选通信号通道的逻辑状态，所述数据选通信号通道具有对应第一选通部分的第一逻辑状态和对应第二选通部分的第二逻辑状态；
响应写命令和选通检测器的逻辑电路，该选通检测器检测开始用所述写时钟信号时钟输入写数据至缓冲器内的第一逻辑状态；
其中所述逻辑电路响应该选通检测器，它检测继续时钟输入写数据至缓冲器内的第二逻辑状态，并在选通检测器检测第二逻辑状态时对写时钟的信号点计数；以及
其中所述逻辑电路响应该选通检测器，该选通检测器在第一逻辑状态检测选通信号，如果计数少于第一预定数则复位该缓冲器以删除先前时钟输入的数据。
68.如权利要求67所述的存储器件，其特征在于，所述逻辑电路响应达到第二预定数的计数来防止缓冲器的复位。
69.如权利要求68所述的存储器件，其特征在于，所述第一预定数比所述存储器件的写脉冲长度小一个信号点。
70.如权利要求68所述的存储器件，其特征在于，所述存储器件的写脉冲长度是8个信号点而第一预定数为7个信号点。
71.如权利要求68所述的存储器件，其特征在于，所述第二预定数比所述存储器件的写脉冲长度小两个信号点。
72.如权利要求68所述的存储器件，其特征在于，所述第二预定数比所述存储器件的写脉冲长度小三个信号点。
73.如权利要求68所述的存储器件，其特征在于，所述存储器件的写脉冲长度是8个信号点而第二预定数为6个信号点。
74.如权利要求68所述的存储器件，其特征在于，所述存储器件的写脉冲长度是8个信号点而第二预定数为5个信号点。
75.如权利要求1所述的方法，其特征在于，所述存储器件是同步动态随机存取存储器。
76.如权利要求16所述的存储器件，其特征在于，所述存储器件是同步动态随机存取存储器。
77.如权利要求29所述的存储器模块，其特征在于，所述的至少一个存储器件是同步动态随机存取存储器。
78.如权利要求42所述的处理器系统，其特征在于，所述存储器件是同步动态随机存取存储器。
79.如权利要求55所述的方法，其特征在于，所述存储器件是同步动态随机存取存储器。
80.如权利要求60所述的方法，其特征在于，所述存储器件是同步动态随机存取存储器。
81.如权利要求67所述的方法，其特征在于，所述存储器件是同步动态随机存取存储器。
82.一个存储器模块，其特征在于包括：
用来接收命令的第一命令信号通道；
用来接收命令时钟的第一命令时钟信号通道；
连接到第一命令信号通道和第一命令时钟信号通道的寄存器，其中所述寄存器把在第一命令信号通道上接收到的命令输出到第二命令信号通道并且把在第一命令时钟信号通道上接收到的命令时钟输出到第二命令时钟信号通道；
用来接收写时钟信号的写时钟输入通道；
用来接收写数据的数据信号通道；
用来接收包含第一部分的写选通信号的数据选通信号通道；以及
至少一个存储器件，所述存储器件连接到第二命令信号通道、第二命令时钟信号通道、写时钟输入通道、数据信号通道和数据选通信号通道，
其中每个所述存储器件还包含一个逻辑电路，它响应在所述第二命令信号通道上的写命令和在所述数据选通信号通道上的所述写选通信号的所述第一选通部分，用在所述写时钟输入通道上接收到的写时钟信号时钟输入在所述数据信号通道上收到的数据。
CNB018144292A 2000-08-21 2001-08-21 高速存储器总线上的同步写数据 Expired - Fee Related CN1291416C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US09/641,516 US6807613B1 (en) 2000-08-21 2000-08-21 Synchronized write data on a high speed memory bus
US09/641,516 2000-08-21

Publications (2)

Publication Number Publication Date
CN1447973A true CN1447973A (zh) 2003-10-08
CN1291416C CN1291416C (zh) 2006-12-20

Family

ID=24572710

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB018144292A Expired - Fee Related CN1291416C (zh) 2000-08-21 2001-08-21 高速存储器总线上的同步写数据

Country Status (7)

Country Link
US (1) US6807613B1 (zh)
EP (1) EP1312092A2 (zh)
JP (2) JP5189238B2 (zh)
KR (1) KR100801177B1 (zh)
CN (1) CN1291416C (zh)
AU (1) AU2001286556A1 (zh)
WO (1) WO2002017323A2 (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101197562B (zh) * 2006-12-07 2010-06-09 国际商业机器公司 真/补电路与处理器
CN110249313A (zh) * 2017-05-26 2019-09-17 美光科技公司 错误检测码保持模式同步
CN115617732A (zh) * 2022-11-14 2023-01-17 南京芯驰半导体科技有限公司 Apb总线结构、片上系统、车辆及访问方法
CN116631469A (zh) * 2023-07-19 2023-08-22 长鑫存储技术有限公司 时钟信号生成电路、方法及存储器

Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB2370667B (en) * 2000-09-05 2003-02-12 Samsung Electronics Co Ltd Semiconductor memory device having altered clock frequency for address and/or command signals, and memory module and system having the same
US6675272B2 (en) 2001-04-24 2004-01-06 Rambus Inc. Method and apparatus for coordinating memory operations among diversely-located memory components
JP4159415B2 (ja) 2002-08-23 2008-10-01 エルピーダメモリ株式会社 メモリモジュール及びメモリシステム
KR100626375B1 (ko) 2003-07-21 2006-09-20 삼성전자주식회사 고주파로 동작하는 반도체 메모리 장치 및 모듈
US7178048B2 (en) * 2003-12-23 2007-02-13 Hewlett-Packard Development Company, L.P. System and method for signal synchronization based on plural clock signals
US7336547B2 (en) * 2004-02-27 2008-02-26 Micron Technology, Inc. Memory device having conditioning output data
US7126874B2 (en) * 2004-08-31 2006-10-24 Micron Technology, Inc. Memory system and method for strobing data, command and address signals
US7301831B2 (en) 2004-09-15 2007-11-27 Rambus Inc. Memory systems with variable delays for write data signals
DE102005019041B4 (de) * 2005-04-23 2009-04-16 Qimonda Ag Halbleiterspeicher und Verfahren zur Anpassung der Phasenbeziehung zwischen einem Taktsignal und Strobe-Signal bei der Übernahme von zu übertragenden Schreibdaten
CN100430868C (zh) * 2005-12-26 2008-11-05 威盛电子股份有限公司 数据缓冲系统及数据缓冲装置的读取方法
US7688652B2 (en) * 2007-07-18 2010-03-30 Mosaid Technologies Incorporated Storage of data in memory via packet strobing
JP5106942B2 (ja) * 2007-07-31 2012-12-26 ルネサスエレクトロニクス株式会社 メモリリード制御回路
US8489912B2 (en) 2009-09-09 2013-07-16 Ati Technologies Ulc Command protocol for adjustment of write timing delay
US8270235B2 (en) * 2010-06-04 2012-09-18 Xilinx, Inc. Dynamic detection of a strobe signal within an integrated circuit
CN101923524B (zh) * 2010-08-04 2012-08-22 苏州国芯科技有限公司 一种基于clb总线的存储器接口方法
US8825967B2 (en) 2011-12-08 2014-09-02 Conversant Intellectual Property Management Inc. Independent write and read control in serially-connected devices
KR20180132381A (ko) * 2017-06-02 2018-12-12 에스케이하이닉스 주식회사 반도체 장치 및 그의 동작 방법
EP3931667A4 (en) 2019-02-27 2022-07-13 Rambus Inc. LOW-POWER MEMORY WITH ON-DEMAND BANDWIDTH BOOST
CN111221769B (zh) * 2019-12-28 2023-08-29 江苏科大亨芯半导体技术有限公司 单线读写通讯方法

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH03224197A (ja) 1990-01-30 1991-10-03 Toshiba Corp 多ポートｒａｍ及び情報処理装置
JP2551338B2 (ja) * 1993-07-23 1996-11-06 日本電気株式会社 情報処理装置
US5717954A (en) * 1995-10-13 1998-02-10 Compaq Computer Corporation Locked exchange FIFO
US5748914A (en) * 1995-10-19 1998-05-05 Rambus, Inc. Protocol for communication with dynamic memory
JP3612634B2 (ja) * 1996-07-09 2005-01-19 富士通株式会社 高速クロック信号に対応した入力バッファ回路、集積回路装置、半導体記憶装置、及び集積回路システム
US6115318A (en) * 1996-12-03 2000-09-05 Micron Technology, Inc. Clock vernier adjustment
KR100232896B1 (ko) * 1996-12-31 1999-12-01 김영환 저전력형 반도체 메모리 소자
JP3695902B2 (ja) 1997-06-24 2005-09-14 富士通株式会社 半導体記憶装置
JP3865790B2 (ja) * 1997-06-27 2007-01-10 株式会社ルネサステクノロジ メモリモジュール
JPH1155084A (ja) 1997-07-29 1999-02-26 Matsushita Electric Works Ltd 出力遅延回路
KR100274602B1 (ko) * 1997-11-20 2000-12-15 윤종용 동기형 메모리 장치
JP2959542B2 (ja) * 1997-11-28 1999-10-06 日本電気株式会社 半導体装置
US6003118A (en) * 1997-12-16 1999-12-14 Acer Laboratories Inc. Method and apparatus for synchronizing clock distribution of a data processing system
US6292428B1 (en) * 1998-02-03 2001-09-18 Fujitsu Limited Semiconductor device reconciling different timing signals
JP4075140B2 (ja) * 1998-06-25 2008-04-16 富士通株式会社 電子装置及び半導体記憶装置
JP2000163969A (ja) * 1998-09-16 2000-06-16 Fujitsu Ltd 半導体記憶装置
JP3708729B2 (ja) * 1998-11-18 2005-10-19 富士通株式会社 半導体記憶装置
JP3746161B2 (ja) * 1998-11-19 2006-02-15 富士通株式会社 半導体装置
JP2000163308A (ja) * 1998-11-25 2000-06-16 Melco Inc メモリ装置
KR100311042B1 (ko) * 1999-06-26 2001-11-02 윤종용 기입 주기의 프로그래밍이 가능한 동기식 메모리 장치 및 이를 이용한 데이터 기입 방법
JP4216415B2 (ja) * 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
US7107476B2 (en) * 2001-11-21 2006-09-12 Hynix Semiconductor Inc. Memory system using non-distributed command/address clock signals
JP2003228511A (ja) * 2002-02-04 2003-08-15 Elpida Memory Inc データ書込方法及びメモリシステム
KR100496857B1 (ko) * 2002-05-17 2005-06-22 삼성전자주식회사 외부적으로 데이터 로드 신호를 갖는 반도체 메모리 장치및 이 반도체 메모리 장치의 직렬 데이터의 병렬데이터로의 프리패치 방법

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101197562B (zh) * 2006-12-07 2010-06-09 国际商业机器公司 真/补电路与处理器
CN110249313A (zh) * 2017-05-26 2019-09-17 美光科技公司 错误检测码保持模式同步
CN115617732A (zh) * 2022-11-14 2023-01-17 南京芯驰半导体科技有限公司 Apb总线结构、片上系统、车辆及访问方法
CN116631469A (zh) * 2023-07-19 2023-08-22 长鑫存储技术有限公司 时钟信号生成电路、方法及存储器
CN116631469B (zh) * 2023-07-19 2023-12-01 长鑫存储技术有限公司 时钟信号生成电路、方法及存储器
CN116631469B9 (zh) * 2023-07-19 2024-06-25 长鑫存储技术有限公司 时钟信号生成电路、方法及存储器

Also Published As

Publication number Publication date
WO2002017323A2 (en) 2002-02-28
EP1312092A2 (en) 2003-05-21
US6807613B1 (en) 2004-10-19
JP5364191B2 (ja) 2013-12-11
KR100801177B1 (ko) 2008-02-05
JP2004507032A (ja) 2004-03-04
AU2001286556A1 (en) 2002-03-04
JP5189238B2 (ja) 2013-04-24
WO2002017323A3 (en) 2003-01-30
KR20030028812A (ko) 2003-04-10
CN1291416C (zh) 2006-12-20
JP2013030264A (ja) 2013-02-07

Similar Documents

Publication Publication Date Title
CN1291416C (zh) 高速存储器总线上的同步写数据
US6724666B2 (en) Method of synchronizing read timing in a high speed memory system
US6658523B2 (en) System latency levelization for read data
JP4077874B2 (ja) ダイナミック・ランダム・アクセス・メモリ・システム
US5926838A (en) Interface for high speed memory
US6697926B2 (en) Method and apparatus for determining actual write latency and accurately aligning the start of data capture with the arrival of data at a memory device
US6032274A (en) Method and apparatus for compressed data testing of more than one memory array
US6005823A (en) Memory device with pipelined column address path
EP0375121A2 (en) Method and apparatus for efficient DRAM control
CN101310339A (zh) 具有多个内部数据总线和存储器库交错的存储器装置和方法
CN104282325B (zh) 具有读取定时信息的多数据速率存储器
US6477631B1 (en) Memory device with pipelined address path
US6922770B2 (en) Memory controller providing dynamic arbitration of memory commands
ITMI20010974A1 (it) Dispositivo di memoria a semiconduttore e sistema di memoria per migliorare l'efficienza di bus
EP2223224B1 (en) Scheduling based on turnaround event
JP2002328837A (ja) メモリ・コントローラ
EP1470553A1 (en) Apparatus and method for encoding auto-precharge
EP0382342B1 (en) Computer system DMA transfer
US8806100B1 (en) Synchronizing multiple USB controllers to reduce power
US7178000B1 (en) Trace buffer for DDR memories
JPH05292130A (ja) 通信制御用半導体集積回路
KR20020028413A (ko) 직렬 어드레스 인터페이스 메모리 장치

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20061220

Termination date: 20100821