KR100801177B1 - 고속 메모리 버스 상의 동기 라이트 데이터를 위한 메모리 장치, 메모리모듈, 프로세서 시스템 및 메모리장치를 동작시키는 방법 - Google Patents

고속 메모리 버스 상의 동기 라이트 데이터를 위한 메모리 장치, 메모리모듈, 프로세서 시스템 및 메모리장치를 동작시키는 방법 Download PDF

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Abstract

일부의 동기 반도체 메모리 장치는 버퍼된 커맨드 클럭과 버퍼되지 않은 라이트 클럭을 받아들인다. 라이트 커맨드가 상기 커맨드 클럭에 동기되는 한편 연관된 라이트 데이터가 상기 라이트 클럭에 동기된다. 버퍼의 사용 때문에 임의의 위상 시프트가 상기 커맨드 클럭과 상기 라이트 클럭 사이에 존재할 수 있다. 이들 2개 클럭 사이에서의 위상 시프트의 존재는 메모리 장치가 라이트 커맨드에 연관된 라이트 데이터를 받아들여야만 하는 때를 결정하는 것을 어렵게 한다. 본 발명에 따른 동기 메모리 장치는 라이트 동안에 통상적으로 3 상태가 되는 버퍼되지 않은 스트로브 시그널을 라이트 데이터의 시작을 표시하는 프래그로서 사용한다. 프래그 디텍션을 간단하게 하기 위해 프래그 시그널을 인가하기 전에 프리앰블 시그널이 스트로브 시그널 라인에 인가될 수 있다.
동기, 메모리, 라이트 클럭, 커맨드 클럭, 위상 시프트, 프래그, 프리앰블

Description

고속 메모리 버스 상의 동기 라이트 데이터를 위한 메모리 장치, 메모리모듈, 프로세서 시스템 및 메모리장치를 동작시키는 방법{memory device, memory module, processor system and method of operating a memory device for synchronized write data on a high speed memory bus}
본 발명은 동기 메모리 시스템(synchronous memory system)에 관한 것으로, 더욱 상세하게는 고속 메모리 버스(memory bus) 상에서의 라이트 데이터(write data)를 동기시키는 동기 메모리 시스템에 관한 것이다.
예시적인 컴퓨터 시스템(1)이 도 1에 도시되어 있다. 상기 컴퓨터 시스템(1)은 프로세서(401), 메모리 시스템(2) 및 확장 버스 콘트롤러(expansion bus controller)(402)를 포함한다. 상기 메모리 시스템(2)과 상기 확장 버스 콘트롤러(402)가 로컬 버스(local bus)(400)를 통하여 상기 프로세서(401)에 연결된다. 상기 확장 버스 콘트롤러(402)가 또한 대용량 저장 장치(mass storage device), 키보드(keyboard), 마우스(mouse), 그래픽 어댑터(graphics adapter) 및 멀티미디어 어댑터(multimedia adapter)와 같은 여러 가지 주변 장치가 부착될 수 있는 하나 이상의 확장 버스(403)에 연결된다.
상기 메모리 시스템(2)은 메모리 버스(memory bus)(106)를 통하여 복수개의 메모리 모듈(memory module)(200)에 연결된 메모리 콘트롤러(memory controller)(100)를 포함한다. 상기 메모리 버스는 (복수개의 라인(101) 상의) 데이터(DATA), 데이터 스트로브(STROBE), 라이트 클럭(WCLK), 커맨드 클럭(CCLK) 및 (복수개의 라인(105) 상의) 커맨드/데이터(CMD/DATA)와 각각 통신하는 복수개의 시그널 라인(signal line)(101-105)을 포함한다. 상기 각각의 메모리 모듈(200)은 시그널 라인(104) 상의 커맨드 클럭(CCLK)의 상승 에지에 동기된 메모리 콘트롤러(100)로부터 커맨드(command)를 수락한다. 상기 각각의 메모리 모듈(200)이 라이트 커맨드(write command)를 받은 직후에 상기 메모리 모듈(200)이 라이트 클럭(WCLK)의 상승 및 하강 에지(edge)에 동기된 라이트 데이터를 받아들인다. 상기 동기 반도체 메모리 장치가 라이트 커맨드를 수락하는 시점과 상기 동기 반도체 메모리 장치가 라이트 데이터를 받아들이는 것을 개시하는 시점 사이에서 경과하는 라이트 클럭 사이클 개수가 라이트 레이턴시(write latency)로서 알려져 있다. 시스템 초기화 동안에 상기 메모리 콘트롤러와 상기 메모리 모듈은 상기 메모리 시스템(2)을 원하는 라이트 레이턴시를 가지며 동작하도록 초기화된다.
각 메모리 모듈(200)은 레지스터(201)와, 도시된 예에서 복수개의 동기 반도체 메모리 장치(SDRAM)(202-205)를 포함한다. 상기 동기 반도체 메모리 장치(202-205) 중의 하나에 대한 라이트 동작의 타이밍도가 도 4에 도시되어 있다. 라이트 클럭(WCLK)이 커맨드 클럭(CCLK)의 2배 주파수로 동작한다. 이들 둘의 클럭이 동기되어 상기 커맨드 클럭(CCLK)의 클럭 사이클 N의 초기에 상기 라이트 클럭(WCLK)이 해당 2N 클럭 사이클을 개시한다. 도 4에서는 예시적인 메모리가 1 개의 라이트 클럭 사이클과 동일한 라이트 레이턴시(WL)를 가지며 동작하고 있다. 따라서, 상기 라이트 커맨드가 클럭 사이클(T1)에서 커맨드 버스(CMD)에 인가(assert)될 때, 상기 시스템은 클럭 사이클(T2)에서 라이트 레이턴시(WL) 요구 조건을 만족시키기 위해 대기하고 클럭 사이클(T3)에서 라이트 데이터를 받아들이기 시작한다. 상기 동기 반도체 메모리 장치는 버스트 모드(burst mode)로 알려진 상태에서 동작하여서 다음의 여러개 클럭 사이클에 걸쳐 라이트 데이터를 받아들이기를 계속한다. 도시된 예에서는 동기 반도체 메모리 장치는 4개의 클럭 사이클(T3-T6)에 걸쳐 8개 길이의 버스트를 받아들인다. 따라서, 상기 커맨드 클럭과 라이트 클럭이 위상 동기되었다면, 상기 동기 반도체 메모리는 상기 장치가 라이트 데이터를 받아들여야만 하는 때를 결정하는 (상기 커맨드 클럭에 동기된) 라이트 커맨드를 수락한 후 경과하는 라이트 클럭 사이클의 수를 카운트할 수 있다.
하지만, 상기 커맨드 클럭과 라이트 클럭이 동기되지 않을지도 모른다. 도 2를 참조하면, 도 1의 메모리 모듈(200)의 상세도가 도시되어 있다. 상기 메모리 모듈(200)은 커맨드 클럭(CCLK)과, 커맨드 및 어드레스(CMD/ADDR)를 버퍼하는데 사용되는 레지스터(register)(201)를 특징으로 한다. 상기 버퍼된 커맨드 클럭(CCLK)과, 커맨드 및 어드레스(CMD/ADDR)는 그 다음에 내부 시그널 라인(104'),(105')의 동기 반도체 메모리 장치(SDRAM)(202-205)에 각각 분산된다. 한편, 상기 동기 반도체 메모리 장치(202-205)의 각각은 메모리 버스(106)에 연결된, 데이터 시그널 라인(101), 스트로브 시그널 라인(102) 및 라이트 클럭 시그널 라인(103)을 갖는다. 상기 라이트 클럭(WCLK)이 상기 반도체 메모리 장치(202-205)에 직접 연결되어 있는 한 상기 커맨드 클럭(CCLK) 시그널이 레지스터(201)를 거쳐 버퍼됨으로써 지연되기 때문에 임의의 위상 시프트가 상기 라이트 클럭과 커맨드 사이클 사이에 존재한다. 예를 들면, 도 5a 및 도 5b는 1개의 라이트 클럭 레이턴시(WL)를 가진 라이트 동작에 대한 타이밍도이다. 도 5a 및 도 5b에서는 라이트 클럭과 커맨드 클럭의 파형이 동일한 것으로 보인다. 하지만, 도 5a에서는 위상 시프트(PS)가 1.5 라이트 클럭이므로 상기 동기 반도체 메모리 장치는 클럭(T2)에서 라이트 레이턴시(WL)를 만족하고 클럭(T3-T6)에서 데이터를 받아들여야만 하는 한편, 도 5b에서는 위상 시프트(PS)가 0.5 라이트 클럭이므로 상기 동기 반도체 메모리 장치는 클럭(T1)에서 라이트 레이턴시(WL)를 만족하고 클럭(T2-T5)에서 데이터를 받아들여야만 한다. 상기 위상 시프트는 동기 반도체 메모리 장치에 대한 내부 장치에 의해 유도되기 때문에 상기 동기 반도체 메모리 장치는 라이트 데이터를 받아들이는 것을 시작하는 라이트 클럭(WCLK)의 적절한 사이클을 정확히 결정하기가 불가능하다.
따라서, 위상 시프트를 초래할지도 모르는, 별개의 커맨드 클럭과 라이트 클럭을 적용하는 메모리 시스템에서의 라이트 데이터를 동기시키는 장치 및 방법에 대한 요구가 있다.
본 발명은 동기 반도체 메모리 장치와 별개의 라이트 클럭과 커맨드 클럭을 지지하는 시스템에서의 라이트 데이터를 동기시키기 위한 방법 및 장치를 지향한다. 본 발명은 비록 커맨드 클럭과 라이트 클럭 사이에 임의의 위상 시프트가 있을 지라도 동기 반도체 메모리 장치가 라이트 데이터를 받아들이기 시작하는 라이트 클럭 사이클을 정확히 결정하게 해준다. 본 발명은 라이트 동작 동안에 통상적으로 사용되지 않는 버퍼되지 않은 데이터 스트로브 시그널의 이점을 갖는다. 본 발명의 메모리 콘트롤러는 동기 반도체 메모리 장치가 라이트 데이터를 받아들이는 것을 시작하여야만 하는 라이트 클럭 사이클에서 데이터 스트로브 시그널 라인에 라이트 프래그(write flag)를 전송한다. 본 발명의 동기 반도체 메모리 장치는 상기 메모리 콘트롤러에 의해 전송된 라이트 프래그를 검출하고 상기 라이트 프래그를 검출할 때 라이트 데이터를 받아들이는 것을 시작한다.
도 1은 메모리 콘트롤러, 복수개의 메모리 모듈 및 메모리 버스를 포함하는 메모리 시스템을 가진 컴퓨터를 나타낸다.
도 2는 레지스터와 복수개의 동기 반도체 메모리 장치를 포함하는 도 1의 메모리 모듈의 상세도.
도 3은 도 2의 메모리 모듈의 동기 반도체 메모리 장치의 상세도.
도 4는 커맨드 클럭과 라이트 클럭이 위상 동기될 때 동기 반도체 메모리 장치가 라이트 데이터를 받아들이는 시점을 나타내는 타이밍도.
도 5a 및 도 5b는 커맨드 클럭과 라이트 클럭 사이에 각각 1.5 라이트 클럭 사이클과 0.5 라이트 클럭 사이클 위상 시프트가 있을 때 동기 반도체 메모리 장치가 라이트 데이트를 받아들여야만 하는 시점을 나타낸 타이밍도.
도 6은 동기 반도체 메모리 장치가 라이트 데이터를 받아들이는 라이트 클럭 사이클을 표시하는 프래그 시그널의 사용을 나타낸 타이밍도.
도 7은 본 발명에 따른 메모리 콘트롤러의 블록도.
동일 요소에 동일 부호를 부여한 도면을 참조하면, 도 3에는 한 개의 동기 반도체 메모리 장치, 예를 들면 도 2의 장치(202)의 상세도가 도시되어 있다. 예시적인 실시예에서는 상기 동기 반도체 메모리 장치가 독립적인 커맨드 클럭과 라이트 클럭을 가진 더블 데이터 레이트(double data rate) 동기 디램(SDRAM)이다. 더블 데이터 레이트 SDRAM은 라이트 클럭의 상승 및 하강 천이 모두에서 라이트 데이터를 받아들이는 SDRAM이다. 상기 라이트 클럭 사이클의 상승 또는 하강 천이 각각은 틱(tick)으로 알려져 있다. 상기 동기 반도체 메모리 장치는 데이터를 콘트롤, 어드레스 및 입/출력하는데 사용된 여러 가지의 회로를 포함한다. 예를 들면, 동기 반도체 메모리 장치는 시그널 라인(104)의 커맨드 클럭(CCLK), 시그널 라인(103)의 라이트 클럭(WCLK) 및 복수개 시그널 라인(105)의 커맨드 및 어드레스(CMD/ADDR)를 받아들이는 콘트롤 로직(601)을 포함한다. 상기 콘트롤 로직(601)은 수신된 커맨드를 디코딩하기 위한 커맨드 디코더(602)와, 라이트 레이턴시(WL)와 같은 임의의 동작 변수를 콘트롤하는 것을 설정하기 위한 레지스터(603)를 포함한다. 상기 라이트 레이턴시는 상기 동기 반도체 메모리 장치가 라이트 커맨드를 수락하는 (상기 커맨드 클럭에 동기된) 시점과 상기 동기 반도체 메모리 장치가 라이트 데이터를 받아들이는 것을 시작하는 (상기 라이트 클럭에 동기된) 시점 사이에서 경과한 라이트 클럭 사이클의 개수이다. 시스템 초기화 동안에는 상기 메모리 콘트롤러(100)가 상기 동기 반도체 메모리 장치를 레지스터(603)의 필드에 적절한 콘트롤 값을 라이트시킴으로써 임의의 라이트 레이턴시(WL)로 동작하도록 초기화한다. 일단 초기화되면, 상기 동기 반도체 메모리 장치가 임의의 라이트 레이턴시를 가지며 라이트 데이터를 받아들이기 시작하고 상기 메모리 콘트롤러가 이때 라이트 데이터를 상기 동기 반도체 메모리 장치로 제공하는 것을 책임진다. 이들 특징의 사용은 통상적이고 상세한 설명은 간단함을 위해 생략한다.
상기 동기 반도체 메모리 장치(202)는 또한 상기 동기 반도체 메모리 장치의 메모리 어레이(611)를 어드레스하는데 사용되는 여러 가지 통상적인 회로에 연결된 어드레스 레지스터(605)를 포함한다. 이들 회로는 리프레시 카운터(refresh counter)(607), 로우 어드레스 멀티플렉서(row address multiplexer)(606), 뱅크 콘트롤 로직(bank control logic)(608), 로우 어드레스 래치 및 디코더(row address latch and decoder)(610), 컬럼 어드레스 래치 및 카운터(column address latch and counter)(609), 및 컬러 디코더(column decoder)(613)를 포함한다. 상기 동기 반도체 메모리 장치는 또한 I/O 게이팅 및 마스킹 회로(I/O gating and masking circuit)(612), 출력 레지스터(out register)(618), 출력 드라이버(out driver)(619), 리드 스트로브 제너레이터(read strobe generator)(620), 마스크 레지스터(mask register)(615), 입력 레지스터(input register)(616) 및 라이트 FIFO 및 드라이버(617)를 포함하는 입/출력 경로를 포함한다. 상기 리드 스트로브 제너레이터(620)는 상기 동기 반도체 메모리 장치가 리드 데이터를 출력할 때 데이터 스트로브 시그널(STROBE)을 생성하는데 사용된다. 통상적인 동기 반도체 메모리 장치에서는 상기 장치가 리드 데이터를 출력하지 않을 때 상기 데이터 스트로브 시그널(STROBE)은 일반적으로 3 상태이다(tri-stated). 이들 회로의 사용은 통상적이고 이들 회로의 기능에 대한 상세한 설명은 간단함을 위해 생략한다.
앞서 설명되고 도 2에 도시된 바와 같이, 복수개의 동기 반도체 메모리 장치(202-205)가 커맨드 클럭(CCLK)을 버퍼하나 라이트 클럭(WCLK)을 직접 연결하는 메모리 모듈(200)에 조립될 때, 상기 메모리 콘트롤러(100)가 동기 형태로 상기 두 개의 클럭을 전송할 지라도 상기 동기 반도체 메모리 장치의 각각에 의해 보여지는 바와 같이 이들 2개의 클럭 사이에 임의의 위상 시프트가 존재한다. 그 결과로 상기 동기 반도체 메모리 장치(202-205)는 라이트 데이터를 받아들이는 것을 시작하는 라이트 클럭(WCLK) 사이클을 정확히 결정하기가 불가능하다.
본 발명은 버퍼되지 않은 데이터 스트로브 시그널(STROBE)의 사용을 적용함으로써 상기 문제점을 해결한다. 통상적인 동기 반도체 메모리 장치에서는 상기 장치가 리드 데이터를 출력할 때 상기 데이터 스트로브 시그널(STROBE)이 상기 동기 반도체 메모리 장치에 의해 드라이브되고 모든 여타 환경에서 3 상태가 된다. 도 3에 도시된 바와 같이, 본 발명은 상기 동기 반도체 메모리 장치(202)의 콘트롤 로직(601)에 스트로브 디텍터 회로(604)를 추가한다. 상기 스트로브 디텍터 회로(604)가 상기 데이터 스트로브 시그널 라인(102)에 연결된다. 상기 스트로브 디텍터 회로(604)는 상기 동기 반도체 메모리 장치가 라이트 커맨드를 수신한 후 인에이블(enable)되고 라이트 버스트가 완료된 후 턴오프(turn off)된다.
도 7에 도시된 바와 같이, 본 발명의 메모리 콘트롤러(100)는 라이트 스트로브 제너레이터(700)를 포함한다. 라이트 동작 동안에 상기 메모리 콘트롤러(100)는 상기 동기 반도체 메모리 장치(202)가 라이트 데이터를 받아들이는 것을 시작하여야만 하는 라이트 클럭 사이클을 표시하는 방식으로 상기 라이트 스트로브 제너레이터(700)의 사용을 통하여 상기 데이터 스트로브 시그널을 드라이브한다. 상기 메모리 콘트롤러(100)가 적절한 라이트 사이클을 표시하는 데이터 스트로브 시그널을 드라이브하는 방식이 도 6의 타이밍도에 도시되어 있다. 예시적인 실시예에서는 상기 메모리 콘트롤러가 상기 데이터 스트로브 시그널(STROBE)을 라이트 데이터의 개시와 일치하는 시점에 로직 하이(logic high) 상태로 드라이브하고 상기 라이트 버스트의 나머지 동안에 상기 데이터 스트로브 시그널(STROBE)을 로우(low) 상태로 드라이브한다. 상기 스트로브 디텍터 회로(604)는 데이트 스트로브 시그널(STROBE)의 로직 하이 상태를 검출하고 입력 라이트 경로(리시버(614), 마스크 레지스터(615), 입력 레지스터(616), 라이트 FIFO 및 드라이버(617))를 라이트 데이터를 받아들이도록 트리거(trigger)한다.
더욱 상세하게는, 상기 메모리 콘트롤러(100)가 4개의 개별 상태 변화를 통하여 데이터 스트로브 시그널(STROBE)을 드라이브한다. 초기에는 상기 데이터 스트로브 시그널(STROBE)이 3 상태가 된다. 상기 데이터 스트로브 시그널(STROBE)의 이러한 영역이 도 6에서 TS1으로 표시된다. 제 1 상태 변화는 상기 3 상태의 조건에서부터 로우(low) 레벨 프리앰블 시그널(P)으로의 변화이다. 상기 동기 반도체 메모리 장치가 라이트 커맨드(WRITE)를 수신(receive)할 때 상기 스트로브 디텍터 회로(604)가 인에이블되고 상기 스트로브 제너레이터(620)가 디스에이블된다. 상기 스트로브 디텍터 회로(604)가 상기 스트로브 시그널 라인이 3 상태 조건일 때 인에이블되면, 상기 스트로브 디텍터 회로(604)가 상기 데이트 스트로브 시그널(STROBE)의 로직 하이 상태를 부정확하게 검출할지도 모를 가능성이 있다. 부정확한 디텍션은 상기 스트로브 디텍터 회로(604)가 인에이블될 때 상기 데이트 스트로브 시그널을 로직 로우 상태로 드라이브함으로써 방지될 수 있다. 이는 로직 로우 시그널인, 상기 데이터 스트로브 시그널(STROBE)의 프리앰블 부분(P)의 사용에 의해 달성될 수 있다. 상기 스트로브 시그널이 로직 하이 상태로의 천이를 신뢰할만한 디텍션을 위해 드라이브되어서 로우 상태로 되어야할 필요가 있는 시간의 양은 상기 스트로브 디텍터(604)의 속도에 의존한다. 예시적인 실시예에서는 상기 프리앰블 부분이 상기 라이트 클럭의 1.5 사이클(즉, 3 틱) 동안 유지된다. 다른 실시예에서는 상기 프리앰블 부분이 상기 라이트 클럭의 1 사이클(즉, 2 틱) 동안 유지된다. 또 다른 실시예에서는 상기 프리앰블이 전혀 없이 지낼 수 있다.
제 2 상태 변화는 상기 프리앰블 시그널(P)에서부터 라이트 데이터의 개시점을 나타내는 프래그(F)로의 변화이다. 상기 프래그(F)는 상기 메모리 콘트롤러(100)가 상기 라이트 클럭(WCLK)의 1 틱(즉, 절반 사이클) 동안 상기 데이터 스트로브 시그널(STROBE)을 로직 하이 상태로 드라이브할 때 상기 동기 반도체 메모리 장치에 전달된다. 상기 프래그 시그널을 수신하자마자 상기 동기 반도체 메모리 장치는 라이트 FIFO 및 드라이버 회로(617)에서 버퍼한 라이트 데이터를 받아 들이는 것을 시작한다. 상기 데이터는 상기 라이트 버스트의 나머지로부터의 데이터와 결합되어 상기 라이트 버스트의 끝에서 상기 메모리 어레이(611)로 라이트될 것이다.
제 3 상태 변화는 상기 라이트 프래그(F)의 해지(deassertion)이다. 상기 예시적인 실시예에서 7 틱인 상기 라이트 버스트의 나머지 동안 상기 동기 반도체 메모리 장치는 계속하여 라이트 데이터를 받아들인다. 상기 시간 동안에 상기 메모리 콘트롤러(100)는 F'로 표시된 영역으로 나타낸 바와 같이, 상기 데이터 스트로브 시그널(STROBE)을 드라이브하여 로우 상태로 만든다. 추가적인 라이트 데이터가 도달함에 따라 상기 동기 반도체 메모리 장치가 상기 데이터를 라이트 FIFO 및 드라이버 회로(617)에서 버퍼한다.
마지막 상태 변화는 상기 3 상태 조건으로 되돌아가는 것이다. 일단 상기 메모리 콘트롤러가 상기 라이트 버스트와 연관된 데이터의 전송을 완료하면, 상기 동기 반도체 메모리 장치가 더 이상 데이터를 받아들이지 않아야만 한다. 상기 메모리 콘트롤러가 도면에서 TS2로 표시된 영역으로 나타낸 바와 같이, 상기 데이터 스트로브 시그널(STROBE)을 3 상태로 만듬으로써 상기 조건을 나타낸다. 이는 상기 동기 반도체 메모리 장치가 라이트 데이터를 받아들이는 것을 중지하도록 한다. 덧붙여, 상기 동기 반도체 메모리 장치는 또한 상기 라이트 FIFO 드라이버 회로(617)에서 버퍼된 데이터를 상기 메모리 어레이(611)로 라이트시킴으로써 상기 라이트 동작을 완료한다.
앞서 언급한 바와 같이, 상기 데이터 스트로브 시그널(STROBE)이 일반적으로 리드 데이터의 출력이 없는 3 상태(tri-state)이기 때문에 상기 프리앰블(P)의 사용은 상기 프래그의 부정확한 디텍션을 방지하도록 의도되었다. 상기 프리앰블이 상기 프래그 시그널의 신뢰할만한 디텍션을 보장하도록 연장될 필요가 있는 시간 길이는 상기 스트로브 디텍터 회로(604)의 속도에 의존하고 리드 커맨드와 라이트 커맨드 사이에서 경과하여야만 하는 최소량의 시간에 영향을 준다.
라이트 커맨드가 리드 커맨드를 뒤따를 때 상기 메모리 장치의 속도를 개선하기 위해서는 프리앰블 시그널(P)을 가지지 않거나 그 영향을 최소화시키는 것이 바람직하다. 따라서, 본 발명은 리드 커맨드를 뒤따르는 라이트 커맨드에 대하여 상기 프리앰블(P)이 가질 잠재적인 영향을 제거시키는 두 개의 선택적인 실시예를 더 포함한다. 제 1 선택적인 실시예는 상기 라이트 클럭과 상기 커맨드 클럭 사이의 위상 시프트가 임의적이지만 일정하게 유지하는 사실의 이점을 갖는다. 따라서, 라이트 데이터를 동기시키기 위해 상기 데이터 스트로브 시그널 라인에서의 상기 프래그 시그널 사용은 상기 동기 반도체 메모리 장치가 상기 커맨드 클럭과 상기 라이트 클럭 사이의 타이밍 관계를 알 수 있게 된다면, 상기 메모리 시스템의 초기화 동안에만 진행되어야만할 필요가 있다. 예를 들면, 초기화 공정은 상기 메모리 콘트롤러(100)가 상기 프리앰블과 상기 프래그를 전송하는 동안에 더미 라이트(dummy write)를 포함할 수 있다. 상기 콘트롤 로직(601)은 라이트(WRITE) 커맨드가 수락되는 커맨드 클럭 에지에 관련된 어떠한 라이트 클럭 에지가 라이트 데이터를 받아들이는 것을 시작하는 때의 라이트 클럭 에지에 해당하는 지를 알아내도록 수정되어 있다. 이러한 방식으로, 상기 메모리 콘트롤러(200)는 상기 커맨드 클럭과 라이트 클럭 사이의 위상 시프트를 상기 콘트롤 로직(601)에 알려주기 위해 상기 스트로브 시그널 라인(STROBE)에 프리앰블 시그널과 프래그 시그널을 사용한다. 상기 위상 시프트는 상기 라이트(WRITE) 커맨드가 수락되는 시점과 상기 메모리 장치가 데이터를 받아들이는 것을 시작하는 시점 사이에서 경과하는 라이트 클럭 사이클의 개수로 나타낼 수 있고, 예를 들면 상기 메모리 장치의 모드 레지스터의 필드와 같은 메모리 장치의 레지스터에 저장될 수 있다. 통상적인 동작 동안에 상기 콘트롤 로직(601)은 상기 동기 반도체 메모리 장치(202)가 라이트 데이터를 받아들여야만 할 때를 결정하는데 상기 저장된 타이밍 차이를 사용할 수 있다. 이는 상기 동기 반도체 메모리 장치의 통상적인(normal) 동작 동안에 상기 데이터 스트로브 시그널 라인을 거쳐 상기 프리앰블 시그널과 상기 프래그 시그널을 전송하는 필요성을 제거함으로서 리드를 뒤따르는 라이트를 제공할 때 상기 메모리 장치의 성능을 개선시킨다.
제 2 선택적인 실시예에서는 상기 프래그가 각각의 라이트 교신 때에 상기 데이터 스트로브 시그널에 전송되나, 상기 프리앰블 시그널이 제거된다.
더욱 상세하게는, 상기 동기 반도체 메모리 장치가 상기 라이트(WRITE) 커맨드를 수락하기 전에 상기 콘트롤 로직(601)은 상기 스트로브 디텍터(604)를 디스에이블시켜 라이트 회로 경로(리시버(614), 마스크 레지스터(615), 입력 레지스터(616), 라이트 FIFO 및 드라이버 (617))를 데이터를 받아들여서 버퍼링하는 것을 방지하는 리셋 상태로 만든다. 상기 라이트(WRITE) 커맨드가 수락되면, 상기 콘트롤 로직(601)은 상기 스트로브 디텍터(604)를 인에이블시켜 일시적인 시그널인 리셋 시그널을 취소함으로써 상기 라이트 회로 경로가 상기 스트로브 디텍터(604)의 콘트롤 상태에서 데이터를 받아들여서 버퍼하게 한다. 상기 메모리 콘트롤러가 프리앰블 시그널을 사용하지 않으면, 상기 스트로브 디텍터(604)는 상기 데이터 스트로브 시그널 라인(STROBE)의 3 상태 조건을 부정확하게 검출하여 상기 라이트 회로 경로로 하여금 데이터를 받아들여서 버퍼하는 것을 시작하게 할 수 있다. 하지만, 상기 메모리 콘트롤러(100)가 상기 라이트(WRITE) 커맨드를 인가하는 7 틱 내의 진실한 프래그(true flag)를 전송할 것이기 때문에 상기 데이터 스트로브 시그널 라인(STROBE)에 7개 연속적인 로직 로우 상태가 상기 프래그의 부정확한 디텍션을 뒤따르지 않을 것이다. 그러므로, 상기 스트로브 디텍터(604)는 상기 데이터 스트로브 시그널 라인(STROBE)에서 로직 하이 상태를 검출한 후 7개의 연속적인 로직 로우 상태를 카운트하지 않으면, 상기 라이트 회로 경로에 상기 리셋 시그널을 전송하도록 변경될 수 있다. 상기 일시적인 리셋 시그널은 상기 라이트 회로 경로로 하여금 버퍼된 데이터를 폐기시키게 하여 부정확한 데이터가 상기 메모리 어레이(611)에 라이트되는 것을 방지하는, 정확한 프래그의 수신 때에 데이터 포착을 시작하게 할 것이다. 상기 스트로브 디텍터(604)는 제 2의 3 상태 조건(즉, 시그널 상태 TS2)을 프래그로 부정확하게 검출하는 것을 방지하기 위해 상기 데이터 스트로브 시그널 라인(STROBE)에서 7개의 연속적인 로직 로우 상태를 검출한 후 디스에이블된다. 제 2 선택적인 실시예는 또한 7개보다 적은 연속적인 로직 로우 상태를 검출한 후 리셋 특징(feature)을 선택적으로 로크(lock out)할 수 있다. 상기 데이터 스트로브 디텍터(604)가 로직 하이 상태를 뒤따르는 상기 데이터 스트로브 시그널 라인(STROBE) 상의 예를 들면, 5개 또는 6개의 연속적인 로직 로우 상태를 검출한 후 리셋 시그널을 생성시키는 것을 방지하는 것(또는 선택적으로, 상기 라이트 회로 경로가 리셋 시그널에 응답하는 것을 방지하는 것)이 바람직하다. 이는 상기 스트로브 디텍터 시그널(604)이 제 2의 3 상태 조건(즉, 시그널 상태 TS2)을 프래그로 부정확하게 검출하면 리셋을 생성하는 것을 방지하기 위함이다.
본 발명의 임의의 실시예들이 상기한 바와 같이 설명되고 도시되어 있지만, 본 발명은 이러한 특정 실시예에 제한되지 않고 여러 가지 수정, 변경 및 동등물의 대체가 본 발명의 사상과 범위로부터 벗어남 없이 실시될 수 있다. 따라서, 본 발명의 범위는 설명되고 도시되었던 특정 구조의 유형에 의해 제한되는 것으로 간주되지 아니하고 첨부된 청구범위의 범위에 의해 제한되어야만 한다.

Claims (83)

  1. 메모리 장치를 동작시키는 방법으로서, 상기 방법이
    라이트 클럭 시그널을 수신하는 단계;
    라이트 커맨드를 수신하는 단계;
    상기 라이트 클럭 시그널의 클럭 에지에 연관된 제 1 스트로브 부분을 갖는 라이트 스트로브 시그널을 수신하는 단계; 및
    상기 라이트 커맨드의 수신 후에 상기 라이트 클럭 시그널을 사용하여 라이트 데이터를 수신하고, 상기 수신 동작은 상기 제 1 스트로브 부분에 연관된 클럭 에지로 시작하는 단계를 포함하는 메모리 장치를 동작시키는 방법.
  2. 제 1 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분 이전에 프리앰블을 갖는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  3. 제 1 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분 이전에 프리앰블을 갖지 않는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  4. 제 1 항에 있어서, 상기 제 1 스트로브 부분이 상기 라이트 스트로브 시그널의 제 1 소정의 로직 레벨인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  5. 제 4 항에 있어서, 상기 제 1 스트로브 부분이 상기 라이트 클럭 시그널의 1개의 클럭 틱(tick)에 일치하는 기간 동안 상기 제 1 소정의 로직 레벨로 유지하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  6. 제 5 항에 있어서, 상기 제 1 스트로브 부분이 상기 제 1 스트로브 부분을 뒤따르는 제 2 부분을 포함하며, 상기 제 2 부분이 라이트 데이터를 상기 메모리 장치에 수신하도록 하는 기간 동안에 제 2 소정의 로직 레벨로 있는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  7. 제 6 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분 이전에 프리앰블을 가지며, 상기 프리앰블이 제 2 소정의 로직 레벨로 있는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  8. 제 7 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 소정 개수의 클럭 틱 동안 지속하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  9. 제 8 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 2개의 클럭 틱 동안 지속하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  10. 제 8 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 3개의 클럭 틱 동안 지속하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  11. 제 7 항에 있어서, 상기 제 1 소정의 로직 레벨이 하이 로직 레벨이고 상기 제 2 소정의 로직 레벨이 로우 로직 레벨인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  12. 제 7 항에 있어서, 상기 라이트 스트로브 시그널이 3 상태(tri-state) 시그널인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  13. 제 6 항에 있어서, 상기 메모리 장치가 소정 개수의 비트를 가진 데이터 버스트 내의 라이트 데이터를 수신하고, 상기 라이트 스트로브 시그널의 상기 제 1 스트로브 부분이 상기 데이터 버스트의 제 1 비트의 수신과 일치하며, 상기 라이트 스트로브 시그널의 상기 제 2 부분이 상기 데이터 버스트의 나머지 비트와 일치하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  14. 제 1 항에 있어서, 상기 라이트 스트로브 시그널은, 메모리 리드 동작 동안에 리드 스트로브 시그널을 메모리 콘트롤러에 전송하는데에 상기 메모리 장치에 의해 또한 사용되는 상기 메모리 장치의 데이터 스트로브 시그널 경로에 수신되는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  15. 제 1 항에 있어서, 상기 라이트 커맨드 및 라이트 스트로브 시그널이 메모리 콘트롤러로부터 수신되는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  16. 라이트 클럭 시그널을 수신하는 라이트 클럭 입력 경로;
    라이트 커맨드를 수신하는 커맨드 시그널 경로;
    라이트 데이터를 수신하는 하나 이상의 데이터 시그널 경로;
    제 1 스트로브 부분을 포함하는 라이트 스트로브 시그널을 수신하는 데이터 스트로브 시그널 경로; 및
    상기 커맨드 시그널 경로의 라이트 커맨드와 상기 라이트 스트로브 시그널의 상기 제 1 스트로브 부분에 응답하며, 상기 라이트 클럭 입력 경로에 수신된 라이트 클럭 시그널을 사용하여 상기 데이터 시그널 경로에 수신된 데이터를 수신하는 로직 회로를 포함하는 메모리 장치.
  17. 제 16 항에 있어서, 상기 제 1 스트로브 부분이 상기 라이트 스트로브 시그널의 제 1 소정의 로직 레벨인 것을 특징으로 하는 메모리 장치.
  18. 제 17 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분 이전에 프리앰블을 가지며, 상기 프리앰블이 상기 데이터 스트로브 시그널 경로를 상기 제 1 소정의 로직 레벨과 상이한 제 2 소정의 로직 레벨로 설정하는 것을 특징으로 하는 메모리 장치.
  19. 제 17 항에 있어서, 상기 제 1 스트로브 부분이 상기 라이트 클럭 시그널의 1개 클럭 틱에 일치하는 기간 동안에 상기 제 1 소정의 로직 레벨로 유지하는 것을 특징으로 하는 메모리 장치.
  20. 제 19 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분을 뒤따르는 제 2 부분을 포함하며, 상기 제 2 부분이 라이트 데이터를 상기 메모리 장치로 수신하도록 하는 기간 동안에 제 2 소정의 로직 레벨로 있는 것을 특징으로 하는 메모리 장치.
  21. 제 20 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분 이전에 프리앰블을 가지며, 상기 프리앰블이 제 2 소정의 로직 레벨로 있는 것을 특징으로 하는 메모리 장치.
  22. 제 21 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 소정 개수의 클럭 틱 동안 지속하는 것을 특징으로 하는 메모리 장치.
  23. 제 22 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 2개 클럭 틱 동안 지속하는 것을 특징으로 하는 메모리 장치.
  24. 제 22 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 3개 클럭 틱 동안 지속하는 것을 특징으로 하는 메모리 장치.
  25. 제 21 항에 있어서, 상기 제 1 소정의 로직 레벨이 하이 로직 레벨이고 상기 제 2 소정의 로직 레벨이 로우 로직 레벨인 것을 특징으로 하는 메모리 장치.
  26. 제 21 항에 있어서, 상기 라이트 스트로브 시그널이 3 상태 시그널인 것을 특징으로 하는 메모리 장치.
  27. 제 20 항에 있어서, 상기 로직 회로가 상기 메모리 장치로 하여금 소정 개수의 비트를 가진 데이터 버스트 내의 라이트 데이터를 수신하도록 하고, 상기 라이트 스트로브 시그널의 상기 제 1 스트로브 부분이 상기 데이터 버스트의 제 1 비트의 수신과 일치하며, 상기 라이트 스트로브 시그널의 상기 제 2 부분이 상기 데이터 버스트의 나머지 비트와 일치하는 것을 특징으로 하는 메모리 장치.
  28. 제 16 항에 있어서, 상기 데이터 스트로브 시그널 경로는, 메모리 리드 동작 동안에 리드 스트로브 시그널을 메모리 콘트롤러에 전송하는데에 상기 메모리 장치에 의해 또한 사용되는 것을 특징으로 하는 메모리 장치.
  29. 메모리 모듈로서,
    하나 이상의 메모리 장치를 포함하며, 상기 메모리 장치가
    라이트 클럭 시그널을 수신하는 라이트 클럭 입력 경로;
    라이트 커맨드를 수신하는 커맨드 시그널 경로;
    라이트 데이터를 수신하는 하나 이상의 데이터 시그널 경로;
    제 1 스트로브 부분을 포함하는 라이트 스트로브 시그널을 수신하는 데이터 스트로브 시그널 경로;
    상기 커맨드 시그널 경로의 라이트 커맨드와 상기 라이트 스트로브 시그널의 상기 제 1 스트로브 부분에 응답하며, 상기 라이트 클럭 입력 경로에 수신된 라이트 클럭 시그널을 사용하여 상기 데이터 시그널 경로에 수신된 데이터를 수신하는 로직 회로; 및
    상기 메모리 모듈을 시그널 버스에 전기적으로 연결하는 커넥터를 포함하는 메모리 모듈.
  30. 제 29 항에 있어서, 상기 제 1 스트로브 부분이 상기 라이트 스트로브 시그널의 제 1 소정의 로직 레벨인 것을 특징으로 하는 메모리 모듈.
  31. 제 30 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분 이전에 프리앰블을 가지며, 상기 프리앰블이 상기 데이터 스트로브 시그널 경로를 상기 제 1 소정의 로직 레벨과 상이한 제 2 소정의 로직 레벨로 설정하는 것을 특징으로 하는 메모리 모듈.
  32. 제 30 항에 있어서, 상기 제 1 스트로브 부분이 상기 라이트 클럭 시그널의 1개 클럭 틱에 일치하는 기간 동안에 상기 제 1 소정의 로직 레벨로 유지하는 것을 특징으로 하는 메모리 모듈.
  33. 제 32 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분을 뒤따르는 제 2 부분을 포함하며, 상기 제 2 부분이 상기 메모리 장치로 라이트 데이터를 수신하도록 하는 기간 동안에 제 2 소정의 로직 레벨로 있는 것을 특징으로 하는 메모리 모듈.
  34. 제 33 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분 이전에 프리앰블을 가지며, 상기 프리앰블이 제 2 소정의 로직 레벨로 있는 것을 특징으로 하는 메모리 모듈.
  35. 제 34 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 소정 개수의 클럭 틱 동안 지속하는 것을 특징으로 하는 메모리 모듈.
  36. 제 35 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 2개 클럭 틱 동안 지속하는 것을 특징으로 하는 메모리 모듈.
  37. 제 35 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 3개 클럭 틱 동안 지속하는 것을 특징으로 하는 메모리 모듈.
  38. 제 34 항에 있어서, 상기 제 1 소정의 로직 레벨이 하이 로직 레벨이고 상기 제 2 소정의 로직 레벨이 로우 로직 레벨인 것을 특징으로 하는 메모리 모듈.
  39. 제 34 항에 있어서, 상기 라이트 스트로브 시그널이 3 상태 시그널인 것을 특징으로 하는 메모리 모듈.
  40. 제 33 항에 있어서, 상기 로직 회로가 상기 메모리 장치로 하여금 소정 개수의 비트를 가진 데이터 버스트 내의 라이트 데이터를 수신하도록 하고, 상기 라이트 스트로브 시그널의 상기 제 1 스트로브 부분이 상기 데이터 버스트의 제 1 비트의 수신과 일치하며, 상기 라이트 스트로브 시그널의 상기 제 2 부분이 상기 데이터 버스트의 나머지 비트와 일치하는 것을 특징으로 하는 메모리 모듈.
  41. 제 29 항에 있어서, 상기 데이터 스트로브 시그널 경로는, 메모리 리드 동작 동안에 리드 스트로브 시그널을 메모리 콘트롤러에 전송하는데에 상기 메모리 장치에 의해 또한 사용되는 것을 특징으로 하는 메모리 모듈.
  42. 프로세서 시스템으로서,
    프로세서; 및
    상기 프로세서에 연결된 메모리 장치를 포함하며, 상기 메모리 장치는,
    라이트 클럭 시그널을 수신하는 라이트 클럭 입력 경로;
    라이트 커맨드를 수신하는 커맨드 시그널 경로;
    라이트 데이터를 수신하는 하나 이상의 데이터 시그널 경로;
    제 1 스트로브 부분을 포함하는 라이트 스트로브 시그널을 수신하는 데이터 스트로브 시그널 경로; 및
    상기 커맨드 시그널 경로의 라이트 커맨드와 상기 라이트 스트로브 시그널의 상기 제 1 스트로브 부분에 응답하며, 상기 라이트 클럭 입력 경로에 수신된 라이트 클럭 시그널을 사용하여 상기 데이터 시그널 경로에 수신된 데이터를 수신하는 로직 회로를 포함하는 프로세서 시스템.
  43. 제 42 항에 있어서, 상기 제 1 스트로브 부분이 상기 라이트 스트로브 시그널의 제 1 소정의 로직 레벨인 것을 특징으로 하는 프로세서 시스템.
  44. 제 43 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분 이전에 프리앰블을 가지며, 상기 프리앰블이 상기 데이터 스트로브 시그널 경로를 상기 제 1 소정의 로직 레벨과 상이한 제 2 소정의 로직 레벨로 설정하는 것을 특징으로 하는 프로세서 시스템.
  45. 제 43 항에 있어서, 상기 제 1 스트로브 부분이 상기 라이트 클럭 시그널의 1개 클럭 틱에 일치하는 기간 동안에 상기 제 1 소정의 로직 레벨로 유지하는 것을 특징으로 하는 프로세서 시스템.
  46. 제 45 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분을 뒤따르는 제 2 부분을 포함하며, 상기 제 2 부분은 상기 메모리 장치로 라이트 데이터를 수신하도록 하는 기간 동안에 제 2 소정의 로직 레벨로 있는 것을 특징으로 하는 프로세서 시스템.
  47. 제 46 항에 있어서, 상기 라이트 스트로브 시그널이 상기 제 1 스트로브 부분 이전에 프리앰블을 가지며, 상기 프리앰블이 제 2 소정의 로직 레벨로 있는 것을 특징으로 하는 프로세서 시스템.
  48. 제 47 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 소정 개수의 클럭 틱 동안 지속하는 것을 특징으로 하는 프로세서 시스템.
  49. 제 48 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 2개 클럭 틱 동안 지속하는 것을 특징으로 하는 프로세서 시스템.
  50. 제 48 항에 있어서, 상기 프리앰블이 상기 라이트 클럭 시그널의 3개 클럭 틱 동안 지속하는 것을 특징으로 하는 프로세서 시스템.
  51. 제 47 항에 있어서, 상기 제 1 소정의 로직 레벨이 하이 로직 레벨이고 상기 제 2 소정의 로직 레벨이 로우 로직 레벨인 것을 특징으로 하는 프로세서 시스템.
  52. 제 47 항에 있어서, 상기 라이트 스트로브 시그널이 3 상태 시그널인 것을 특징으로 하는 프로세서 시스템.
  53. 제 46 항에 있어서, 상기 로직 회로가 상기 메모리 장치로 하여금 소정 개수의 비트를 가진 데이터 버스트 내의 라이트 데이터를 동기화하여 수신하도록 하고, 상기 라이트 스트로브 시그널의 상기 제 1 스트로브 부분이 상기 데이터 버스트의 제 1 비트의 수신과 일치하며, 상기 라이트 스트로브 시그널의 상기 제 2 부분이 상기 데이터 버스트의 나머지 비트와 일치하는 것을 특징으로 하는 프로세서 시스템.
  54. 제 42 항에 있어서, 상기 데이터 스트로브 시그널 경로는, 메모리 리드 동작 동안에 리드 스트로브 시그널을 메모리 콘트롤러에 전송하는데에 상기 메모리 장치에 의해 또한 사용되는 것을 특징으로 하는 프로세서 시스템.
  55. 메모리 장치를 동작시키는 방법으로서, 상기 방법이
    상기 메모리 장치를 초기화하는 초기화 단계를 포함하며, 상기 초기화 단계는,
    커맨드 클럭 시그널을 수신하는 단계;
    상기 커맨드 클럭 시그널의 클럭 에지에 동기하여 제 1 라이트 커맨드를 수락하는 단계;
    라이트 클럭 시그널을 수신하는 단계;
    상기 라이트 클럭 시그널의 클럭 에지에 연관된 제 1 스트로브 부분을 갖는 라이트 스트로브 시그널을 수신하는 단계; 및
    상기 제 1 라이트 커맨드의 수락과 상기 라이트 스트로브 시그널의 제 1 스트로브 부분 사이의 라이트 클럭 시그널의 개수를 카운팅하는 단계를 더 포함하는 메모리 장치를 동작시키는 방법.
  56. 제 55 항에 있어서, 상기 초기화 단계가 상기 메모리 장치의 레지스터에 상기 개수를 저장시키는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  57. 제 56 항에 있어서, 상기 레지스터가 상기 메모리 장치의 모드 레지스터인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  58. 제 55 항에 있어서,
    상기 메모리 장치를 동작시키는 동작 단계를 더 포함하며, 상기 동작 단계는,
    상기 라이트 클럭 시그널의 클럭 에지와 동기하여 제 2 라이트 커맨드를 수락하는 단계; 및
    상기 카운트된 개수의 라이트 클럭 시그널이 경과한 후 상기 라이트 클럭 시그널을 사용하여 라이트 데이터를 수신하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  59. 제 56 항에 있어서,
    상기 메모리 장치를 동작시키는 동작 단계를 더 포함하며, 상기 동작 단계는,
    상기 라이트 클럭 시그널의 클럭 에지와 동기하여 제 2 라이트 커맨드를 수락하는 단계; 및
    상기 카운트된 개수의 라이트 클럭 시그널이 경과한 후 상기 라이트 클럭 시그널을 사용하여 라이트 데이터를 수신하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  60. 메모리 장치를 동작시키는 방법으로서, 상기 방법이
    라이트 클럭 시그널을 수신하는 단계;
    라이트 커맨드를 수신하고 스트로브 디텍터를 인에이블시키는 단계로서, 상기 스트로브 디텍터가, 상기 라이트 클럭 시그널의 클럭 에지에 연관된 라이트 스트로브 시그널의 제 1 부분에 해당하는 제 1 로직 상태 및 상기 라이트 스트로브 시그널의 제 2 부분에 해당하는 제 2 로직 상태를 갖는 라이트 스트로브 시그널 라인을 센싱하는 단계;
    상기 스트로브 디텍터가 상기 제 1 로직 상태의 상기 라이트 스트로브 시그널을 센싱할 때, 상기 제 1 부분에 연관된 클럭 에지에서 상기 라이트 클럭 시그널을 사용하여 버퍼로 라이트 데이터를 수신하기 시작하는 단계;
    상기 스트로브 디텍터가 상기 제 2 로직 상태의 상기 라이트 스트로브 시그널을 센싱할 때, 상기 라이트 스트로브 시그널이 상기 제 2 로직 상태로 센싱되는 한 상기 라이트 클럭 시그널을 사용하여 라이트 데이터를 계속하여 수신하고 상기 라이트 클럭 시그널의 틱을 카운트하는 단계; 및
    상기 스트로브 디텍터가 상기 제 1 로직 상태의 상기 라이트 스트로브 시그널을 센싱할 때, 상기 카운트 값이 제 1 소정의 개수보다 적으면 앞서 수신된 데이터를 폐기하도록 상기 버퍼를 리셋시키는 단계를 포함하는 메모리 장치를 동작시키는 방법.
  61. 제 60 항에 있어서,
    상기 카운트 값이 제 2 소정의 개수에 도달하였을 때, 상기 버퍼가 리셋되는 것을 방지하는 단계를 더 포함하는 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  62. 제 60 항에 있어서, 상기 제 1 소정의 개수가 상기 메모리 장치의 라이트 버스트 길이보다 1개 클럭 틱 적은 값과 동일한 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  63. 제 60 항에 있어서, 상기 메모리 장치의 라이트 버스트 길이가 8개 클럭 틱이고 상기 제 1 소정의 개수가 7개 클럭 틱인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  64. 제 61 항에 있어서, 상기 제 2 소정의 개수가 상기 메모리 장치의 라이트 버스트 길이보다 2개 클럭 틱 적은 값과 동일한 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  65. 제 61 항에 있어서, 상기 제 2 소정의 개수가 상기 메모리 장치의 라이트 버스트 길이보다 3개 클럭 틱 적은 값과 동일한 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  66. 제 61 항에 있어서, 상기 메모리 장치의 라이트 버스트 길이가 8개 클럭 틱이고 상기 제 2 소정의 개수가 6개 클럭 틱인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  67. 제 61 항에 있어서, 상기 메모리 장치의 라이트 버스트 길이가 8개 클럭 틱이고 상기 제 2 소정의 개수가 5개 클럭 틱인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  68. 라이트 클럭 시그널을 수신하는 라이트 클럭 입력 경로;
    라이트 커맨드를 수신하는 커맨드 시그널 경로;
    라이트 데이터를 수신하는 하나 이상의 데이터 스트로브 시그널 경로;
    상기 데이터 스트로브 시그널 경로의 로직 상태를 센싱하는 스트로브 디텍터에 연결된 데이터 스트로브 시그널 경로로서, 상기 데이터 스트로브 시그널 경로가 제 1 스트로브 부분에 해당하는 제 1 로직 상태 및 제 2 스트로브 부분에 해당하는 제 2 로직 상태를 갖는 데이터 스트로브 시그널 경로;
    상기 라이트 커맨드 및 상기 제 1 로직 상태를 검출하는 상기 스트로브 디텍터에 응답하여, 상기 라이트 클럭 시그널을 사용하여 버퍼로 라이트 데이터를 수신하기 시작하는 로직 회로를 포함하는 메모리 장치로서,
    상기 로직 회로가 상기 제 2 로직 상태를 검출하는 상기 스트로브 디텍터에 응답하여 상기 스트로브 디텍터가 상기 제 2 로직 상태를 검출하는 동안 상기 버퍼로 라이트 데이터를 계속하여 수신하고, 상기 라이트 클럭 시그널의 클럭 틱을 카운트하고;
    상기 로직 회로가 상기 제 1 로직 상태의 라이트 스트로브 시그널을 검출하는 상기 스트로브 디텍터에 응답하여 상기 카운트 값이 제 1 소정의 개수보다 적으면 앞서 클럭된 데이터를 폐기하도록 상기 버퍼를 리셋시키는 것을 특징으로 하는 메모리 장치.
  69. 제 68 항에 있어서, 상기 로직 회로가 제 2 소정의 개수에 도달하는 카운트 값에 응답하여 상기 버퍼의 리셋을 방지하는 것을 특징으로 하는 메모리 장치.
  70. 제 69 항에 있어서, 상기 제 1 소정의 개수가 상기 메모리 장치의 라이트 버스트 길이보다 1개 클럭 틱 적은 값과 동일한 것을 특징으로 하는 메모리 장치.
  71. 제 69 항에 있어서, 상기 메모리 장치의 라이트 버스트 길이가 8개 클럭 틱이고 상기 제 1 소정의 개수가 7개 클럭 틱인 것을 특징으로 하는 메모리 장치.
  72. 제 69 항에 있어서, 상기 제 2 소정의 개수가 상기 메모리 장치의 라이트 버스트 길이보다 2개 클럭 틱 적은 값과 동일한 것을 특징으로 하는 메모리 장치.
  73. 제 69 항에 있어서, 상기 제 2 소정의 개수가 상기 메모리 장치의 라이트 버스트 길이보다 3개 클럭 틱 적은 값과 동일한 것을 특징으로 하는 메모리 장치.
  74. 제 69 항에 있어서, 상기 메모리 장치의 라이트 버스트 길이가 8개 클럭 틱이고 상기 제 2 소정의 개수가 6개 클럭 틱인 것을 특징으로 하는 메모리 장치.
  75. 제 69 항에 있어서, 상기 메모리 장치의 라이트 버스트 길이가 8개 클럭 틱이고 상기 제 2 소정의 개수가 5개 클럭 틱인 것을 특징으로 하는 메모리 장치.
  76. 제 1 항에 있어서, 상기 메모리 장치가 동기 디램(SDRAM)인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  77. 제 16 항에 있어서, 상기 메모리 장치가 동기 디램(SDRAM)인 것을 특징으로 하는 메모리 장치.
  78. 제 29 항에 있어서, 상기 하나 이상의 메모리 장치가 동기 디램(SDRAM)인 것을 특징으로 하는 메모리 모듈.
  79. 제 42 항에 있어서, 상기 메모리 장치가 동기 디램(SDRAM)인 것을 특징으로 하는 프로세서 시스템.
  80. 제 55 항에 있어서, 상기 메모리 장치가 동기 디램(SDRAM)인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  81. 제 60 항에 있어서, 상기 메모리 장치가 동기 디램(SDRAM)인 것을 특징으로 하는 메모리 장치를 동작시키는 방법.
  82. 제 68 항에 있어서, 상기 메모리 장치가 동기 디램(SDRAM)인 것을 특징으로 하는 메모리 장치.
  83. 커맨드를 수신하는 제 1 커맨드 시그널 경로;
    커맨드 클럭을 수신하는 제 1 커맨드 클럭 시그널 경로;
    상기 제 1 커맨드 시그널 경로 및 상기 제 1 커맨드 클럭 시그널 경로에 연결되는 레지스터로서, 상기 레지스터가 상기 제 1 커맨드 시그널 경로에 수신된 상기 커맨드를 제 2 커맨드 시그널 경로에 출력하고 상기 제 1 커맨드 클럭 시그널 경로에 수신된 상기 커맨드 클럭을 제 2 커맨드 클럭 시그널 경로에 출력하는 레지스터;
    라이트 클럭 시그널을 수신하는 라이트 클럭 입력 경로;
    라이트 데이터를 수신하는 데이터 시그널 경로;
    제 1 부분을 포함하는 라이트 스트로브 시그널을 수신하는 데이터 스트로브 시그널 경로; 및
    하나 이상의 메모리 장치로서, 상기 메모리 장치가 상기 제 2 커맨드 시그널 경로, 상기 제 2 커맨드 클럭 시그널 경로, 상기 라이트 클럭 입력 경로, 상기 데이터 시그널 경로, 및 상기 데이터 스트로브 시그널 경로에 연결되는 메모리 장치를 포함하는 메모리 모듈에 있어서,
    상기 메모리 장치의 각각이 상기 제 2 커맨드 시그널 경로의 라이트 커맨드 및 상기 데이터 스트로브 시그널 경로의 상기 라이트 스트로브 시그널의 상기 제 1 부분에 응답하여 상기 데이터 시그널 경로에 수신된 데이터를 상기 라이트 클럭 입력 경로에 수신된 라이트 클럭 시그널을 사용하여 수신하는 것을 특징으로 하는 메모리 모듈.
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