CN111221769B - 单线读写通讯方法 - Google Patents

Abstract

本发明公开了一种单线读写通讯方法。本发明是一种单线读写通讯方法，包括：主设备有“读从设备”、“写从设备”两种功能；读写命令包括格式如下，“读数据”这个栏位的方向是“从设备”到“主设备”，其余栏位是从“主设备”到“从设备”。本发明的有益效果：只利用一根信号线，完成主从设备之间的读写通信，并且可以由主设备为从设备提供通讯过程需要的时钟信号，降低从设备的设计复杂度和系统成本。

Description

单线读写通讯方法

技术领域

本发明涉及通信领域，具体涉及一种单线读写通讯方法。

背景技术

在包含主从结构的系统中，通常需要有一种通讯接口连接主设备和一个或 多个从设备，主设备利用这个接口来读写从设备的寄存器，实现配置从设备、 读取从设备状态等目的。在现有的通讯接口中，常见的有I2C协议、SPI协议、 I2S协议、SMI协议等。

传统技术存在以下技术问题：

在现有的通讯接口中，大部分需要2根或以上的信号线，以I2C接口协议 为例，主从设备之间的连接如图1所示。

其中SDA和SCL在数据传输过程中分别传递data和clock，波形如图2所 示。

发明内容

本发明要解决的技术问题是提供一种单线读写通讯方法，该发明主从设备 间只要一根连接线，从设备可以不需要自己的时钟产生电路，从设备数字电路 需要的时钟可以这个单连接线中获取。

为了解决上述技术问题，本发明提供了一种单线读写通讯方法，包括：主 设备有“读从设备”、“写从设备”两种功能；读写命令包括格式如下，“读数据” 这个栏位的方向是“从设备”到“主设备”，其余栏位是从“主设备”到“从设 备”；

在其中一个实施例中，slave从单线上得到master 1 bit数据的过程具体 如下：从设备从线上的信号变化，得到slave数字电路需要的时钟(clock)， 并作D1时间段的延迟，再用该时钟上升沿来采样线上的数据，slave可以得到 (1或者0)并写入寄存器中。

在其中一个实施例中，主设备和从设备之间通过一根连接线连接，从设备 数字电路需要的时钟通过该连接线获取。

在其中一个实施例中，slave电路具体实现方式如下：

电路分为Slave clock生成电路，Slave采样电路，读写处理电路和Slave 驱动电路4个部分；

Slave Clock生成电路：用于从信号线上的跳变产生一个时钟信号，并作 delay后给其余三个电路使用；

Slave采样电路：在master写slave的bit位上，从信号线上采样数据并 锁存下来；

读写处理电路：根据master发的命令，写寄存器或者读寄存器；

Slave驱动电路：用于完成读命令，将读写处理电路读到的数据按照协议 规定的时序和波形驱动到信号线上。

在其中一个实施例中，读写数据包格式如下：

Bit0：定义数据包类型

Bit1～7：定义Slave ID，定义在多个slave中要访问哪个slave，slave ID 不符的从设备不会响应命令

Bit8～15：定义要访问的从设备寄存器地址

Bit16～31：写数据内容或者读数据内容

TurnRound：读命令从“主设备输出地址”到“从设备输出数据”之间转换， 提供等待时间给slave准备数据。

在其中一个实施例中，定义数据包类型中，1是写命令，0是读命令。

在其中一个实施例中，在write phase和read phase中间增加一个turn roundphase，在这个phase中master只是驱动若干个时钟给slave，slave 利用这些时钟，完成内部处理。

基于同样的发明构思，本申请还提供一种计算机设备，包括存储器、处理 器及存储在存储器上并可在处理器上运行的计算机程序，所述处理器执行所述 程序时实现任一项所述方法的步骤。

基于同样的发明构思，本申请还提供一种计算机可读存储介质，其上存储 有计算机程序，该程序被处理器执行时实现任一项所述方法的步骤。

基于同样的发明构思，本申请还提供一种处理器，所述处理器用于运行程 序，其中，所述程序运行时执行任一项所述的方法。

本发明的有益效果：

只利用一根信号线，完成主从设备之间的读写通信，并且可以由主设备为 从设备提供通讯过程需要的时钟信号，降低从设备的设计复杂度和系统成本。

附图说明

图1是本发明单线读写通讯方法中的两根连接线的主从设备之间的连接示 意图。

图2是本发明单线读写通讯方法中的SDA和SCL在数据传输过程中分别传 递data和clock波形图。

图3是本发明单线读写通讯方法中的一根连接线的主从设备之间的连接示 意图。

图4是本发明单线读写通讯方法中的读写命令包含内容的示意图。

图5是本发明单线读写通讯方法中的从主设备到从设备方向写1的情形示 意图。

图6是本发明单线读写通讯方法中的阐述slave如何从单线上得到master 这1bit数据的过程示意图一。

图7是本发明单线读写通讯方法中的阐述slave如何从单线上得到master 这1bit数据的过程示意图二。

图8是本发明单线读写通讯方法中的从主设备到从设备方向写0的情形示 意图一。

图9是本发明单线读写通讯方法中的从主设备到从设备方向写0的情形示 意图二。

图10是本发明单线读写通讯方法中的从主设备到从设备方向写0的情形示 意图三。

图11是本发明单线读写通讯方法中的从从设备到主设备方向读1的情形示 意图一。

图12是本发明单线读写通讯方法中的从从设备到主设备方向读1的情形示 意图二。

图13是本发明单线读写通讯方法中的从从设备到主设备方向读0的情形示 意图一。

图14是本发明单线读写通讯方法中的从从设备到主设备方向读0的情形示 意图二。

图15是本发明单线读写通讯方法中的读命令的写和读之间的转换示意图。

图16是本发明单线读写通讯方法中的定义的读写数据包格式。

图17是本发明单线读写通讯方法中的读命令Slave AddressTurnRound ReadData的部分waveform示意图。

图18是本发明单线读写通讯方法中的slave电路实现方式示意图。

具体实施方式

下面结合附图和具体实施例对本发明作进一步说明，以使本领域的技术人 员可以更好地理解本发明并能予以实施，但所举实施例不作为对本发明的限定。

在一些小型设备中，系统厂商希望芯片之间的连线尽量少，节省成本和布 线空间，如果有一种改进型的单线接口，可以满足系统厂商这方面的需求。

另外，在现有的接口中，通常的做法都要求从设备需要有自己的时钟，即 需要晶振、RC振荡器或者锁相环等。对于一些从设备，可能只有少数几个状态 值供主设备读取，所以希望从设备芯片尽量降低，最好不需要时钟产生电路， 这样可以降低芯片成本和配套电子元器件成本。

为了阐述方便，下文以单个主设备和单个从设备的角度阐述该接口协议及 实例，利用slave device ID等方式，很容易可以从单个从设备扩展到多个从 设备的系统。

参阅图4，该接口协议和传统的其它协议类似，主设备有“读从设备”、“写 从设备”两种功能。一般的，读写命令会包含图4格式的内容，其中“读数据” 这个栏位的方向是“从设备”到“主设备”，其余栏位是从“主设备”到“从设备”。除此之外，有些接口还有“START”、“STOP”、“ACK”、“NACK”之类的栏位， 但无论多少种，从数据方向来说，都是这两种。

下文先对这两个方向的单bit数据传递做解释，根据这些单bit信号可以 组成任意栏位组成的数据包格式。该发明对数据包格式没有限定，所以这里不 做具体要求，后面会举例说明一种数据包的格式。

(一)从主设备到从设备方向

a)写1的情形，参阅图5

写1分两个部分，write 1 data phase和clock phase，write 1 data phase 阶段，主设备会从pad输出0到1的上升沿，其中1的维持时间必须大于T1(协 议可以根据实际情况规定一个时间，而实际维持时间，主设备可以固定为一个 能够正常完成写从设备的值，或者根据软件调整)。Clock phase的目的是给 从设备提供时钟，不是必须的(若有需求，也可以再Clock phase放多个时钟)。

图6是阐述slave如何从单线上得到master这1bit数据的过程。从设备 从线上的信号变化，得到slave数字电路需要的时钟(clock)，并作D1时间段 的延迟(下图Slaveclock所示)，再用该时钟上升沿来采样线上的数据，slave 可以得到“1”并写入寄存器中(slave data latch)，若数据要进一步解析和处理，可以利用clock phase那个时钟完成。(图中D1也是一个协议规定的时 间，大于T1，slave实际delay时间要大于协议规定。Master在连接不同的slave 时，可以根据slave的delay时间，调整write 1 data phase的总时间)

若slave不需要对这个bit作额外的处理，可以不用clock phase，图7 这个例子是Slave clock的另外一种方式，可以认为是前一种方式的二分频 clock。

b)写0的情形：

写0的波形如图8，，同样分为“write 0 data phase”和“clock phase” 两个阶段，clock phase也是可选的。

Write 0 data phase主设备会先把线驱动为1，然后在T1时刻，将线拉回 为0，这样做的目的是给slave一个时钟，同时也是通知slave读取该bit数 据。

图9和图10是产生slave读取“0”的波形图。

(二)从从设备到主设备方向

a)读1的情形

读的波形比写要复杂很多，如图11：

读1的波形也分为“read 1 data phase”和“clock phase”两部分，同 样clockphase是可选的。“read 1 data phase”又分为4个小的时间段：

第一时间段，由master往信号线上驱动0到1，目的是给slave提供一个 时钟，同时也是提醒slave送1bit读数据到线上。T1也是协议规定的时间， 和前文的写相同。

第二时间段，图中T1到D2。这个时间段内，master会释放总线，该信 号线上的值由pull-up电阻保持为1。(这个时间段的目的：上一个时间段是 master驱动信号线，下一个时间段是slave驱动信号线，这个时间段是作为驱 动转换的中间隔离，避免master、slave同时驱动的冲突发生)

第三时间段，包含图中的T2和T3。该时间段内，slave会先把线驱动到1，然后再驱动到0。T2和T3也是协议规定的时间长度，一般来说是相等的。 这样做的目的是在信号线上驱动一个从1到0的下降变化，供master来采样。 (T2和T3的时间长度会影响master的系统最小主频，可以根据实际需求确定 协议的T2、T3数值。实际实现时，slave的T2和T3可以比协议规定的值大。)

第四个时间段，即T3之后的时间段。Slave在完成T2和T3后，将总线 释放，信号线再次由pull-up电阻驱动，会有一个从0到1的上升沿。Master 在看到这个上升沿后，就可以再次驱动总线。这个时间段的目的也第二时间段一样，也是驱动转换的中间隔离。

图12是master采用得到slave送出的1的波形图，master会检查slave 送出的下降沿，并将这个下降沿判定为1，从而master得到1这个bit数据。

(注：master将下降沿和数据“1”做了映射，其实这个映射并不是固定 的，将下降沿映射为0也是可以。同样，若把T2拉长，master可以直接采用 T2这个时间段线上的数据，从线上就直接得到1，而不需要映射。这时T3的作 用仅仅是在线上产生0，和pull-up搭配产生一个上升沿，通知master重新控 制总线)

b)读0的情形

参阅图13，读0的情形和读1比较类似，只是T2和T3和读1的情形是反 的。

Master从信号线上获得0的波形如图14：master会从slave驱动的信号 中采用得到上升沿，并将其映射为0。(如读1的情况类似，映射关系也不是固 定的)。Slave产生一个上升沿后，同样需要释放总线，由于释放前后的值都是 1，所以master无法确定合适开始重新接管总线。这里有两种方式，一是T3 末尾slave先将信号线拉低，再释放总线；二是master在使用时根据特定slave 的实际T3值，作超过这个值的delay后，再驱动总线。

(三)读命令的写和读之间的转换

参阅图15，一个读命令，通常前半部分是写，内容包括读的命令、地址等， 后半部分是读，内容是slave送给master的数据。但是slave拿到读命令和地 址后，可能还需要经过一系列处理后，才能把读数据准备好，这个过程可能需 要若干个时钟周期才能完成。如果slave没有时钟，那就无法完成这个处理过 程。为此，本协议可以在write phase和readphase中间增加一个turn round phase，在这个phase中master只是驱动若干个时钟给slave，slave利用这些 时钟，完成内部处理。好处就是slave不需要额外的时钟发生电路，降低slave 芯片的成本。

实例：

定义一种协议的读写数据包格式如图16：

Bit0：定义数据包类型，比如1是写命令，0是读命令

Bit1～7：定义Slave ID，定义在多个slave中要访问哪个slave，slave ID 不符的从设备不会响应命令

Bit8～15：定义要访问的从设备寄存器地址

Bit16～31：写数据内容或者读数据内容

TurnRound：读命令从“主设备输出地址”到“从设备输出数据”之间转换， 提供等待时间给slave准备数据。

图17以读命令Slave Address TurnRound Read Data的部分waveform 为例子：

Slave根据线上的信号变化，产生了2分频的Slave clock，并经过delay 后去采用线上数据，依次得到“1”和“0”两个数据。Turn Round之后，slave 往线上驱动了一个下降沿和一个上升沿。Master在线上观测到一个下降沿 (Negedge detect)和上升沿(Posedgedetect)，并将它们映射为“1”和“0”， 从而完成读数据的目的。

对于slave电路，图18是一种电路实现方式：

电路分为Slave clock生成电路，Slave采样电路，读写处理电路和Slave 驱动电路4个部分。

Slave Clock生成电路：用于从信号线上的跳变产生一个时钟信号，并作 delay后给其余三个电路使用。

Slave采样电路：在master写slave的bit位上，从信号线上采样数据并 锁存下来

读写处理电路：根据master发的命令，写寄存器或者读寄存器

Slave驱动电路：用于完成读命令，将读写处理电路读到的数据按照协议 规定的时序和波形驱动到信号线上。

本发明的关键点

1)只需要一个信号线，完成读和写操作

2)Slave可以没有时钟产生电路，时钟可以由master通过这根信号线提供 给slave

3)除了T1、T2、T3、D1、D2这5个时间参数需要协议约定并由master、 slave实现外，整个系统对时序没有额外的要求，接口时钟在满足以上约定要 求外，可以自由调节，降低设备设计难度。同时，这样做也提高设备的适应范 围，比如一个master可以连接不同响应速度的slave。

以上所述实施例仅是为充分说明本发明而所举的较佳的实施例，本发明的 保护范围不限于此。本技术领域的技术人员在本发明基础上所作的等同替代或 变换，均在本发明的保护范围之内。本发明的保护范围以权利要求书为准。

Claims (4)

1.一种单线读写通讯方法，其特征在于，包括：主设备有“读从设备”、“写从设备”两种功能；读写命令包括“写命令”、“写地址”、“写数据”、“读命令”、“读地址”、“读数据”，“读数据”的方向是“从设备”到“主设备”，“写命令”、“写地址”、“写数据”、“读命令”、“读地址”是从“主设备”到“从设备”；

slave从单线上得到master1 bit数据的过程具体如下：从设备从线上的信号变化，得到slave数字电路需要的时钟（clock），并作D1时间段的延迟，再用该时钟上升沿来采样线上的数据，slave可以得到1或0并写入寄存器中；定义数据包类型中，1是写命令，0是读命令；

主设备和从设备之间通过一根连接线连接，从设备数字电路需要的时钟通过该连接线获取；

slave电路具体实现方式如下：

电路分为Slave clock生成电路，Slave采样电路，读写处理电路和Slave驱动电路4个部分；

Slave Clock生成电路：用于从信号线上的跳变产生一个时钟信号，并作delay后给其余三个电路使用；

Slave采样电路：在master写slave的bit位上，从信号线上采样数据并锁存下来；

读写处理电路：根据master发的命令，写寄存器或者读寄存器；

Slave驱动电路：用于完成读命令，将读写处理电路读到的数据按照协议规定的时序和波形驱动到信号线上；

读写数据包格式包括：

第0Bit为：定义数据包类型；

第1~7Bit为：定义Slave ID，定义在多个slave中要访问哪个slave，slave ID不符的从设备不会响应命令；

第8~15Bit为：定义要访问的从设备寄存器地址；

第16~31Bit为：写数据内容或者读数据内容；

TurnRound：读命令从“主设备输出地址”到“从设备输出数据”之间转换，提供等待时间给slave准备数据；

在write phase和read phase中间增加一个turn round phase，在这个phase中master只是驱动若干个时钟给slave，slave利用这些时钟，完成内部处理。

2.一种计算机设备，包括存储器、处理器及存储在存储器上并可在处理器上运行的计算机程序，其特征在于，所述处理器执行所述程序时实现权利要求1所述方法的步骤。

3.一种计算机可读存储介质，其上存储有计算机程序，其特征在于，该程序被处理器执行时实现权利要求1所述方法的步骤。

4.一种处理器，其特征在于，所述处理器用于运行程序，其中，所述程序运行时执行权利要求1所述的方法。