CN105654993A - 用于ddr3 sdram控制器的功能验证方法及平台 - Google Patents

Abstract

本发明提供了一种用于DDR3SDRAM控制器的功能验证方法及平台,该功能验证方法包括：测试用例检测用户读写操作、特定用户接口时序或信号的正确性；采用层次化及面向对象技术设计的端口监控模块，检测DDR3SDRAM端口信号的正确性。通过本发明的实施，端口监控模块的设计采用层次化和面向对象的设计方法，在时间上和空间上有效组织了DDR3SDRAM接口上的各种时序约束，不容易遗漏，方便维护和升级。

Description

用于DDR3 SDRAM控制器的功能验证方法及平台

技术领域

本发明涉及DDR3SDRAM控制器验证领域，尤其涉及一种用于DDR3SDRAM控制器的功能验证方法及平台。

背景技术

DDR3SDRAM是为了适应计算机技术的发展而提出的第3代高性能DDRSDRAM(doubledataratesynchronousdynamicrandomaccessmemory，双倍数据速率同步动态随机存取存储器)，与上一代的DDR2SDRAM相比，其更大的数据速率，更大的数据容量以及更低的电源电压的优点使其更能适应对新一代存储技术的要求。此外，DDR3SDRAM还采取了ODT(on-linedebuggingtechnique，在线调试技术)等新技术来进一步确保数据在高速传输过程中的信号完整性。

DDR3SDRAM协议规定，数据的传输是通过在正常工作模式下对DDR3SDRAM发出读写命令以及相应的数据来完成的。此外，为了保证DDR3SDRAM能正常工作，协议还规定了除了正常读写模式以外的其他工作模式，如时钟校准用的WriteLeveling(写入均衡)模式，调节温度对时序影响的ZQ校准模式(ZQ校准为了提高信号完整性,并增强输出信号强度)等；为了满足系统对低功耗的要求，还可以通过命令让DDR3SDRAM进入低功耗的掉电(PowerDown)模式或自刷新(Self-Refresh)模式；为了满足不同频率读写的需求，还可以通过命令对DDR3SDRAM内部的寄存器中的读写时序参数进行修改等。

由于DDR3SDRAM自身的构造限制，在正常读写模式下，命令之间需要有一定的延时要求，其中的读写命令与相应的数据之间也有延时要求。这些延时要求客观上限制了DDR3SDRAM的读写性能的发挥。因此在设计DDR3SDRAMcontroller(DDR3SDRAM控制器)时，如何尽可能地充分利用接口带宽，减少延时限制给读写效率带来的影响是一个重点，而设计和优化DDR3SDRAMcontroller的时序的过程中难免会运用到复杂的命令和数据调度策略来提升带宽利用率，所以，如何设计DDR3SDRAMcontroller的功能验证平台来验证这些策略实现时的正确性和有效性是关键。

发明内容

本发明提供了一种用于DDR3SDRAM控制器的功能验证方法及平台。

本发明提供了一种用于DDR3SDRAM控制器的功能验证方法，其包括：

测试用例检测用户读写操作、特定用户接口时序或信号的正确性；

采用层次化及面向对象技术设计的端口监控模块，检测DDR3SDRAM端口信号的正确性。

进一步的，端口监控模块检测DDR3SDRAM端口时序的正确性包括：将DDR3SDRAM端口的信号以命令为单位封装为命令业务，根据状态表对命令业务进行监控分析，根据分析结果确定DDR3SDRAM端口信号的正确性。

进一步的，端口监控模块检测DDR3SDRAM端口时序的正确性还包括：设置命令业务的主体内容、逻辑结构、成员变量及成员方法。

进一步的，逻辑结构为依次包括命令、非MRS命令、阵列命令、读写操作、读指令类和写指令类的树状逻辑结构。

进一步的，端口监控模块检测DDR3SDRAM端口时序的正确性还包括：根据DDR3SDRAM的工作状态，更新状态表；工作状态正处在读写状态和不同状态之间切换时的过渡状态。

进一步的，测试用例检测用户读写操作的正确性包括：在测试用例中判断用户读写操作的操作结果是否正确，或者，将用户读写操作的操作结果与参考模型的输出结果进行比较，判断用户读写操作的操作结果是否正确。

本发明提供了一种用于DDR3SDRAM控制器的功能验证平台，其包括：

测试用例，用于检测用户读写操作、特定用户接口时序或信号的正确性；

采用层次化及面向对象技术设计的端口监控模块，用于检测DDR3SDRAM端口信号的正确性。

进一步的，端口监控模块用于将DDR3SDRAM端口的信号以命令为单位封装为命令业务，根据状态表对命令业务进行监控分析，根据分析结果确定DDR3SDRAM端口信号的正确性。

进一步的，端口监控模块还用于设置命令业务的主体内容、逻辑结构、成员变量及成员方法。

进一步的，逻辑结构为依次包括命令、非MRS命令、阵列命令、读写操作、读指令类和写指令类的树状逻辑结构。

进一步的，端口监控模块还用于根据DDR3SDRAM的工作状态，更新状态表；工作状态正处在读写状态和不同状态之间切换时的过渡状态。

进一步的，测试用例用于在测试用例中判断用户读写操作的操作结果是否正确，或者，用于将用户读写操作的操作结果与通过参考模型的输出结果进行比较，判断用户读写操作的操作结果是否正确。

本发明的有益效果：

本发明提供了一种用于DDR3SDRAM控制器的功能验证平台，端口监控模块的设计采用层次化和面向对象的设计方法，在时间上和空间上有效组织了DDR3SDRAM接口上的各种时序约束，不容易遗漏，方便维护和升级。进一步的，对于验证工作来说，由于采取了测试用例中比较结果和与参考模型输出比较结果两种方式，验证平台同时具备了测试的灵活性和易维护性。进一步的，命令业务采用树状逻辑结构，一方面一些约束就能很好地被多个相关命令所共享，减少疏漏和出错的机会，另一方面对将来的可能的扩展能迅速找到在该逻辑树中对应的位置，方便维护升级。

附图说明

图1为本发明第一实施例提供的功能验证平台的结构示意图；

图2为本发明第二实施例提供的功能验证方法的流程图；

图3为本发明第三实施例提供的功能验证平台的结构示意图；

图4为本发明第三实施例中DDR3Agent的结构示意图；

图5为本发明第三实施例中命令业务的树状逻辑图；

图6为本发明第三实施例中DDR3Agent中的监视器的工作流程图。

具体实施方式

现通过具体实施方式结合附图的方式对本发明做出进一步的诠释说明。

第一实施例：

图1为本发明第一实施例提供的功能验证平台的结构示意图，由图1可知，在本实施例中，本发明提供的功能验证平台1包括：

测试用例11，用于检测用户读写操作、特定用户接口时序或信号的正确性；

采用层次化及面向对象技术设计的端口监控模块12，用于检测DDR3SDRAM端口信号的正确性。

在一些实施例中，上述实施例中的端口监控模块12用于将DDR3SDRAM端口的信号以命令为单位封装为命令业务，根据状态表对命令业务进行监控分析，根据分析结果确定DDR3SDRAM端口信号的正确性。

在一些实施例中，上述实施例中的端口监控模块12还用于设置命令业务的主体内容、逻辑结构、成员变量及成员方法。

在一些实施例中，上述实施例中的逻辑结构为依次包括命令、非MRS命令、阵列命令、读写操作、读指令类和写指令类的树状逻辑结构。

在一些实施例中，上述实施例中的端口监控模块12还用于根据DDR3SDRAM的工作状态，更新状态表；工作状态正处在读写状态和不同状态之间切换时的过渡状态。

在一些实施例中，上述实施例中的测试用例11用于在测试用例中判断用户读写操作的操作结果是否正确，或者，用于将用户读写操作的操作结果与通过参考模型的输出结果进行比较，判断用户读写操作的操作结果是否正确。

第二实施例：

图2为本发明第二实施例提供的功能验证方法的流程图，由图2可知，在本实施例中，本发明提供的用于DDR3SDRAM控制器的功能验证方法包括以下步骤：

S201：测试用例检测用户读写操作、特定用户接口时序或信号的正确性；

S202：采用层次化及面向对象技术设计的端口监控模块，检测DDR3SDRAM端口信号的正确性。

在一些实施例中，上述实施例中的端口监控模块检测DDR3SDRAM端口时序的正确性包括：将DDR3SDRAM端口的信号以命令为单位封装为命令业务，根据状态表对命令业务进行监控分析，根据分析结果确定DDR3SDRAM端口信号的正确性。

在一些实施例中，上述实施例中的端口监控模块检测DDR3SDRAM端口时序的正确性还包括：设置命令业务的主体内容、逻辑结构、成员变量及成员方法。

在一些实施例中，上述实施例中的逻辑结构为依次包括命令、非MRS命令、阵列命令、读写操作、读指令类和写指令类的树状逻辑结构。

在一些实施例中，上述实施例中的端口监控模块检测DDR3SDRAM端口时序的正确性还包括：根据DDR3SDRAM的工作状态，更新状态表；工作状态正处在读写状态和不同状态之间切换时的过渡状态。

在一些实施例中，上述实施例中的测试用例检测用户读写操作的正确性包括：在测试用例中判断用户读写操作的操作结果是否正确，或者，将用户读写操作的操作结果与参考模型的输出结果进行比较，判断用户读写操作的操作结果是否正确。

第三实施例：

现结合具体应用场景对本发明做进一步的诠释说明。

协议中规定了DDR3SDRAM在工作中的许多时序约束，这些时序具有多而杂，验证时容易疏漏的特点，所以如何有效找到一种架构可以在时间上和空间上有效组织起这些约束是一个重要问题。验证平台在芯片验证时的作用决定了验证平台的代码应该要有易维护性和鲁棒性；另外，考虑到DDR系列将来的发展，还需要具有良好的适应性以方便应对将来可能的新增功能，只需新增和修改少量的代码即可对验证平台进行升级。

基于上述的技术现状，本实施例提供一种采用SystemVerilog语言编程的测试平台，测试平台整体架构采取层次化的和模块化的设计思路，以方便维护和调试。

在实际应用中，验证DDR3SDRAMcontroller功能的正确性包括两方面内容：1)用户端读写结果的正确性；2)DDR3SDRAM端口上时序是否满足协议要求。基于此，本实施例采用的验证策略为：在测试用例中检查读写结果正确性以及特定的用户接口时序或信号的正确性；在DDR3SDRAM端口监控模块中检查端口时序。DDR3SDRAM端口监控模块的设计采用层次化和面向对象的设计方法，对各种约束进行建模。为了适应随机测试的需要，针对用户端读写结果的正确性，还可以通过将结果与参考模型的结果在记分牌中进行比较来检验。

验证平台选择SystemVerilog进行编写，既与RTL代码有良好的兼容性，又能发挥面向对象语言的强大建模能力。DDR3SDRAM端口监控模块的设计采用层次化和面向对象的设计方法，在时间上和空间上有效组织了DDR3SDRAM接口上的各种时序约束，不容易遗漏，方便维护和升级。对于验证工作来说，由于采取了测试用例中比较结果和与参考模型输出比较结果两种方式，验证平台同时具备了测试的灵活性和易维护性。

下面将结合图3-6，以用户读写端口为AXI(AdvancedeXtensibleInterface，一种总线协议)，配置寄存器端口为APB(AdvancedPeripheralBus，外围总线)的情况，对本发明实施例中的技术方案进行详细地描述。

图3示出了整个测试平台中各个测试模块之间连接关系，如图3所示，作为被测模块(DUT)31的DDR3SDRAMcontroller除了DDR3SDRAM端口外，其他每个接口都配有相应的驱动器(Driver)和监控器(Monitor)——Driver负责业务(transaction)与端口驱动信号之间的转化和实现对应端口上的callback(回调)功能，而Monitor则负责相应端口上的协议检查及信息打印。FUNCTION部分表示测试用例，即产生端口激励并封装成transaction并发送到Driver，又或者是从Driver中接受发送过来的transaction的地方，里面会引用一些常用的功能库(library)。DDR3SDRAM端口则直接与第三方提供的DDR3SDRAM行为模型(DDR3Model)32进行连接，同时接上用于检查端口时序的、作为端口监控模块的DDR3Agent12。ReferenceModel34则用于对DUT31+DDR3Model32的行为进行建模，由FUNCTION(测试用例)11中产生的激励也同时会输入到ReferenceModel33中，ReferenceModel33的输出则与DUT31的输出在记分牌(Scoreboard)34中进行比较。

图4示出了DDR3Agent12的设计架构，由图4可知，DDR3Agent12中主要包括驱动器Driver121、监控器Monitor122以及状态表status_flags123三个模块，其中Driver121负责将DDR3SDRAM端口中的信号以命令为单位封装成命令业务(transaction)，然后发送到Monitor122中做处理；Monitor122则负责对Driver121送来的transaction进行监控和分析；status_flags123是Monitor122用于处理的辅助模块，其内容是记录DDR3SDRAM中的一些重要状态以及数据，如当前工作模式、各个寄存器的值和时钟频率等。

在DDR3SDRAM协议中，只是介绍了各个命令的定义和功能以及时序和约束，特点是多而杂，逻辑上是平行的，缺乏统一的管理，造成测试平台容易疏漏，以及维护和扩展的困难。如图5所示，本发明将DDR3SDRAM协议中定义的各个命令重新进行了逻辑设计，引入了COMMAND(命令)，NON_MRS_COMMAND(非MRS命令)，ARRAY_COMMAND(阵列命令)，RW_OPERATION(读写操作)，READS(读指令类)和WRITES(写指令类)等虚拟命令概念，形成了多级继承关系的树状逻辑结构。这样，一方面一些约束就能很好地被多个相关命令所共享，减少疏漏和出错的机会，另一方面对将来的可能的扩展能迅速找到在该逻辑树中对应的位置，方便维护升级。

除了命令逻辑结构设计以外，命令业务的设计也是保证Monitor122能正常进行监控的基础。下面介绍命令业务的主体内容：(1)cmd_name，用于保存当前命令名称。(2)mem_reset_n、mem_ba、mem_a、mem_odt，分别用于保存当前命令的复位、bank地址、列地址和ODT电平值。(3)locked_time，用于保存当前命令被锁存的仿真时间(4)odt_op，用于记录ODT行为的4值枚举型变量，分别为ODT开启、ODT维持1、ODT关闭、ODT维持0。

DDR3Agent12中的Monitor122在收到Driver121发送的命令transaction后，开始进行检测，而这种检测是以命令为基本单元的，因此建立完善的命令类是关键。除了根据上述所讲的命令树状逻辑结构，建立逐级继承的关系之外，成员变量和成员方法的设计至关重要。下面以基类COMMAND为例列举出主要的成员变量和成员方法。

基类COMMAND的成员变量包括：

1)stringcmd_name，用于保存当前收到的命令transaction中命令的名称。

2)realtimelocked_time，用于保存当前收到的命令transaction的锁存时间。

3)staticrealtimepre_cmd_time，用于保存前一收到的命令transaction的锁存时间。

4)realtimeclk_period，用于保存收到当前的命令transaction时DDR3SDRAM的时钟周期。其值定义为当前命令的locked_time–pre_cmd_time。该变量被用作实时监控时钟频率，对测试SelfRefresh和PowerDown的时序以及变频有重要意义。

5)bittiming_satisfied，用于表示当前命令的所有时序约束是否已全部满足。

6)ddr3_cmd_transactioncmd_tr，用于保存上述从Driver中发送过来的命令transaction。命令transaction的类型被定义ddr3_cmd_transaction。

7)timing_constraintc_q[$]，用于保存一个命令中所有时序约束的队列。时序约束的基类被定义为timing_constrain，基于命令的时序约束都从该基类中派生出来。

基类COMMAND的成员方法包括：

1)new(ddr3_cmd_transactioncmd_tr,ddr3_status_flagsst_flg)，用于实例化命令类和初始化其中的重要变量。参数中的st_flg是指向图4中status_flags的句柄。status_flags主要保存DDR3SDRAM的重要状态数据，具体内容后面会讲述。

2)target_cmd_chk(COMMANDcmd,ddr3_status_flagsst_flg)，用于检查当前命令(cmd)为某个约束的目标命令时，是否违反该约束。

3)odt_timing_chk(COMMANDcmd,ddr3_status_flagsst_flg)，用于检查当前命令的ODT是否违反约束。

4)timing_expired_chk(COMMANDcmd,ddr3_status_flagsst_flg)，用于检查当前仿真时刻该命令有哪些约束已经超过了规定的最小时间而没有被违反。一旦该条件成立，则可以认为这些约束已经被满足。

5)timing_satisfied_chk(COMMANDcmd,ddr3_status_flagsst_flg)，用于检查当前仿真时刻该命令是否所有的约束都已经满足。如果是，则该类的成员变量timing_satisfied被设为1。

6)cmd_valid_chk(COMMANDcmd,ddr3_status_flagsst_flg)，用于检查当前收到的命令是否合法。这项检查和上述的时序约束检查不一样，其目的是为了检查DDR3SDRAM在某些工作状态下某些命令的出现是否合法，或者是命令中的某些端口信号值是否合法。

7)timing_chk(COMMANDcmd,ddr3_status_flagsst_flg)，该函数调用了target_cmd_chk和odt_timing_chk两个函数。

对应的，时序约束的基类为timing_constrain，其内容为：

1)stringconstrain_name，用于保存约束名称，在打印信息时会使用。

2)realtimedelta_t，用于保存约束的具体时间值。

3)bitis_satisfied，用于标记该约束是否已满足。

所有具体的时序约束的定义均继承于上述基类。具体的时序约束的句柄在具体命令类(如ACT，WRA等)中作为成员变量。

状态表status_flags123用于保存DDR3SDRAM的重要状态变量，其主干内容为

1)banks_statusbnks_st，用于保存DDR3SDRAM中每个bank的Precharge和Active状态以及Active时是具体哪一个row是出于Active的状态。

2)mem_statusmem_st，用于保存当前DDR3SDRAM的工作状态。

工作状态包括IDLE，RW_MODE，TRANS，MPR，WR_LVL(WriteLeveling)，RST(Reset)，SELF_REF(SelfRefresh)，PWR_DWN(PowerDown)。其中IDLE、MPR、WR_LVL、SELF_REF和PWR_DWN在DDR3SDRAM协议中均有描述。为了验证的方便，本实施例在协议规定的这几个模式和状态基础上引入两个新的状态——RW_MODE和TRANS。RW_MODE表示DDR3SDRAM正处在读写状态，DDR3SDRAM只要存在Active的row就认为是处在RW_MODE；另一个状态TRANS则表示状态之间切换的过渡态。由于状态在切换的过程中并不是马上就能完成的，在切换命令下达以后，某些约束还没有满足的情况下，则不能认为已经切换完成。如SelfRefresh退出到IDLE态的切换过程，按照协议，必须所有的约束都满足后才能认为进入IDLE态。这样，在任意时刻DDR3SDRAM都有一个相应的状态与之对应，极大地方便了测试平台的设计和验证工作。

4)MRxmrx，用于保存DDR3SDRAM中的4个寄存器的值。其中x表示0～3。

5)realtimeclk_period，用于保存收到当前的命令transaction时DDR3SDRAM的时钟周期。

在实际应用中，DDR3Agent中Monitor有一个重要的队列cmd_q[$]，其作用是按锁存时间的先后顺序保存尚有约束未满足的命令，以供后续收到的命令做时序检查。Monitor组织和使用命令类的成员变量和成员方法的流程如图6所示，不再赘述。

综上可知，通过本发明的实施，至少存在以下有益效果：

本发明提供了一种用于DDR3SDRAM控制器的功能验证平台，端口监控模块的设计采用层次化和面向对象的设计方法，在时间上和空间上有效组织了DDR3SDRAM接口上的各种时序约束，不容易遗漏，方便维护和升级。进一步的，对于验证工作来说，由于采取了测试用例中比较结果和与参考模型输出比较结果两种方式，验证平台同时具备了测试的灵活性和易维护性。进一步的，命令业务采用树状逻辑结构，一方面一些约束就能很好地被多个相关命令所共享，减少疏漏和出错的机会，另一方面对将来的可能的扩展能迅速找到在该逻辑树中对应的位置，方便维护升级。

以上仅是本发明的具体实施方式而已，并非对本发明做任何形式上的限制，凡是依据本发明的技术实质对以上实施方式所做的任意简单修改、等同变化、结合或修饰，均仍属于本发明技术方案的保护范围。

Claims (12)

1.一种用于DDR3SDRAM控制器的功能验证方法，其特征在于，包括：

测试用例检测用户读写操作、特定用户接口时序或信号的正确性；

采用层次化及面向对象技术设计的端口监控模块，检测DDR3SDRAM端口信号的正确性。

2.如权利要求1所述的功能验证方法，其特征在于，所述端口监控模块检测DDR3SDRAM端口时序的正确性包括：将所述DDR3SDRAM端口的信号以命令为单位封装为命令业务，根据状态表对所述命令业务进行监控分析，根据分析结果确定所述DDR3SDRAM端口信号的正确性。

3.如权利要求2所述的功能验证方法，其特征在于，所述端口监控模块检测DDR3SDRAM端口时序的正确性还包括：设置所述命令业务的主体内容、逻辑结构、成员变量及成员方法。

4.如权利要求3所述的功能验证方法，其特征在于，所述逻辑结构为依次包括命令、非MRS命令、阵列命令、读写操作、读指令类和写指令类的树状逻辑结构。

5.如权利要求2所述的功能验证方法，其特征在于，所述端口监控模块检测DDR3SDRAM端口时序的正确性还包括：根据所述DDR3SDRAM的工作状态，更新所述状态表；所述工作状态正处在读写状态和不同状态之间切换时的过渡状态。

6.如权利要求1至5任一项所述的功能验证方法，其特征在于，所述测试用例检测用户读写操作的正确性包括：在所述测试用例中判断所述用户读写操作的操作结果是否正确，或者，将所述用户读写操作的操作结果与参考模型的输出结果进行比较，判断所述用户读写操作的操作结果是否正确。

7.一种用于DDR3SDRAM控制器的功能验证平台，其特征在于，包括：

测试用例，用于检测用户读写操作、特定用户接口时序或信号的正确性；

采用层次化及面向对象技术设计的端口监控模块，用于检测DDR3SDRAM端口信号的正确性。

8.如权利要求7所述的功能验证平台，其特征在于，所述端口监控模块用于将所述DDR3SDRAM端口的信号以命令为单位封装为命令业务，根据状态表对所述命令业务进行监控分析，根据分析结果确定所述DDR3SDRAM端口信号的正确性。

9.如权利要求8所述的功能验证平台，其特征在于，所述端口监控模块还用于设置所述命令业务的主体内容、逻辑结构、成员变量及成员方法。

10.如权利要求9所述的功能验证平台，其特征在于，所述逻辑结构为依次包括命令、非MRS命令、阵列命令、读写操作、读指令类和写指令类的树状逻辑结构。

11.如权利要求8所述的功能验证平台，其特征在于，所述端口监控模块还用于根据所述DDR3SDRAM的工作状态，更新所述状态表；所述工作状态正处在读写状态和不同状态之间切换时的过渡状态。

12.如权利要求7至11任一项所述的功能验证平台，其特征在于，所述测试用例用于在所述测试用例中判断所述用户读写操作的操作结果是否正确，或者，用于将所述用户读写操作的操作结果与通过参考模型的输出结果进行比较，判断所述用户读写操作的操作结果是否正确。