JPS59501762A

JPS59501762A - 直接メモリアクセス・インタ−フエイス装置

Info

Publication number: JPS59501762A
Application number: JP58503053A
Authority: JP
Inventors: ピ−タ−ソン・ト−マス・アンドリユ−
Original assignee: ウエスタ−ン　エレクトリツク　カムパニ−，インコ−ポレ−テツド
Priority date: 1982-09-30
Filing date: 1983-09-09
Publication date: 1984-10-18
Also published as: US4538224A; GB2128000A; JPH0420497B2; EP0120889B1; GB8325793D0; CA1194608A; WO1984001449A1; EP0120889A1; GB2128000B; DE3374965D1

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】直接メモリアクセス・インターフェイス装置技術分野本発明は直接メモリアクセスＬＤＭＡ）信号処理に関し、特にホストプロセッサとこれに付随する周辺装置との間でデータを転送するインターフェイス装置に関する。

発明の背景直接メモリアクセス（ＤＭＡ）信号処理は、情報伝送システムにおいて、１つ又はそれ以上の信号伝送源から受信される情報すなわちデータを、プロセッサによって直接アクセス可能なランダムアクセスメモリに蓄える方法として公知である。ＤＭＡ回路の目的は、受信されたデータに対し最小のプロセッサ時間によって高速のメモリアクセスを実現しようとするものである。ＤＭＡ回路は１つ又はそれ以上のデータ源からデータを受信し、プロセッサによって指定されたメモリ位置にデータを蓄える。

ホストプロセッサと遠隔データセンタ位置との間でのデータ伝送のためにデータリンクが用いられるデータ通信チャネルのような典型的な情報転送システムでは、マイクロプロセッサ制御形の直接メモリアクセスインターフェイス装置がホストプロセッサ及びデータリンクの両方から受信されるデータブロックをランタムアクセスメモリに一時的に蓄え、データフロックの全体が受信し終った後で、他の装置へ送信する。これは、２つの装置が異る転送速度を持つ場合、あるいは異ったデータプロトコルレヘルを持つ場合等のインターフェイスの働きをする。通常、インターフェイス装置は、ホストプロセッサとデータリンクの間のデータ転送を制御するために、プログラム制御形マイ゛クロプロセッサとこれに付随するプログラムメモリとを持つ周辺装置を含んでいる。

しかし、従来技術においては、ホストプロセッサもデータリンクも、マイクロプロセッサのプログラムを変更、５（修正したりあるいは書きかえるために周辺装置の７０グラムメモリにアクセスを行うことができない。プログラムの一部はランダムアクセスメモリに蓄えることができるが、復旧やブートストラップルーチンを含む少くとも一部の部分は読出し専用メモリのような永久形のメモリに蓄えねばならない。

２つのメモリ形による経費の問題の他に、永久形のメモリには別の問題がある。

何らかの理由でマイクロプロセッサのプログラムを変更する度に、永久形メモリは取シ替えるか物理的に修正しなければならない。例えば通信使用料金情報を遠隔の料金計算センタに送る遠隔通信交換システムのように、極めて多数のインターフェイス装置が用いられる場合には、国にまたがるような大きな交換システム内の永久プログラムメモリの取替え又は修正に必要な保守要員の経費は膨大となる。よって、ランダムアクセスメモリにマイクロプロセッサプログラムを可能であるような直接メモリアクセスインターフェイス装置が極めて望ましい。

すにアクセスできるようなメモリアクセスインターフェイス装置によシ、上記の問題が解決されるとともに、技術の発展がもたらされた。周辺装置のメモリはデータ部とプログラム部とから成る。データ転送装置は周辺プロセッサからの制御信号に応動してデータ部のメモリアドレスを生成し、またホストプロセッサからの制御信号に応動してメモリのプログラム部のメモリアドレスを発生する。

本発明に従えば、ホストプロセッサは周辺プロセッサのだめのプロクラムを提供することができ、これによって、周辺プロセッサのフートストラッププログラムを蓄えるだめの永久的な読出し専用メモリが不必要になるという利点がある。

本発明の一実施例に従えば、インターフェイスは、ホストプロセッサとメモリとの間で転送されるデータを蓄えるためのバッファ装置と、バッファ装置、周辺プロセッサ及びメモリを相互接続しているデータバスに接続された制御器とを含んでおり、また制御装置は周辺装置とメモリを接続しているアドレスバスにも接続されている。

制御器は、ホストプロセッサからの制御信号に応動してデータバスからアドレスバスに情報を転送する転送装置４を含んでおり、また制御器はアドレスバス上のアドレスに応動して、データバスに現れる情報を蓄える。この構成によれば、初期メモリアドレスとプログラム語数がインターフェイス装置に供給され、次いで複数個のプログラム語から成る周辺プロセッサプロクラムが周辺装置メモリのプロクラム部に転送される。

本発明の１つの特徴に従えば、ホストプロセッサからの制御信号に応動して制御器及び転送装置を選択的に制御し、また周辺プロセッサの動作を選択的に禁止するだめの状態レジスタ手段が含まれている。

図面の簡単な説明本発明は以下の詳細な説明を、次て示す図面を参照して読むことばよってより良く理解されるであろう。

第１図はホストプロセッサと遠隔データセンタとの間でデータを伝送するために１テータリンク及びインターフェイス装置を持ったデータ通信チャネルのフロック図であり、第２図はホストプロセッサの直列Ｉ１０チャネルと、近傍にあるデータリンクのデータセットとの間でデータを転送するだめのインターフェイス装置のフロック図であり、第３図はインターフェイス装置の直並列変換器、状態レジスタ、及び指令デコーダを含む部分と、これらの相互接続とを詳細に示すブロック図で１、第４図は、インターフェイス制御器の制御の下で、情報ハスとデータメモリとの間でデータ転送を行うためのインターフェイス装置の他の部分の詳細なブロック図であり、第５図は指令デコーダの真理値表の一例を示し、第６図はインターフェイス装置のモートを制御するための状態し／スタの詳細なフロック図であり、第７図は状態レジスタの７リツプ７０ツブの状態とインターフェイス装置のモートとの関係を示す真理値表であり、第８図はデータメモリとの間でのデータ流を制御するためのインターフェイス制御器の詳細なブロック図でちり、第９図はインターフェイス制御器アドレス信号をデータバスからアドレスバスに転送するだめのホストアクセスバッファの詳細なブロック図であり、第１０図はホストプロセッサとデータリンクの近端データセットとの間のデータ流を示す図である。

本発明を用いたデータ通信システムの一般的構成が第１図のブロック図に示されており、ホストプロセッサ１０１と遠隔データセンタ１０２との間で、データリンク１００及びインターフェイス装置１０３を介してのデータ伝送を行う典型的なデータ通信チャネルを示している。データリンク１００は、ホストプロセッサ及びデータセンタの間でデータを送信し受信する典型的な伝送段備１０７の両端にデータセット１０５及び１０６を含んでいる。インターフェイス装置１０３はホストプロセッサのＩ１０チャネル１０４とデータセット１０５との間でデータを伝送する。

第１図に示したようにホストプロセッサー０１は、たとえば、Ｗｅｓｔｅｒｎ　Ｅｌｅｃｔｒｉｃ　Ｃｏｍｐａｎｙ、　Ｉｎｃｏｒｐｏｒａｔｅｄ　で製造されているＮ［Ｌ　２　Ｂ　ＥＳＳで用いられている３Ａプロセツサのような典型的なプロセッサである。このプロセッサについては、Ｂｅ１ｌ　５ｙｓｔｅｒｎ　Ｔｅｃｈｎｉｃａｌ　Ｊｏｕｒａ１誌の１９７６年２月のＶｏｌ、　５５．　Ｎ α２に詳しく述へられている。

遠隔データセンタは、たとえば、ホストプロセッサ１０１からの電話使用料情報を集める料金計算センタのような、任意のデータ処理システムである。

インターフェイス装置１０３ば、工１０チャネル１０４とデータセット１０５との間でデータを伝送するだめの周辺装置及び周辺装置制御器からなる。第２図はマイクロプロセッサ制御形インターフェイス装置１０３のフロック図を示しており、周辺装置２１２及び周辺装置制御器２１３を含んでいる。この周辺装置制御器は、直列Ｉ１０チャネル１０４と通信を行うための直並列変換器２００、インターフェイス装置のモートを制御するための状態レジスタ２０１、ホストプロセッサからの命令を復号するだめの指令デコーダ２０２、情報ハス２５０とデータバス２５１との間で転送されるデータを一時的に蓄えるための入力及び出力ハツファレシスタ２０３及び２０４、及びインターフェイス制御器２０５を含んでいる。周辺装置はインターフェイス制御器２０６、プロクラム・データメモリ２０７、マイクロプロセッサ２０８、アドレスデコーダ２０９、及び汎用同期・非同期送受信器（ＵＳＡＲＴ　）２１０を含んでおり、これらはすべてデータバス２５１及びアドレスバス２５２によって接続されている。さらに、図面を簡単にするために図には示していない種々のリートがあり、後述するように、インターフェイス装置内の装置間を接続して種々の制御信号を伝達している。ＵＳＡＲＴに接続されているインターフェイス回路２１１は、ＵＳＡＲＴの論理電圧レベルを、例えば、Ｅｌｅｃｔｒｏｎｉｃｓ　Ｉｎｄｕｓｔｒｙ　Ａｓ５ｏｃｉａｔｉｏｎ　（Ｅ　Ｉ　Ａ　）　の標準Ｒ８２３２及びＲ３４４９のような標準の電圧レベルに変換する。この電圧レベル変換を行うことにより、ユーザはインターフェイス装置１０３を、データセット１０５及び１０６のような、公知の、市販されているモデムに接続することができる。インターフェイス装置１０３ばさらに、例えばパリティ及びタイミンク回路のようなその他の装置を含んでいるが、これらは、図面を簡単にするために、図示されていない。

第３図及び第４図は、インターフェイス装置の２つの部分をより詳細に示すブロック図である。第３図には、直並列変換器２００、状態レジスタ２ｏ１、指令デコーダ２０２が含寸れておシ、これらは情報ハス２５０で相互に接続されている。図示したように１種々の制御機能のための、その他のリードも含まれている。

第４図は１６ビツトのＤ型フリップフロップから成る入力及び出力バッファ２０３及び２０４と、インターフェイス制御器２０５と、プログラム脅データメモリ２０７と、アドレスデコーダ２０９と、これらの間の相互接続とを示している。

直並列変換器２００は公知○直列入力並列出力、及び並列入力直列出力の素子であり、ホストプロセッサのＩ１０チャネルからの直列データを情報ハス２５０上の並列フォーマットに変換する。同様に、情報バス２５０の並列フォーマットになっているデータを、ホストプロセッサに伝送するだめの直列フォーマットに変換する。この変換器は上記の機能を達成するためて、公知のケーブル受信器及び駆動器、及びシフトレジスタ及びこれに関連するタイミング回路を含んでいる。

タイミング回路は、到来する信号の変位からクロック信号を発生し、情報の転送制御と、指令デコーダのようなインターフェイス装置内の装置のシーケンス制御を行う。

ホストプロセッサ１０１からの情報は、入力及び出力バッファレジスタ２０３及び２０４、及び状態レジスタ２０１を読出し、また書込むための命令を含んでいる。

これらの命令は、情報ハス２５０に接続された指令デコーダ２０２によって解釈される。たとえば、ホストブロセ・ツサは２つの命令、平常及び保守、を含んでおり、これらは直列ビット流としてインターフェイス装置に送られる。この直列ビット流は２１ビツトの語からなり、この語の後には、ホストプロセッサが応答を検出するまでゼロが続く。この２１ヒツト語は３ビツトのスタートコード（ＳＣ２−３ＣＯ）、１６ビツトのデータ（■１５−１００）、及び２ヒツトのパリティを含んでいる。スタートコートは２つの値の一方ヲ裟わし、これはホストプロセッサの命令の２つの形式の１つ、に対応している。

ホストプロセッサ命令の各々について、プログラム制御形インターフェイス装置１０３は、２１ビツトの情報を送ることで応答する。その後でセロの列を送出するが、これはホストプロセッサがゼロを送るのを停止するまで続けられる。

パケットすなわちデータ語のブロックがデータ書込み命令及びデータ読出し命令を用いてインターフェイス装置との間で伝送される。平常スタートコードを持つデータ書込み命令は、パケット記述子、すなわち１６ビツトのデータを入力ハツファレジスタ２０３に書込むのに用いられる。パケット記述子は、データパケットの大きさ、すなわちパケット内の１６ヒツトのデータ語の数をマイクロプロセッサ２０８に知らせる。データ中の選択されたビット及び保守命令を用いているデータ読出し命令は、パケット記述子又はデータを出力バッファレジスタ２０４から読出すのに用いられる。指令デコーダ２０２は、スタートコート内の選択されたビット（ＳＣ２）及びデータ内のビット（工１５、Ｉ１４）を調べ、書込み動作の０時にはＩＲＷ又はＳＷリードを付勢して、情報バス上のデータ（１１５−Ｉｏｏ）をそれぞれ人力Ｉ＼ツファ２０３又は状態レジスタ２０１へ書込ませる。同様にデコーダはＯＲＲ又はＳＲリートを付勢して、それぞれ出力バッファ２０４又は状態レジスタ２０１のデータを情報バス２５０へ読出す。

第５図は指令デコーダ２０２の真理値表の一例である。

この衣は指令デコーダがＩＲＷ、ＳＷＸ　ＳＲ及びＯＲＲリートの１つを付勢するために、選択されたスタートコード及びデータビットのどの組合せが必要であるかを示している。たとえば、スタートコートのビットＳＣ２が論理０であれば、デコーダはデータビット１１５及び工１４の値てかかわらすＩＲＷリードを付勢する。ＳＣ２ビットが論理１であると、デコーダは、データビット１１５及び１１４の値に応じて５ＪＳＲ又はＯＲＲリートの１つを付勢する。さらに、指令デコーダ２０２はスタートコートビットＳＣＯに応動してタイミング信号列を発生し、変換器２００と、レジスタ２０１．２０３及び２０４と、直並列変換器及び状態レジスタ、入カッ＼ツファレシスタ、又は出力ハツファレシスタの間でデータ伝送を行うための制御器２０５に印加する。当業者は、このようなタイミング信号を発生する指令デコーダを容易に設計できるため、図面を簡単にするために図示されておらず１、またこれ以上の説明も不要である。

状態レジスタ２０１は、インターフェイス装置１０３のモートすなわち状態を制御するとともに、装置内で実行される種々の動作を制御する。たとえば、情報／＼スからの選択されたビット（Ｉ４−Ｉ３）はＳＷリートが付勢された時に状態レジスタに読込まれ、ＰＤＭＡ又はＬＰＭ−出力リートのいずれか又は両方を付勢する。同様に、状態レジスタの内容は、ＳＲリートが付勢さ、れた時に読出されてホストプロセッサに送られる。状態レジスタ２０１のＰＤＭＡ及びＬＰＭヒツトの詳細なブロック図は第６図に示されている。前述のように、状態レジスタは、たと・７えば、ホストプロセッサへ送るべきデータパケットの準備が完了したことや、あるいは誤り状態が発生したことを示すだめの、他のヒツトも含んでいる。上述の２ヒツトの状態レジスタは、Ｄ型フリップ７０ツブ６００及び６０１、及び３状態駆動器６０２及び６０３を含んでおり、これらは公知のもので市販されている。情報ノ＼スのＩ３及び■４ヒツトが、それぞれ導体６５０及び６５１を介してフリップフロップ６００及び６０１のＤ入力端子に接続されている。一方各７リップフロップのＣＬＫ入力端子はデコーダ２０２からのＳＷリートに接続されている。ＳＷリートが付勢されると、情報ハスのＩ３及び工４ヒツト上のデータがそれぞれＰＤＭＡ及びＬＰＭフリップ７０ツブに読込まれる。各７リツプフロツプのＱ出力端子に現れる内容は高及び低レベル論理信号であり、ＰＤＭＡ及びＬＰＭリートの一方又は両方を付勢する。さらに、ＰＤＭＡ及びＬＰＭフリップ７０ツブのＱ出力端子は、それぞれ３状態駆動器６０２及び６０３の入力端子にも接続されている。ＳＲリートが付勢されると、駆動器６０２及び６０３が付勢され、ＰＤＭＡ及びＬＰＭフリップ７０ツブの内容が情報バスのＩ３及び工４ヒツトに印加される。駆動器６０２及び６０３は、消勢されると、高インピータンス状態になり、工３及び■４リート上のデータをＰＤＭＡ及びＬＰＭフリップフロップに書込むことが可能となる。

前述のように、状態レジスタの内容がインターフェイス装置１０３の状態を制御する。たとえば、ＰＤＭＡ及びＬＰＭフリップフロップの各々の内容がともに論理レヘル１であると、インターフェイス装置は下降書込み準備モートにある。ＰＤＭＡ及びＬＰＭフリップフロップの各々が論理レヘルＯであると、インターフェイス装置は平常モートにある。Ｐ　ＤＭＡが論理レヘルＯで、ＬＰＭフリップフロップが論理レヘル］であると、装置は下降書込みモートにある。このｐＤＭＡ及びＬＰＭフリップフロップの内容とインターフェイス装置のモートの関係は第７図の真理値表に示されている。

第４図において、情報ハス２５０上のデータは、■ＲＷリートがホストプロセッサからの入力レジスタ書込み命令に応動して付勢された時に入力バッファレジスタに書込まれる。付勢されたＩＲＷリートは信号を入カレシスタのＣＬＫ入力端子に印加し、情報ハス上のデータを入力バッファレジスタに取込む。インターフェイス装置が平常及び下降書込みモートであると、付勢されたＩＲＷリートにより、制御器２０５ばＩＲＲリートも付勢し、この結果入力レジスタの内容がデータバス２５１に読出される。制御器２０５の制御のもとて、データは次、にデータメモリ２０７に書込まれる。

一例として、インターフェイス制御器２０５がらの工ＲＲリートが付勢されると、信号が論理オアゲート４００及び４０１を介してそれぞれ入力バッファレジスタのＯＥ　Ｎ　Ｈ及び０ＥＮＬ端末に印加され、バッファレジスタの内容全体がデータバス２５１に出力される。インターフェイス装置が下降書込み準備モートにあると、ＰＤＭＡリートが付勢されて入力レジスタのデータの一部、すなわちデータの高位ハイドがデータバス２５１に読出される。

ＰＤＭＡ　！Ｊ　−トが付勢されている特例のみ、論理オアケート４．００を介して０ＥＮＨ端子４５１に信号が印加され、入力バッファレジスタ内のデータの高位ハイドがデータバスに読出される。インターフェイス装置がホストプロセッサから入力レジスタ書込み命令を受信すると、工ＲＷが付勢される。これにより、まず情報ハスのデータが入力レジスタに書込まれる。次に、入力レジスタの内容全体がデータハスに読出される。入カレシスタがらの≠−タハス上のデータは次にインターフェイス制御器２０５のアドレス可能レジスタに書込まれる。ＰＤＭＡ及びＩＲＷリートが共に付勢されていると、信号は、論理アントケ−１４０２及びオアゲート＋０１を介して０ＥＮＬ端子に印加される。

データンま、出力バッファレジスタ２０４により、同様にしてデータバス２５１から情報ハスに転送これる。出力バッファレジスタの内容を情報ハス２５０に読出すために、ホストプロセッサからの出力レジスタ読出し命令に応動してＯＲＲリートが付勢されて出力バッファレジスタのＯＥＭ端子に信号が印加される。データバス上のデータに、いくつかの入力リートの付勢の組合せの任意の１つによって出力バッファレジスタに書込まれる。たとえば、インターフェイス装置が平常モート又は下降書込みモートにあると、インターフェイス制御器２０５はＯＲＲリートが付勢されたことに応動してＯＲＷリートヲイ」勢し、論理オアケート４０３を介して出力バッファレジスタのＧＡＴＥ端子に信号を印加する。出力レジスタに書込みを行う他の組合せとしては’１　０ＲＲリートとＰＤＭＡリートが共に付勢された場合である。これは、インターフェイス装置が下降書込み準備モートにあり、ホストプロセッサから出力レジスタ読出し命令を受信した時に生じる。このとき出力レジスタへ書込むための信号が、論理アントケート４０４及び論理オアケート４０３を介してＧＡＴＥ端子へ印加される。

メモリ２０７の特定のフロックをアドレスするためにアドレスレジスタ及び語カウント・レジスタを用い、インターフェイス制御器２０５ｒ／′ｉ、ホストプロセッサからの命令に応動して（このメモリと入力及び出力バッファレジスタ２０３及び２０４との間のデータ転送を制御する。さらに、マイクロプロセッサ２０８はアドレスバスを介してインターフェイス制御器内の上記レジスタをアドレスし、データバスを介して初期メモリアドレス及び語数を書込む。これらはメモリブロックの位置と大きさを表わし、メモリ２０７とのデータ転送に用いられる。

インターフェイス制御器２０５内の特定のレジスタはポストプロセッサによってもアドレスされ、初期メモリアドレス及び語数が書込まれる。この初期メモリアドレス及びメモリ語数はホストプロセッサがらデータメモリ２０７ヘプログラムを下降書込みする時にインターフェイス制御器によって用いられる。第８図はインターフェイス制御器２０５を示しており、直接メモリアクセス（ＤＭＡ）制御器８００．ホストアクセスバッファ８０１、アドレスラッチ８０２、及び読出し及び書込み要求フリップ７０ツブ８０３及び８０４を含んでいる。

ＤＭＡ制御器８００は、例えばＡｄｖａｎｃｅｄ　Ｍｉｃｒｏ　ＤｅｖｉｃｅｓのＡｍ９５１７　マルチモートＤＭＡ制御器のような公知の市販されているＤＭＡ制御器である。ＤＭＡ制御器は能動状態、プロクラム状態、及び空き状態の３つの状態の１つを取る。空き状態では’ｔ　ＤＭＡ制御器はホストプロセッサからＩＲＷ及びＯＲＲリートを介しての入力レジスタ書込み要求及び出方レジスタ読出し要求に応動する。

ＩＲＷリートが付勢されると、ＷＲＥＱフリップフロップ８０４がセットされる。このフリップ７０ツブ８０４は公知のＤ型フリップフロップでるる。高しヘル論理電圧（例えば５ポルト）がこのフリップ７０ツブのＤ端子に印加されており、付勢されたＩＲＷリートによって７リツプ７０ツブのＣＬＫ入力端子に信号が印加されると、フリップ７０ツブに論理レベル１が書込まれる。ＷＲＥＱフリップフロップがセットされると、そのＱ出力端子は高論理レヘルになり、・ＤＭＡ制御器のＤＲＥＱ０端子が駆動される。ＤＭＡ制御器はこれに応動じてデータ及びアドレスバス２５１及び２５２を使用する許可をマイクロプロセッサ２０８にめる要求を送出する。これは、ＤＭＡ制御器が制御器のＨＲＥＱ端子及び論理オアケート８０５を介してＨＲＥＱリートを付勢することによって行われる。次に、マイクロプロセッサは、ＤＭＡ制御器へのＨＡＣＫリートを付勢することによって要求を許可する。

能動状態ではＤＭＡ制御器は論理オアゲート８０６及びＤＡＣＫＯ出力端子を介してＷＲＥＱフリップ７０ツブのＣＬ端子を付勢することによりこのフリップ７０ツブをリセットする。さらに’Ｉ　ＤＭＡ制御器はＩＲＲリートを付勢し、入力ハツファレシスタの内容を読出して、アドレスバス２５２で指定されるデータメモリ２０７の位置へ書込む。

アドレス信号はＤＭＡ制御器によシ２ステップの動作でアドレスバス上に作られる。まず、ＤＭＡ制御器はメモリアドレスの一部をデータバス２５１からアドレスラッチ８０２へ書込む。アドレスラッチ８０２は８ビツトのＤｉミツリップフロップレジスタであり、ＤＭＡ制御器のＡＤＳＴＢ端子からそのＣＬＫ端子が付勢されることによってアドレスの一部が書込まれる。次に、ＤＭＡ制御器は、ＡＥＮ出力端子を付勢することによってアドレスラッチに蓄えられたメモリアドレスの一部（Ａ　１４−Ａ９．ＡＯ，ＢＨＥ）をアドレスバスのビットＡ１４−Ａ９．、、ＡＯ及びＢＨＥに出力するとともに、メモリアドレスの残りの部分（Ａｌ−Ａ８）を出力端子ＡＯ−Ａ７からアドレスバスのヒツトＡｌ−Ａ３に出力することによって、メモリアドレス信号のすべてをアドレスバス２５２上に発生する。さらに、メモリアドレス信号がアドレスバス上に存在する時に、ＤＭＡ制御器はメモリに接続されているＷＲリートを付勢し、これによってメモリは入カバツファレシスタ２０３からのデータを、アドレス信号によって指定されたメモリ位置に書込む。

同様の方法により、ＤＭＡ制御器は、ホストプロセッサからの出力バツファレジスタ読出し命令に応動してメモリのデータを出力ハッファレシスタへ転送する。

この場合は、ＯＲＲリートが付勢され、ｗＲＥＱフリップ７０ツブ８０４のセットと同様てしてＲＲＥＱフリップ７０ツブ８０３がセットされる。ＲＲＥＱフリップ７０ツブが七′フトされるとそのＱ出力端子とＤＲＥＱＩ入力端子が付勢され、アドレスバス２５２上のアドレス信号によって示されるデータメモリ２０７の位置のデータを出力ハッファレシスタて書込むようＤＭＡ制御器に対して要求される。入カレシスタ読出しの時と同様に、ＤＭＡ制御器は、データ及びアドレスバスの使用許可をマイクロプロセッサにめる。マイクロプロセッサからの許可に応動し、ＤＭＡ制御器はＤＡＣＫＩ端子を介してＲＲＥＱフリップフロップをリセットし、前述の方法によりアドレスバス２５２にメモリアドレス信号を発生する。しかしこの場合には、ＤＭＡ制御器はＷＲリートではなくてＲＤリートヲ付勢し、メモリの指定された位置のデータが出力バッファレジスタに転送される。同様に、ＤＭＡ制御器はＩＲＲリートではな（ＯＲＷリードを付勢し、データメモリからのデータを出力レジスタに書込むことを指定する。ＤＭＡ制御器は、ホストプロセッサによって付勢されたＰＤＭＡリートか、あるいはマイクロプロセッサによって作られる特定の制御器アドレス及びアドレスデコーダ２０９からのＤＭＡＩＥＮ　リードのいずれかに応動してプログラムモートになる。ＤＭＡＬＥＮ　リートは、インターフェイス制御器２０５を指定するフィールドを持つアドレスバス信号に応動してアドレスデコーダ２０９によって付勢される。同様に、アドレスデコーダは、ＭＥＮＨＢ及びＭＥＮＬＢリートを介してメモリ２０７を付勢し、ＤＭＡ２ＥＮ　リードを介してインターフェイス制御器２０６を付勢し、ＵＳＡＲＴＥＮ　リートを介してＵＳＡＲＴ　２１０を付勢する。これらは、これらの装置を指定するアドレス信号のフィールドに応動じて行われる。ＤＭＡ制御器がマイクロプロセッサから制御器アドレス信号を受信す９ると、マイクロプロセッサは初期メモリアドレス及び語数をＤＭＡ制御器へ書込む。マイクロプロセッサは、ＷＲリートを付勢するとともにアドレスバス２５２がらＤＭ　Ａ　！ＩＩ御器をアドレスすることによってこれヲ行う。ＤＭＡ制御器に誉込む初期メモリアドレス及び語数はデータバス２５１を介して送られる。

ＤＭＡ制御器が能動状態になると、ＤＭＡ制御器は初期メモリアドレスと語数とを用いてデータメモリの特定の部分をアドレスする。

同様の方法で、マイクロプロセッサはアドレスバス上のアドレスで指定し、ＲＤリートを付勢することによってＤＭＡ制御器内のレジスタを読出すことができる。これに応動して、制御器のレジスタの内容がデータバス２５１に送られる。

ＤＭＡ制御器は、ホストプロセッサによって付勢されるＰＤＭＡリートに応動してプログラムモートになる。これはホストプロセッサがインターフェイス装置を下降書込み準備モートにすることによって行われる。これは、状態レジスタのＰＤＭＡリート及びＬＰＭリートが付勢された時に生じる。ＬＰＭリートが付勢されたことに応動して、インターフェイス制御器２０５は、オアケート８０５を介してＨＲＥＱリートを付勢することによってマイクロプロセッサがアドレス及びデータバスを使用することを禁止する。マイクロプロセッサによる使用が禁止されると、ホストプロセッサは、ホストプロセッサアクセスバッファ８０１及びアドレスバス２５２を介してＤＮＡ制御器をアドレスすることにより、ＤＭＡ制御器を直接ブロクラムすることができる。インターフェイス装置が下降書込み準備モードにあると、ホストプロセッサはデータバス２５１の制御とアクセスが可能となる。ＰＤＭＡが付勢されていると、ホストプロセッサは、ホストプロセッサからの入力レジスタ書込み命令に応動して、入力ハツファレシスタを介してデータハスをアクセスする。さらに、ＰＤＭＡリートが付勢されているとホストアクセスバッファ８０１が付勢され、データバス上のデータの選択されたヒツトＤ８ −Ｄｌｌがアドレス２５２へ転送される。さらに、ＰＤＭＡリートが付勢されているため、ＤＭＡ制御器が論理オアケート８０７によってプロクラムモートになるとともに、論理オアケート８０６がらＷＲＥＱフリップフロップのＣＬリートに信号が印加されるために入力舊込み要求は禁止される。

ホストアクセスバッファ８０１は６ケの公知の３状態駆動器から成り、第９図に示されてりる。データハスのヒツトＤ８−Ｄｌｌ上のデータば、ＰＤＭＡリートがこれらの駆動器をイー１勢すると、それぞれ３状態、駆動器９０３−９０６からアドレスバスのヒツトＡｌ−Ａ４へ転送される。これらの４ヒツトは、データバスのり−トＤＯ−Ｄ７上のデータを書込むべきＤＭＡ制御器のレジスタをアドレスするのに用いられる。ホストプロセッサは、ホストアクセスバッファへのＩＲＷリートを付勢し、次いを付勢することによってこの動作を制御する。ＷＲリートが付勢され−ると、ＤＭＡ制御器への書込み動作が付勢される。同様の方法により、ＤＭＡ制御器の特定のレジスタの内容は、ホストプロセッサがＯＲＲリード及び駆動器９０１を介してＲＤリートを駆動することによって、データバスに読出される。このように、ホストプロセッサはＤＭＡ制御器内の特定のレジスタの胱出し及び書込みを行うことができる。さらに、ホストプロセッサは、初期メモリアドレス及び語数を書込んで、ＤＭＡ制御器が能動状態になった時に、プログラムをメモリに下降書込みさせることができる。

メモリ２０７はランタムアクセスメモリであり、ホストプロセッサとデータセットとの間で転送されるデータのフロック、及びインターフェイス装置を介してのデータ転送’ｆｃ　ｉ！ｌ制御するためにマイクロプロセッサ２０８で用いられるプロクラムを蓄える。このメモリは、データバス２５１上のデータを受信し、これを、アドレスバス２５２上のメモリアドレス信号で指定される位置に蓄える。２つのインターフェイス制御器及びマイクロプロセッサは、それぞれＲＤ及びＷＲを付勢することにより、メモリ位置の内容を読出すか、あるいはメモリ位置・にデータを書込むことができる。さらに、アドレスデコーダ２０９は、ＭＢＮＨＢ又はＭＥＮＬＢリードを付勢することにより、１ハイド又は２ハイドのデータ語をメモリから読出したりメモリに書込むことができる。

インターフェイス装置プロセッサ２０８ばたとえばインテルのモデル８０８６のような公知のマイクロプロセッサであり、インターフェイス装置内でのデータ転送を制御する。マイクロプロセッサはアドレスバス２５１及びデータバス２５２に接続され、制御器の他の装置へ命令を送出する。さらに、アドレスヒツトによって他の装置をアドレスするために、マイクロプロセッサはＲＤ及びＷＲリートを駆動することによってこれらの装置を付勢する。

インターフェイス制御器２０６は、インターフェイス制御器２０５のものと同様のＤＭＡ制御器及びアドレスラッチを含み、ＵＳＡ、ＲＴ　２１０とデータメモリ２０７との間の情報転送を制御する。インターフェイス制御器２０５と異り、インターフェイス制御器２０６はホストプロセッサからの命令を受信せず、アドレス及びデータバスのアクセス権を取る上でインターフェイス制御器２０５及びプロセッサ２０８と干渉する。さらに、インターフェイス制御器２０６は、インターフェイス制御器２０５にあるようなホストアクセス１１ツフア及び要求フリップ７０ツブを含んでいない。しかし、インターフェイス制御器２０６は、インターフェイス制御器２０５とほぼ同様の機能によってＵＳＡＲＴ　２１０とメモリ２０７モート、下降書込みモート、及び下降書込み準備モートの３つのモートを持つ。インターフェイス装置のモートは、ホストプロセッサで書込み可能な、ＰＤＭＡ及びＬＰＭ状態レジスタビットてよって制御される。インターフェイス装置が平常モートにあると、ホストプロセッサとデータセット１０５の間で転送されるデータのｌ（ケラトがメモリ２０７の入力及び出力／＜ツ７アに一時的に書込まれる。ホストプロセッサからのデータはインターフェイス制御器２０５の制御の下で入力／＜ツファに書込寸れ、インターフェイス制御器２０６の制御の下で）くツファからデータセット１０５へ読出される。同様に、データセット１０５からのデータは、インターフェイス制御器２０６の制御の下でデータセット１０５から出力ｌくツファに書込１れ、インターフェイス制御器２０５の制御のもとてバッファからホストプロセッサに読出される。従って、ホストプロセッサは高速で動作してデータｌくケラトを短時間で入力バッファに書込み、次いでデータセットはこれよりはるかに遅い速度で入力ｌ＼ツファのデータを読出すことができる。同様の機能は、データがデータセットからホストプロセッサに送られる場合も出力／Ｘツファに関して行われる。

第１０図は、平常モートにあるインターフェイス装置を介しての、ホストプロセッサ１０１とデータセット１０５との間のデータの流れを示している。データをホストプロセッサからデータセットに送るとき、ホストプロセツサは、命令及びデータを含む直列語をインターフェイス装置に送信し、入力レジスタ２０３に書込む。直並列変換器２００は直列語を、情報バス２５０の並列フォーマットに変換する。この語の命令部は指令デコーダで復号され、これによジインターフェイス制御器２０５はこの語のデータ部を入力バッファレジスタに書込む。

入力レジスタ２０３の内容を入力バッファと呼ぶメモリ２０７の位置に転送するための要求がインターフェイス制御器２０５からプログラム制御形マイクロプロセッサ２０８に出される。マイクロプロセッサがこの要求に許可を出すと、インターフェイス制御器２０５はアドレス及びデータバスにアクセスする。データブロックの最初の語はパケット記述子を含んでいるのが普通であシ、これはマイクロプロセッサによって解釈されて、ホストプロセッサからのデータブロックの全体がいつ受信されるかがわかる。インターフェイス装置が平常モードにあると、入力バッファの初期アドレス及び語数は、マイクロプロセッサによって両方のインターフェイス制御器にプログラムされている。よって、インターフェイス制御器２０５はこのメモリアドレス情報を用いて入力バッファレジスタ２０３に蓄えられたデータを読出して、アドレスバス２５１上のアドレス信号で指定されるメモリ２０７の入力バッファ位置へ書込む。ホストプロセッサからさらに継続して送られるパケットも入力バッファに書込まれ、データブロック全体が書込まれると遠隔データセンタへの送信が可能となる。入力バッファにデータブロックの全体が書込まれると、マイクロプロセッサ２０８はインターフェイス制御器２０６の制御の下でＵＳＡＲＴ２１０へのデータの転送を開始する。ＵＳＡＲＴ２・− １０は並列データを直列形式に戻し、インターフェイス２１１及びデータセット１０５を介して遠隔データセンタに送信する。

データセット１０５からホストプロセッサにデータを送るために、ＵＳＡＲＴはデータセット１０５の受信チャネルを連続的て監視するようにプログラムされている。

受信されたデータのブロック全体がインターフェイス制御器２０６の制御のもとてメモリ２０７の出力バッファに書込まれると、マイクロプロセッサ２０８は状態レジスタ内の１ビツトをセットして、データブロックの転送が可能であることをホストプロセッサに知らせる。ホストプロセッサはこれ知応動してインターフェイス制御器２０５に出力レジスタ読出し命令を送シ、制御器２０５はメモリから出力レジスタへのデータパケットの伝送を制御する。次いで出力レシスタ内のデータは出力レジスタから読出されホストプロセッサに送られる。この動作はデータブロック内のすべてのデータ語がホストプロセッサに送られるまで続けられる。

平常モードでは、インターフェイス装置１０３は、データセット１０５から受信されるデータ、あるいはホストプロセッサから受信される命令とデータのいずれかに応動して、ホストプロセッサとデータセット１０５との間のデータ転送を続ける。メモリ２０７内のマイクロプロセッサのためのプログラムが、たとえば停電やホストプロセッサの初期化等のため罠損われると、インターフェイス装置は平常モードを終了する。このような場合には、マイクロプロセッサ２０８を制御するためのプログラムをメモリ２０７に再書込みする必要がある。これは、ホストプロセッサが状態レジスタのＰ　ＤＭＡ及びＬＰＭビットに書込みを行うことによって実行される。これらのビットがともにセットされると、インターフェイス装置１０３は下降書込み準備モードになる。

インターフェイス装置が下降書込み準備モートになると、ホストプロセッサにはホストアクセスバッファを介してアドレスバスへのアクセス権が与えられ、インターフェイス制御器２０５のアドレスが可能となる。ホストプロセッサは制御器レジスタをアドレスし、マイクロプロセッサのためのプログラムをメモリ２０７、に書込むために用いられる初期メモリアドレス及び語数を書込む。

初期メモリアドレス及び語数がインターフェイス制御器２０５へ書込まれた後、ホストプロセッサは状態レジスタのＰ　ＤＭＡ及びＬＰＭヒツトに書込みを行ってインターフェイス装置を下降書込みモードにする。

インターフェイス装置が下降書込みモードになると、マイクロプロセッサのためのプログラムがインターフェイス制御器２０５の制御の下でホストプロセッサからメモリ２０７に書込まれる。プログラムのメモリ２０７への書込みが終了すると、ホストプロセッサは再び状態レジスタへの書込みを行い、インターフェイス装置を平常モードにする。インターフェイス装置が平常世−ドに々ると、マイクロプロセッサはインターフェイス装置の制御を取り戻し、ホストプロセッサとデータセット１０５との情報転送を制御する。

上記の直接メモリアクセスインターフェイス構成は本発明の原理の実施例にすぎず、当業者にとっては本発明の精神と範囲を逸脱することなく多数の他の構成が可能であることはいうまでもない。

特潤５９−５旧７６２　（９）国際楯杏報牛

Claims

【特許請求の範囲】

１．　ホストプロセッサと周辺装置との間でデータを転送するために、該ホストプロセッサが信号を転送するための情報ハスに接続可能で、該周辺装置がデータハス及びアドレスバスによって相互接続されたメモリ及び周辺プロセッサを持ち、該周辺プロセッサが制御器アドレス信号？該アドレスバスに発生しメモリアドレス信号を該データバスに発生するよう構成された直接メモリアクセス・インターフェイス装置において；該情報バス及び該データバスの間で転送されるデータを蓄えるバッファ手段と、該アドレスバス及び該データハスに接続され該アドレスバスからの制御器アドレス信号と該データハスがらのメモリアドレス信号とに応動し、転送されるデータが蓄えられる該メモリ内の位置を表わすメモリアドレス信号を該アドレスバスに発生するインターフェイス制御器手段と、該ホストプロセッサからの制御器アドレス信号を該アドレスバスに転送するためのアクセス手段とが含１れることを特徴とする装置。２ｆ８ｉ求の範囲第１項に従った装置において、該ホストプロセッサからの制御信号に応動して該周辺プロセッサ該データバス及び該アドレスバスに信号を発生することを禁止するだめの制御１８号を発生する状５態手段が含まれることを特徴とする装置。３、請求の範囲第２項に従った装置において、該インターフェイス制御器手段が、メモリアドレス信号の一部を該アドレスバス上に発生しメモリアドレス信号の残りの部分を該データバス上に発生する直接メモ、シアクセス制御器手段と、該データ１１ス上の該メモリアドレスの残りの部分を該アドレスバスに転送するためのレジスタ手段とを含んでいることを特徴とする装置。４　請求の範囲第３項に従った装置において、該バッファ手段が、該通信ハスから該データバスへデータを転送する第１のバッファ手段と、該データバスから該通信ハスへデータを転送する第２のバッファ手段とから成ることを特徴とする装置。５　データ部及びプロクラム部を持つメモリと周辺装置プロセッサとを含む周辺装置とホストプロセッサとの間でデータを転送するためのメモリアクセスインターフェイス装置において、該ホストプロセッサと該メモリとの間で転送されるデータ及びプロクラムを含む情報を蓄えるだめのバッファ手段と、該周辺プロセッサからの制御信号に応動して該バッファ手段と該データ部との間でデータ情報を転送するための該データ部のメモリアドレス信号を発生し、また該ホストプロセッサからの制御信号に応動じて該バッファ手段と該プロクラム部との間でプログラム情報を転送するだめの該プロクラム部のメモリアドレス信号全発生するためのメモリ制御手段とが含１れることを特徴とする特許６、　請求の範囲第５項に従ったメモリアクセスインターフェイス装置において、該周辺装置プロセッサ及び該メモリを相互接続するアドレスバス及びデータバスが該周辺装置に付随していることと、該バッファ手段が該データバスに接続さ・れ該メモリ制御手段が該アドレスバス及び該データバスに接続されていることと、該メモリ制御手段が該ホストプロセッサの制御信号に応動して該データバスから該アドレスバスに情報を転送するだめの転送手段を含んでいることと、該メモリ制御手段が該アドレスバス上の情報に応動して該データバス上の情報を蓄えることとを特徴とする装置。７、　請求の範囲第６項に従ったメモリアクセスインターフェイス装置において、該ホストプロセッサからの制御信号に応動して該メモリ制御器手段及び該転送手段を選択的に制御するための状態レジスタ手段が含まれることを特徴とする装置。８　請求の範囲第６項に従ったメモリアクセスインターフェイス手段において、該ホストプロセッサからの制御信号に応動して周辺プロセッサ禁止信号を選択的に発生する手段が含捷れることを特徴とする装置。