JPS6155743A - エラ−検出、分離および回復装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 以下の順序で本発明を説明する。

Ａ、！！業上の利用分野 Ｂ、開示の概要 Ｃ０従来の技術 り９発明が解決しようとする問題点 Ｅ０問題点を解決するための手段 Ｆ、実施例 Ｆｌ、全般説明（第１Ａ図、第１Ｂ図、第２図）Ｆ２．
アダプタにおけるデータの流れ図（第３図）Ｆ３．裁定
装置の動作（第４図） Ｆ４．３状態制御ロジツクの動作（第５Ａ図〜第５Ｄ図
） Ｆ′５０割込み動作におけるデータの流れ（第６図）Ｇ
０発明の効果 Ａ、産業上の利用分野 本発明はマルチプロセッサアレイと、エラーの分離、分
析およびエラー状態からの回復、および相互接続するデ
ータバスならびにアドレスバスのアクセスの制御を行な
う装置とに係る。

本出願は同時出願の米国特許出願第６４４８８２号（１
９８４年８月２７日）、同第６４４８８９号（同前）に
密接に関連する。

Ｂ、開示の概要 本発明のマルチプロセッサアレイでは、制御マイクロプ
ロセッサは共通に接続されたアドレスおよびデータバス
を複数の周辺マイクロプロセッサにインタフェースする
。メモリマツプドＩ／Ｏインタフェースは、２つのプロ
セッサの間で信号の受取りと交換を相互に行ない、かつ
３つ以上のプロセッサの間でデータの受取りと交換を相
互に行なうため、バスへまたはバスからのアクセスを制
御する１個々のプロセッサは、各プロセッサと相互接続
しているデータバスおよびアドレスバスの間に接続され
た複数の３状態スイツチにより選択的に分離可能である
。エラー検出および制御ロジックは１個々のプロセッサ
へ制御線を介して接続され、そのエラー表示に応答し、
制御線を介して。

すべての前記マイクロプロセッサへのマルチポイントエ
ラー信号をアクティブにする。この信号は、そのとき前
記バスを制御しているプロセッサによす、その動作を中
止する信号と解釈され、かつ前記制御マイクロプロセッ
サで、前記エラーの原因を分析するため割込みをする信
号と解釈される。

制御マイクロプロセッサは、メモリマツプドエ／Ｏ命令
を個々の３状態選択分離装置および、またはＩ／Ｏマイ
クロプロセッサのどれかに送り、プロセッサを前記バス
からそれぞれ分離するか、またはエラー分析ルーチンで
前記プロセッサを制御することができる０本発明の装置
は更に、前記制御マイクロプロセッサに関連したマシン
検査レジスタ６．およびバスマスタレジスタを含む、こ
れらのレジ゛スタは、前記制御マイクロプロセッサによ
り書込み、かつ前記Ｉ／Ｏマイクロプロセッサの１つに
よってだけ読取ることができる。

Ｃ０従来の技術 従来のいくつかの診断ルーチンおよびアーキテクチャに
はマルチプロセッサアレイ用のものもあるが、これらは
一般に、制御プロセッサにより実行されるルーチンに依
存しており、インタフェースする他のプロセッサの各々
にある信号線およびステータスレジスタを分析してエラ
ーのソースを見つける。この動作は有効ではあるが、制
御プロセッサの時間をかなり使用し、インタフェースす
るプロセッサの１つがハングアップ（停止）する。

すなわち制御プロセッサからのコマンドに応答しない流
動状態になると１回復する手段が得られない。

Ｄ０発明が解決しようとする問題点 前述のような従来の技術の欠点にかんがみ、本発明の目
的は、マルチプロセッサ・アレイに、マルチプロセッサ
エラーの検出、分離および回復装置を設けることである
。

Ｅ０問題点を解決するための手段 本発明のマルチプロセッサアレイのエラー検出・分離お
よび回復装置では、制御マイクロプロセッサは共通に接
続されたアドレスおよびデータバスを複数の周辺マイク
ロプロセッサにインタフェースする、メモリマツプドＩ
／Ｏインタフェースは、２つのプロセッサ間での相互の
信号の受取りと交換を行ない、かつ３つ以上のプロセッ
サ間での相互のデータの受取りと交換を行なうため、バ
スへまたはバスからのアクセスを制御する１個々のプロ
セッサは、各プロセッサと相互接続しているデータバス
およびアドレスバスの間に接続された複数の３状態スイ
ツチ（ドライバ／レシーバＴＳ）により選択的に分離可
能である。エラー検出および制御ロジックは、個々のプ
ロセッサへ制御線を介してすべてのマイクロプロセッサ
へのマルチポイントエラー信号をアクティブにする。こ
の信号は、そのとき前記バスを制御しているプロセッサ
によ、す、その動作を中止する信号と解釈され、かつ劃
−御マイクロプロセッサで、前記エラーの原因を分析す
るため割込みをする信号と解釈される。

制御マイクロプロセッサは、メモリマップドエ／Ｏ命令
を、個々の３状態選択分離装置ＴＳおよび。

またはＩ／Ｏマイクロプロセッサのどれかに送り、プロ
セッサを前記バスからそれぞれ分離するか、またはエラ
ー分析ルーチンで前記プロセッサを制御することができ
る６本発明の装置は更に、制御マイクロプロセッサに関
連したマシン検査レジスタおよびバスマスタレジスタを
含む。これらのレジスタは、制御マイクロプロセッサに
より書込み。

かつＩ／Ｏマイクロプロセッサの１つによってだけ読取
ることができる。

Ｆ、実施例 Ｆｌ、全般説明（第１Ａ図、第１Ｂ図、第２ｍ＞次に本
発明の良好な実施例を図面を参照して説明する。同一の
要素が、説明の箇所により、または図面によって表現が
異なることがであるが、同じ参照番号を用いる限り同一
のものである。

本発明の実施例は、当業者がプロセッサの割込み、特に
モトローラ６８０００のようなプロセッサの場合につい
てその概要を承知しているという前提で説明する。実施
例では特にこのようなプロセッサを用いるが、本発明は
特定のプロセッサに限定されるものではない、従って、
詳細な流れ図やマシンコードリストは１本発明の理解に
は必要としないので、本明細書には記載しない、このよ
うなリストは、特定のプロセッサの動作で用いるのに限
定され、実行すべき機能および特定のプロセッサ泪にセ
ットされた命令を理解できる通常の技術を有する者であ
れば容易にプログラミングすることができる。

第２図は、本発明の良好な実施例における高いレベルの
全体的なアーキテクチャおよびデータの流れを示す０図
面下部のユーザインタフェースと表示された破線から下
の装置はすべて普通の通信設備であって、モデム、通信
回線、ターミナル。

集合制御装置およびホストＣＰＵを含む、これらの装置
はすべて異なった速度、プロトコルおよびデータ形式で
運用され１本発明の良好な実施例の通信アダプタの通信
ボートにインタフェースされる。ホストＣＰＵへ又はホ
ストＣＰＵからのメツセージは、図面上部に示された１
種々の内部レジスタ空間を含む破線枠内のメインメモリ
（ＲＡＭ）１６にある待ち行列に加えられる。メインメ
モリ１６内の特定の内部レジスタは別に図示されている
。メインメモリ１６の待ち行列内のメツセージは、個々
の通信アダプタ７により制御されるＤＭＡを介して直接
にロードされる。各アダプタは制御読プロセサと同じタ
イプのマイクロプロセッサを有する。各アダプタには、
それが取付けられているユーザ及び与えられた通信ボー
トのプロトコル、フォーマット及び所望のスピードに従
ってメツセージをフォーマツティングあるいはデフォ−
マツティングする役割が与えられている。従って。

メインメモリ１６とのデータ交換は、フレーム文字、同
期文字等を含まない純粋なデータ交換であるので、複数
のユーザ間の通信が容易になる。ユーザはすべて、ユー
ザごとに異なったプロトコルおよびフォーマットを用い
てそのユーザに関する限りトランスペアレントな方法で
通信を行なうことができる。なぜなら、ユーザがインタ
フェースする個々のアダプタ７は、必要に応じてプロト
コルおよびフォーマットの間の変換を行なう複雑なタス
クを処理し１通信を可能にするからである。

第２図で、購内のユーザターミナル１は、集合制御装置
６を介して通信アダプタ７の通信ボート９に接続可能な
装置の１つとして図示されている。

アダプタ７は、ユーザからのメツセージ、または遠隔地
のホストＣＰＵ４からユーザへのメツセージを処理する
通信コントローラ・メツセージ集線装置・マルチプレク
サ内に設けられている。＠話回線が遠隔地への通信に必
要となる場合、ユーザインタフェースのモデム５（外部
）が図示のように使用される。サービスアダプタ８は１
通常の動作モードでは通信アダプタであり、ＤＭＡ／Ｍ
ＭＩＯインタフェース（インタフェース／Ｏ）にインタ
フェースされる。インタフェース／Ｏは、他のアダプタ
７も使用するシステムデータバスおよｑアドレスバスな
らびに制御線を含む、専用サービスバスおよびアドレス
バスを含む専用サービスインタフェース（インタフェー
ス１１）は、図示のように１通信回線および遠隔地のモ
デム５を介してリモートのターミナル３に接続されたサ
ービスモデム５を介して受取ったコマンドによりサービ
スアダプタ８が使用することができる。専用サービスイ
ンタフェース１１はサービスアダプタ専用のＲＯＭ１７
を含む、ＲＯＭ１７は制御および診断ルーチンを含み、
リモートのターミナル３からアクセスし、マシン全体の
素子を動作させてエラーのソースを発見することができ
る。ＰＳ（プログラム状、１１）レジスタ１８えよびＢ
Ｅ／ＭＣ（バスエラー／マシンチェック）レジスタ１９
は特に、制御プロセッサ１５がたとえ使用禁止または動
作不能になることがあっても、専用サービスインタフェ
ース１１により使用することができる。

ユーザターミナル１からのデータの流れは、通信アダプ
タ７、ＤＭＡ／ＭＭＩＯインタフ二−ス１ｏ、３状態ド
ライバ／レシーバ（ＴＳ）１２゜およびシステムバス１
３を介してメインメモリ（ＲＡＭ）１６に至る。他のレ
ジスタ１８〜２３もＲＡＭ１６の一部分であるが、別個
に図示されている。従って、第２図で破線枠内のすべて
の部分は実際にはＲＡＭ１６の一部分である。

３状態ドライバ／レシーバ（ＴＳ）１４は制御プロセッ
サ１５のインタフェースを分離する。また、他のＴＳ　
（第１Ｂ図３４）よりアダプタ７の通信アダプタインタ
フェースがＤＭＡ／ＭＭＩ０インタフェースから分能さ
れる。

第２図の基本的マシンは最大１６の通信回線に対応する
アダプタ７をサポートし、アダプタ７は１つまたは２つ
のボート９をサポートすることができる。なお１図示さ
れてはいないが、基本的マシンは、多くの、マイクロプ
ロセッサによるシステム設計で通常行なわれるように、
制御プロセッサの制御プログラムを記憶するためのディ
スケットアダプタおよび駆動装置も含む、このディスケ
ットアダプタおよび駆動装置は、アダプタ７と同ばタイ
プのインタフェース／Ｏによりインタフェースされるが
、これは本発明の理解には不要であるので沿示を省略す
る。

本発明の良好な実施例では、制御プロセッサ１５はモー
トローラ社のＭＣ６８０００を用いることがある。ＭＣ
６８０００はクロック周波数８ＭＨｚのプロセッサで、
１６ビツトの両方向性データバスと、上位データストロ
ーブおよび下位データストローブの両者を組込む２３ビ
ツトアドレスバスを提供するので、１６Ｍバイトを越え
るメモリアドレシング範囲が与えられる。良好な実施例
でＭＣ６８０００は、８個の３２ビツトデータレジスタ
、７個の３２ビツトアドレスレジスタ、ユーザスタック
ポインタ、監視スタックポインタ、３２ビツトプログラ
ムカウンタおよび１６ビツトステータスレジスタを提供
する。データレジスタは、８ビツトバイト、１６ビツト
ワードおよび３２ビツトの長いワードのデータを操作す
るのに使用される。アドレスレジスタおよびシステムス
タックポインタは、製品の文献に記載されているように
、ソフトウェアスタックポインタおよびベースアドレス
レジスタとして使用することができる。

更に、レジスタは１６ビツトおよび３２ビツトのワード
のアドレス操作に使用することもできる。

また、レジスタはすべて、インデックスレジスタとして
使用することができる。

ＭＣ６８０００は、当業者にはよく分っているように割
込み駆動型プロセッサである０種々の割込レベルとそれ
らの相互作用については後で説明する。先ず、第１Ａ図
および第１Ｂ図で、全体的なデータの流れおよび制御ア
ーキテクチャについて詳細に説明する。

第１Ａ図と第１Ｂ図は一点鎖線部分で上下に接続される
。第１Ｂ図の中央から少し上方寄りの破線はＤＭＡ／Ｍ
ＭＩＯインタフェースのすべての素子を区分している。

この破線の下側にアダプタ７およびＴＳ　（３状態ドラ
イバ／レシーバ）３４がありすべてのアダプタ７および
ポート９はＴＥ０１により制御ユニットと分離される。

これらのアダプタ７の各々には識別分の番号が付与され
ている。各アダプタ７は、１つまたは２つのポート９を
インタフェースすることができ、ディスケットアダプタ
（図示せず）またはサービスアダプタ８のような専用機
能を有するものもある。データの流れは、ポート９から
個々のアダプタ７に、更にアダプタ７からＴＥ０１を径
てＭＭＩＯインタフェースバス／Ｏに達するが、ＴＥ１
２によりシステムのデータバスおよびアドレスバス１３
から分離される０個々のアダプタ７は、ＩＦｌ込みサー
ビスまたはメインメモリ１６のＤＭＡアクセスが必要に
なると、バス要求（ＢＲ，〜ＢＲＮ）または割込要求（
Ｉ　Ｒ）信号を生成する。これらの要求信号は線５０ま
たは共通割込ａ（ＩＲ）を介して裁定装置／ＩＶＮ　（
割込みベクトル番号）発生器２９に送られる。ＩＲ倍信
号裁定装置／ＩＶＮ発生器２９およびＩＣＬ（′Ｊｓ込
み制御ロジック）６６に供給される。

ユーザからの入力データはアダプタ７でフレーム文字お
よびフォーマット文字が取除かれ、トランジスタロジッ
クレベルに変換される。アダプタ７は、裁定装置でバス
アクセスが許可されると。

個々のアダプタプロセッサによりセットアツプされた位
置で、ＤＭＡ動作によりデータバスからメインメモリ１
６にデータを直接転送する。

アダプタ７でアダプタプロセッサへのサービスが必要な
場合、割込み要求が、裁定装置／ＩＶＮ発生器２９によ
り、競合する他の割込み要求の中で調整され、アーキテ
クチャの物取的位置により決まる最高の優先順位のアダ
プタ７が選択されると、裁定装置ｉ！／ＩＶＮ発生ｍ２
９は、メインメモリ１６内の開始アドレスを与える割込
みベクトル番号を生成し、制御プロセッサ１５は命令を
取出し、アダプタ７が指示する特定のタイプの割込みを
実行する。

種々のマシン制御１ＭＭＩ○制御機能およびデコーダ、
割込み制御ロジック、バスエラー／マシン検査ロジック
ならびにエラー制御について、以下個別に説明する。

１′ユニツト　゛みレベル 図示のシステムでは、制御ユニットに前述のＭＣ６８０
００のマイクロプロセッサを用いている。

このマシンは８つの割込みレベルと１つの全体的な割込
みレベルを有する。これらのレベルについて本発明に関
連して説明する。

バスエラーレベル：これは全体的なエラーレベル割込み
で、エラーが検出され、制御プロセッサ１５がバスを制
御している場合に、制御ロジック２７により活性化され
る。このエラーはＢＥ／ＭＣレジスタ２６がリセットさ
れ、がっ外部バスのＴＥ１２が再び使用可能になるまで
、インタフェース／Ｏを使用禁止する。制御ユニットの
割込み制御ロジック（ＩＣＬ）６６は、バスエラーが生
じた後に割込みがサービスされるのを阻止する。

ＩＣＬ６６は割込みを禁止するラッチを含む０割込みは
、このラッチがリセットされると再び可能になる。

割込みレベル７：このレベルは本発明とは無関係なディ
スクダンプおよび検査機能に割当てられる。

割込みレベル６：アダプタ７はこのレベルで制御割込み
を行ない、裁定装置／ＩＶＮ発生器２９により割込みベ
クトル番号が生成される。制御割込みは、アダプタ７に
より生成される３つの割込みクラスの１つで、他の２つ
は、動作割込みおよびアダプタ７のマシン検査である。

後者の２つの割込みクラスは、後述の割込みレベル１で
生じる。

これらの割込みは、バス許可（ＢＧ）信号により割込み
が背定応答（ＡＣＫ）されているアダプタ７によりリセ
ットされる。バス許可信号についてはＤＭＡインタフェ
ースの項で説明する。

他のレベル６の割込みは、サービスモードでサービス機
能に専用されるサービスアダプタ８からの割込みである
。　　　・ 割込みレベル５：これは、アドレスが識別されたことを
制御プロセッサ１５に知らせるアドレス検出割込みであ
る。この割込みはレベル５の割込みＡＣＫサイクルを復
号することによりリセットされる。

割込みレベル４：これは、アダプタ７がバスマスタで、
エラーが制御ロジック２７により検出されるとアクティ
ブになるマシン検査レベルである。

このレベルは、デコーダ２８を介して制御プロセッサ１
５により指示されたＭＭＩＯコマンドでリセットされる
。

割込レベル３：これはエラー回復レベルの割込みで１割
込みレベル４がセットされるとセットされ、レベル３で
割込みＡＣＫサイクルの復号によりリセットされる。こ
のレベルはまた、制御プロセッサ１５で用いられる制御
プログラムの動作レベルである。

割込レベル２は予備のレベルである。

割込みレベル１：このレベルは、アダプタ７からの動作
割込みおよびマシン検査割込みの場合に使用され、裁定
装置／ＩＶＮ発生器２９により割込みベクトル番号が生
成される。

割込みレベル０：これは、最も低いアプリケーションタ
スク動作レベルの割込みである。このレベルのアプリケ
ーションタスクは完了または停止点のいずれか早く起き
る方の時点まで続行する。

メモリデータフロー 記憶制御装置とメインメモリ１６の間のデータ転送は、
１６データピツトと２パリテイビツトを含む１８ビツト
のインタフェースを用いる。メインメモリ１６の割込み
動作の場合、データは、１バイ１〜またはワードとして
、制御プロセッサ１５または接続されているアダプタ７
の１つから書込むことができる。ＥＣＣ（エラー修正コ
ード制御ロジック）３０は、１６データピツトに関連し
て６ビツトのエラー修正コードを生成する。従って、１
バイトの書込みを必要とする書込命令は、読取り・変更
・書込サイクルを用い、６検査ビツトは１６ビツトのワ
ードのステータスを正確に反映する。１ワードまたは半
ワードの動作は、制御プロセッサ１５によりセットされ
た上位または下位のデータストローブによって選択され
る。アドレスチャネルの最下位ビットは、予定のデータ
転送のタイプと組合わせて上位のデータストローブで使
用する。若しこのビットが０なら、上位のデータストロ
ーブが生じる。若しこのビットが１なら。

下位のデータストローブが生じる。アダプタ７からのＤ
ＭＡ書込みの場合の一定の書込動作は全ワード（２バイ
ト）動作を必要とする。ＤＭＡインタフェースにより、
ワード転送の要求を制御ロジック２７に送ると上位およ
び下位のデータストローブがアクティブになり、２つの
データストローブが生じる。

全ワード書込み動作で、６個のＥＣＣ検査ビットがＥＣ
Ｃ制御ロジック３０で生成され、１６データピツトとも
にメインメモリ１６に書込まれる。

ワード書込み動作はバイト書込動作を除き１メモリサイ
クルしか必要としないが、バイト書込動作の場合、アド
レスが与えられたバイトは、関連するバイトおよび６検
査ビツトともにアレイから読取られる。書込まれる予定
のバイトは新しいデータを反映するように変更され、次
いで１６データピツトを用いて新しい６検査ビツトが生
成される。

それによって生じる１６データピツトおよび新しい６検
査ビツトはメインメモリ１６に再書込みされる。

システムロジック システムロジックは通常、変更しないまま設けられてい
るので、そのすべてが図面に詳細に示されてはいない、
システムロジックは、クロック生成ならびに種々の論理
機能のタイミング信号、使用可能になれば０．５秒ごと
にレベル１の割込みを生じるプログラムイネーブルタイ
マまたはカウンタ、カード選択、チップ選択、ＲＯＭお
よびＲＡＭのアドレス復号ならびにリフレッシュ動作、
デコーダ２８に示すようなメモリマツプＩ／Ｏ機能を含
む、このブロックは、操作員の制御パネル（図示せず）
のプログラム制御のアドレスの復号、システム制御ラッ
チおよびＴＳのセットおよびリセット、ならびに制御プ
ロセッサ１５からアブブタ７への割込み要求の機能を含
む。

システムロジックにおける新しい機能ユニットは裁定装
置／ＩＶＮ発生器２９であるにれは、アダプタ７からの
割込み要求の裁定、ＤＭＡ動作で制御プロセッサ１５へ
のＤＭＡバス要求の裁定。

バス許可ＡＣＫ信号の生成による、ＤＭＡ動作の記憶サ
イクルの制御、およびＤＭＡ動作中の３状態アドレスお
よびデータバスの制御を処理し、また１割込みベクトル
番号生成および割込み要求裁定も処理する。

バスエラー／マシン　査レジスタ ＢＥ／ＭＣレジスタ２６は、エラーが検出されるごとに
エラー表示を記憶する。エラーが検出され、制御プロセ
ッサ１５がバスマスタである場合。

このレジスタでビットがセットされ、バスエラー信号は
、１サイクルの間アクティブになる。その結果、バスエ
ラー例外処理ルーチンが実行される。

個々のアダプタ７がバスマスタのときエラーが制御プロ
セッサ１５で検出されると必ずＢ　Ｅ　／　Ｍ　Ｃレジ
スタ２６でビットがセットされ、エラーが検出されたと
きにアダプタ７がバスマスタであったことを表示する。

ビットは、エラーの原因を表わすのにもセットされ、制
御プロセッサ１５へのレベル４の割込みがアクティブに
なる。この動作により、レベル３の割込みによるエラー
回復ルーチンも実行される。また、アダプタ７がバスマ
スタのときエラーが発生すると、バスマスタの番号は、
裁定袋ｒ１１．／ＩＶＮ発生器２９にあるロジックに記
憶され、後に、制御プロセッサ１５からのＭＭＩ○命令
により読取ることができる。

エラー信号は、どのプロセッサがバスマスタであるかど
うかに関係なく、常にＤＭＡインタフェースのレベルに
活性化される。若しあるアダプタ７が現にバスマスタで
あれば、このエラー信号により、そのアダプタ７はＤＭ
Ａインタフェースへのすべての信号を使用禁止する。Ｂ
Ｅ／ＭＣレジスタ２６のビットがセットされると、すべ
てのアダプタ７のＤＭＡアクセスは阻止される。ＢＥ／
ＭＣレジスタ２６には１６のビットがあり、その出力Ｅ
ユ〜ＥＮは、第１Ｂ図に示すように、制御ロジック２７
に供給される。前記１６ビツトのそれぞれの意味は下記
のように定義される：ビット０：このビットはパリティ
エラーである。

パリティ検査は、ＥＣＣ制御ロジック３０で書込まれた
データ、または制御プロセッサ１５の入力で読取られた
データについてＰＣ（パリティチェッカ）３１および３
２により実行される。ＰＧ、　（ベリティ発生器）３３
は制御プロセッサ１５の出力で動作し、所要のパリティ
出力を生成する。

ビット１：このビットはメインメモ、リ　（ＲＡＭ）１
６からの二重ビットエラーである。ＥＣＣ制御ロジック
３０は単一ビットエラーを修正することができるが、二
重ビットエラー（ＤＢＥ）は１図示のように、ＢＥ／Ｍ
Ｃレジスタ２６に入力するＤＢＥ信号をアクティブにす
る。エラーが生じたときのバスマスタは、後に説明する
ように、ビット６により表示される。二重ビットエラー
はＲＡＭ１６内で生じる可能性が最も大きい。

ビット２：これはリフレッシュアンダーライン（ＲＵ）
である、このビットはＲＡＭ１６により生成され、ＢＥ
／ＭＣレジスタ２６にＲＵ倍信号して供給される。この
動作は、リフレッシュ選択サイクルが、ＲＡＭ１６の動
的リフレッシュに必要な指定された時間内にアクティブ
でなかった場合に生じる。

ビット３：これはアクセスエラー／データＡＣＫタイム
アウトエラービットである。このエラーは下記の７項目
のいずれかの原因により生じる：（ａ）ＲＡＭ１６の保
護領域への書込みが試みられた。

（ｂ）　７ダプタ７によるＲＡＭ１６内（７）ＭＭＩＯ
空間へのアクセスが試みられた。

（Ｃ）スーパバイザデータモードではないときに制御プ
ロセッサ１５によりＭＭＩＯ空間がアクセスされた。

（ｄ）ＲＡＭ空間に実現されていない領域の読取りまた
は書込みが試みられた。

（ｅ）ＲＯＭ１７の書込みが試みられた。

（ｆ）４マイクロ秒内に付属装置（記憶制御装置または
アダプタ）から制御プロセッサ１５にデータ転送背定応
答（ＡＣＫ）が返されなかった。

（ｇ）バスマスタになっているアダプタ７が４マイクロ
秒内にス１−ローブを非アクティブにしなかった。

これらの原因の中のどれによってエラーが生じたかは、
次に説明するように、ＢＥ／ＭＣレジスタ２６にある他
のそれぞれのビットがセットされているかどうかによっ
て決まる。

ビット４：これはタイマ割込みがリセットされていない
ことを表わす。

ビット５：これはＤＭＡタイムアウトである。

このビットは、バス許可（ＢＧ）信号を受取ったアダプ
タ７が２マイクロ秒内にバス許可ＡＣＫ信号を返さない
場合にセットされる。

また、２マイクロ秒以上前に肯定応答されたデータ転送
をアクティブにする制御プロセッサ１５からのＭＭＩＯ
命令により選択されたアダプタ７はこのビットをセット
し、バスマスタのアダプタ７による転送サイクルの開始
の失敗もこのビットをセットする。これは２マイクロ秒
内にアドレスストローブをアクティブにしないアダプタ
７により指示され、このビットがセットされる。

ビット６；これはバスマスタ標識である。このビットが
セットされている場合、エラーが検出されたときのアダ
プタ７はバスマスタであったことを意味する。

ビット７：これはアクセスタイプの標識である。

このビットかセットされている場合、エラー発生時の動
作は読取り動作であってことを表わし、このビットがセ
ットされていない場合は、書込み動作でエラーが発生し
たことを表わす。

ビット８：これはＲＡＭ書込み領域は保護規定違反であ
る。これは、スーパバイザデータモード以外で、アダプ
タ７または制御プロセッサ１５がＲＡＭ１６の保護領域
に書込みを試みたことを表わす。

ビット９〜１１：これらのビットはＲＡＭカード選択ビ
ットで、エラーが検出されたときにＲＡＭ１６のどの記
憶セクションが選択さ九ていたかを表わす。

ビット１２：このビットはＲＯＭカード選択ビットで、
エラーが生じたときにＲＯＭカードが選択されていたこ
とを表わす。

ビット１３：このビットは、制御プロセッサ１５が停止
されたことを表わす停止ビットである。

ビット１４および１５：これらは未使用の予偏ビットで
ある。

メモリマツプドＩ／Ｏ　　ＭＭＩ’０ デコーダ２８は、制御ラッチのセットおよびリセット、
制御情報のアダプタ７への書込み、および必要なときア
ダプタ７のＭＣレジスタの読取りに使用される。一般に
、ＭＭＩＯ動作は、アドレスバスのアドレス可能範囲を
有するが、記憶空間には割当てられていないアドレスの
復号によって制御されたＩ／Ｏ動作を構成する。これら
のアドレスは、復号されると、制御プロセッサ１５また
は接続されているアダプ、タフの制御命令として使用さ
れる。ＭＭＩＯ動作は制御プロセッサ１５により開始さ
れ制御される。動作自体は、アドレス指定されたＭＭＩ
Ｏ空間へまたはデータを転送する１つのロード命令また
は書込み命令の実行からなる。ＭＭＩＯ動作の場合、制
御プロセッサ１５はバスマスタであり、動作はスーパバ
イザデータモードで実行されなければならない。ＭＭＩ
Ｏにより実行されるのはニ アダブタフのリセット（各アダプタ７はこのコマンドに
対する特定のＭＭＩＯアドレスを有する）アダプタ７の
イネーブル、アダプタ７のディスエーブル、指定された
アダプタ７への割込み、指定されたアダプタ７でのマシ
ン検査レジスタの読取り１個々のアダプタ７へのサービ
ス割込みのセット、または基本的な保証検査のないアダ
プタ７のリセット、もしくはディスケットアダプタのプ
ログラムスイッチの読取りの動作である。

第１Ａ、Ｂ図に示す設計では１８個までのアダプタ７が
使用されることがあり、これらはその物理的位置により
優先順位が指定される。これらのアダプタ７は順次に番
号が付与され、＃１のアダプタ７には、裁定装置２９の
制御ユニットで最低の優先順位のＤ　Ｍ　Ａおよび割込
みが指定される。

最高の優先順位は、ディスケットアダプタ機能に予約さ
れている＃１８のアダプタ７に付与される。

ＭＭＩ○ロジックも、制御プロセッサ１５または記憶制
御装置とともに設置された種々のシステム制御機能を復
号するデコーダを有するが、４つの特定のＭ　Ｍ　Ｉ　
Ｏ命令は他の素子に割当てられる。

これらの素子には、バスマスタレジスタ（図示せず）１
、ＤＣ（データ比較）レジスタ２３、ＡＣ（アドレス比
較）レジスタ２２およびＦＳ（機能選択）レジスタ２４
がある。

ＤＭＡ　　　　’ｅ　　アクセス 図示のアーキテクチャにおいて、直接記憶アクセスは、
１バイトまたは複数バイトすなわちワードをメインメモ
リ１６へまたはメインメモリ１６から転送することがで
きるバスマスタ開始のＩ／Ｏ動作である。バスは、１８
ビツト（１６データビツトと２パリテイビツト）の両方
向性データを。

メインメモリ１６および接続されているアダプタ７また
はメインメモリ１６の間および制御プロセッサ１５の間
に供給する。そのため、バスマスタは、バスに接続され
、システムバスを制御することができるユニットと定義
される。バスマスタは。

データ転送の方向を決め、アドレスおよび制御情報を供
給して転送を管理し、書込み動作中、データを供給する
。ＤＭＡに接続されたいくつかのユニットはバスマスタ
になることができるから、裁定装置２９による裁定は、
任意の１つの時点でどのユニットがバスマスタとして動
作するかを決める。

ＤＭＡ動作中に、ＲＡＭ１６の記憶空間へのアクセスは
実アドレスを用いる。アダプタ７によるＤＭＡ動作は、
使用するアドレスをアダプタ７によってセットアツプす
るデータ転送である。インタフェースは一般的なりＭＡ
の場合を処理することが可能である。その場合、ＤＭＡ
コントローラは開始アドレスによりセットアツプされる
が、この動作は本設計では実現されない０個々のアダプ
タ７は、開始アドレス位置および制御プロセッサ１５か
らのカウントを入手し、アドレス情報を記憶する。アド
レス情報はＤＭＡを介°して、接続されているアダプタ
７に転送されるが、この転送はアダプタ７自身によって
開始され、制御される。

メインメモリ１６には各アダプタ７に割当てられる指定
された予備の空間はなく、アダプタ７に割当てられる記
憶空間は時間によって異なることがある。

ＤＭＡインタフェース信号 り、ＭＡインタフェースは１６データピツトと２バリ゛
テイビツトからなる１８ビツト幅の両方向性データバス
を含む、このデータバスは完全にアクティブである。Ｄ
ＭＡ読取り動作中、または制御プロセッサ１５からアダ
プタ７へのＭＭＩＯ書込み動作中、データバスは制御プ
ロセッサ１５に接続された制御ユニットロジックにより
駆動される。

アドレスバスはマルチポイントの２３ビツトバスで、か
つ両方向性で完全にアクティブである。

ＤＭＡ動作が行なわれていない場合、外部アドレスバス
は制御プロセッサ１５により駆動され、アドレスを監視
することが可能である。このバスは制御プロセッサ１５
から、アダプタプロセッサ４２へのＭＭＩＯ制御動作中
、制御プロセッサ１５に接続されたロジックにより駆動
される。

書込み信号線：これはバスマスタにより駆動されるマル
チポイント信号線である。書°込み信号はすべてのＩ／
Ｏ動作でデータバスによる転送方向を、３状態分離制御
ロジック（図示せず）に指示する。この動作は後に詳細
に説明する。、ＤＭＡ動作中、この信号の活性化はバス
マスタからＲＡＭ１６へのデータ転送を指示する。この
信号の非活性化はＲＡＭ１６からバスマスタへのデータ
転送を指示する。この動作は本明Ｍｉ書では読取り動作
という。

ＤＭＡインタフェースにおけるその他の制御線およびバ
スは下記のものを含むニ レベル１割込み：これは、制御プロセッサ１５の未定の
レベル１割込みを生じるアダプタ７により駆動されるマ
ルチポイント信号である。アダプタフは、データ割込み
またはアダプタ７のマシン検査割込みを生じると、この
信号線を活性化する。

レベル６割込み：これは、制御プロセッサ１５の未定の
レベル６割込みを生じるアダプタ７により駆動されるマ
ルチポイント信号である。これは、制御割込みがサービ
スを要求すると活性化される。

レベル１割込みＡＣＫ信号もサポートされ、この信号は
、アダプタ７からのレベル１割込みの割込みＡＣＫサイ
クルが実行されると制御プロセッサ１５により活性化さ
れる。レベル６割込みのＡＣＫ信号は、レベル６の割込
みＡＣＫが実行されると制御プロセッサＩＳにより活性
化されるマルチポイント信号である。

バス要求／割込みＡＣＫバス：これは１８線のバスで、
各アダプタ位置に１本のバス線が割当てられる。このバ
スは、裁定袋［／ＩＶＮ発生器２９によりマルチプレッ
クスされ、バス要求およびアダプタ割込み要求を処理す
る手段として作用する。制御プロセッサ１５がレベル１
割込みの割込みＡＣＫサイクルを実行すると、制御ユニ
ットにあるシステムロジックは、アダプタ７へのレベル
１割込みＡＣＫをアクティブにする。レベル６の割込み
ＡＣＫ信号が生じると、アダプタ７にレベル６割込みＡ
ＣＫ信号が与えられる。レベル１割込みＡＣＫ線がアク
ティブの場合、割込みを要求しているアダプタ７は、制
御プロセッサ１５にレベル１割込みが出されていた場合
、そのバス要求をアクティブにする。裁定装置２９はこ
れを割込み要求とみなしている。同じ動作がレベル６割
込みＡ　ＣＫの場合にも生じる。若しレベル１またはレ
ベル６の割込みＡＣＫ信号がどちらもアクティブではな
いなら、アダプタ７は、ＤＭＡ要求を有する場合、バス
要求線をアクティブにすることができる。

バス要求線動作ニレベル１またはレベル６の割込みＡＣ
Ｋ信号がアクティブでない場合、ＤＭＡ要求を生じるア
ダプタ７は、そのバス要求／割込要求線を活性化するこ
とができる。これは裁定装置２９によるＤＭＡ要求とみ
なされる。この線は、Ｉ／Ｏ／Ｏ０バスの制御を要する
接続されたアダプタ７のどれかにより駆動される。アダ
プタ７は、バス要求のためそのバス要求／割込み要求線
を活性化し、その状態を、バス要求が許可されるまで保
持しなければならない、バス要求は、レベル１またはレ
ベル６の割込みＡＣＫ腺がアクティブになるか、または
アダプタ７が使用禁止になる場合は除去される。アダプ
タ７はアクセスを許可されると、その転送動作の期間中
、バスマスタになる。

割込みＡｃｘＢ： 制御プロセッサ１５がレベル１割込みに応答して剤込み
ＡＣＫサイクルを実行しているとき、レベル１割込みＡ
ＣＫ線はアダプタ７に対して活性化される。レベル６割
込みおよびレベル６割込みＡＣＫ線の場合も同様である
。これらのＡＣＫ信号はどちらもアダプタ７を制御して
、ＤＭＡバス要求をバス要求／割込み要求線から取除く
、若しレベル１割込みＡＣＫがアクティブなら、制御プ
ロセッサ１５にレベル１割込みを示しているアダプタ７
は、そのバス要求／割込要求線を活性化する。レベル６
割込みＡＣＫがアクティブの場合もレベル６割込みを示
しているアダプタ７は同じように動作する１割込みは裁
定袋ｇ１２９の裁定ロジックにより符号化され、最高の
優先順位を有するアダプタ７からの要求が割込みベクト
ル番号の形式で制御プロセッサ１５に示される６割込み
ベクトル番号は、示された特定のタイプの割込みの、メ
モリにあるサービスルーチンの開始アドレスを制御プロ
セッサ１５に与える６ バス許可／割込み受入れバスは、前述のように。

１８信号線のバスで、各アダプタ位置に１線ずつ割当て
られている。このバスはバス許可を処理する裁定装置２
９によってマルチプレックスされ。

割込みするアダプタ７に、その割込みが制御プロセッサ
１５により受入れられていることを知らせる０個々のア
ダプタ７は、若しレベル１またはレベル６割込みＡＣＫ
の間アクティブなバス許可／割込み受入れ信号を認識す
れば、制御プロセッサ１５に示されている割込みのタイ
プに対応する符号化された割込みタイプ線（３ビツト）
を活性化する。裁定装置１２９におけるマルチプレック
ス動作は下記のように行なわれる。

バ丞血死夏生 バス許可信号は、裁定装＝２９のバス裁定ロジックによ
り生じ、バスをアクセスする予定の装置に与えられる。

バスを要求している装置は２つ以上あるかもしれないの
で、裁定装置２９の裁定ロジックはどの装置にバス制御
を許可するかを決める。物理的位置に基づいて優先順位
を与える集中裁定方法が図示のように実現されている。

＃１の位置に設置されたアダプタ７（アダプタ＃１８に
対応することがある）は最高の優先順位を有し、裁定装
置２９の接続ポートの最後の位置に設置されたアダプタ
７の優先順位は最下位である。バス許可信号はいったん
活性化されると、バス許可ＡＣＫ信号が活性化されるか
、またはバス許可が承認されないことが検出されるまで
は非アクティブにならない、アダプタ７はアクティブな
バス要求信号が生じている間にバス許可信号の活性化を
検出しない限り、バスマスタの権限でバスの信号を活性
化することは許されない。

′み戸゛入れ動 レベル１またはレベル６の割込みＡＣＫ信号がアクティ
ブの場合、制御プロセッサー５は１割込みが肯定応答さ
れているアダプタ７へのバス許可／割込み受入れ信号を
活性化する。アダプタ７は、そのバス許可／割込み受入
れ線がアクティブであり、レベル１またはレベル６の対
応する割込みが示されていることが分ると、符号化され
た割込みタイプの線を活性化し、制御ユニットに示して
いる割込みのタイプを表示する。最も高い優先順位で要
求しているアダプタ７からの特定の割込みベクトルは、
裁定装ｆｉｌ／ＩＶＮ発生器２９により生成される。

４ノ」」目しし４隻 バス許可ＡＣＫ信号はＤＭＡ動作中にバスアクセスを得
るのに用いられるマルチポイント信号である。この信号
は、アクティブなりＭＡババス求を生じ、かつバス許可
を受取るアダプタ７により活性化される。バス許可を受
取った後、アダプタ７は、前のバスマスタからのアドレ
スストローブ。

データ転送ＡＣＫおよびバス許可ＡＣＫ信号がすべて非
活性化されるまで待機して始めて、それ自身のバス許可
ＡＣＫ信号を活性化することができる。バスアクセスは
バス許可ＡＣＫ信号の非活性化とともに終了する。

アドレスストローブ信号は、ＤＭＡ動作を実行するとき
バスマスタにより生己るマルチポイント信号である。上
位および下位データストローブもバスマスタにより生じ
、その一方または両方が、１バイトまたは１ワードが必
要であるか、かつバイｈが下位または上位のどちらであ
るかを指示するのに使用される。

データ　゛　　応答 この信号は、Ｉ／Ｏ動作中に、アドレス指定されたアダ
プタ７、記憶制御装置またはシステムＭ。

ＭＩＯロジックにより生じるマルチポイント信号である
。この信号は、ＤＭＡ動作中におけるアダプタ７とメイ
ンメモリ１６の間の非同期動作、および制御プロセッサ
１５のＭＭＩＯ動作中における制御プロセッサ１５とア
ダプタ７の間の非同期動作を可能にする。書込動作では
、データ転送ＡＣＫ信号は、従装置がインタフェース上
の情報を入手し、サイクルが終了できることを表わす、
読取り動作では、データ転送ＡＣＫ信号は、従装置がデ
ータをデータバスに乗せ、従って制御プロセッサ１５が
それを読取ることができることを表わす、ＤＭＡ動作で
は、従装置はメインメモリ１６であり、データ転送ＡＣ
Ｋ信号は記憶制御装置により供給される。制御プロセッ
サ１５からアダプタ７へのＭＭＩＯ読取り／書込みサイ
クル中に。

アドレス指定されたアダプタ７は従装置であり。

データ転送ＡＣＫ信号を供給しなければならない。

エラー信号 これは、制御ロジック２７の記憶制御ロジックにより生
じるマルチポイント信号である。この信号は下記の中の
１つを表わすことができる＝（ａ）アダプタ７から受取
ったデータのパリティの誤り。

（ｂ）未設置記憶空間に対する読取りまたは書込み。

（ｃ）ＲＯＭ″ｆｌＪ：込みの試み、またはバス許可を
受取つたが２マイクロ秒内に応答しなかったために生じ
るタイムアウト。

（ｄ）アダプタ７がタイムアウト期限内にストローブを
非活性化しないために生じるタイムアウト。

（ｅ）メインメモリ１６からの二重ビットエラー６（ｆ
）記憶保護規則違反によるエラー。

エラー信号はアクティブなバスマスタのＩ／Ｏマイクロ
プロセッサにより入力として検出され、その場合、制御
プロセッサ１５へのインタフェースでアクティブになっ
ている信号はどれも使用禁止叫しなければならない。

クステムリセット これは次のリセットのどれかが生じると制御プロセッサ
１５により活性化される負のアクティブ信号である。

（ａ）＠源オンのリセット。

（ｂ）ＭＭＩＯ命令により実行されたリセット。

（Ｃ）サービスアダプタからのリセット。

（ｄ）ディスクダンプリセット。

（ｅ）プロセッサリセット命令の実行。

土二二ζ各１ムとも サービス割込みは割込みレベル６で制御プロセッサ１５
に割込むことができる。アダプタ７はサービス割込み信
号を活性化することができ、制御プロセッサ１５は、サ
ービス割込みＡＣＫ信号を再活性化することによりサー
ビス割込みをリセットする。サービスアダプタ８は、Ａ
ＣＫ信号を受取るとその割込みをリセットしなければな
らない。

サービス線はサービスアダプタ８から制御プロセッサ１
５にしか接続しない。

アダプタ選択線３５は、アダプタ７にＭＭＩＯ動作を行
なう制御プロセッサ１５により活性化される負のアクテ
ィブ信号線である。アダプタ７は、信号がアクティブの
ときアドレスバスにある下位８ビツトを復号し、どのア
ダプタ７が選択されどの機能が実行されるべきかを決定
する。

サービスアダプタリセット信号は負の信号で、サービス
アダプタ８により活性化される。この信号により、制御
プロセッサ１５はシステムリセット信号を活性化し、サ
ービスアダプタ８を除きマシン全体をリセットする。サ
ービス割込みＡＣＫ信号は、前述のように、制御プロセ
ッサ１５からサービスアダプタ８への２点間信号である
。

サービスインタフェース 第２図で、サービスアダプタ８は、前述のように、それ
自身のインタフェース１１を有する。インタフェース１
１は種々のレジスタをアクセスし。

ソフトウェアのデバッグおよびシステムハードウェアエ
ラーの診断を支援する。ソフトウェアのデパック機能を
支援するため、制御プロセッサ１５は１３．特に第２図
に示されたそれぞれのレジスタを実Ｉ！Ａ″する。これ
らのレジスタは、インタフェース１１を介してアクセス
可能である。また、これらのレジスタは、診断のためア
ドレス比較（ＡＣ）レジスタ２２にあらかじめロードさ
れたアドレスを検出し、ファンクション選択（Ｆ　Ｓ）
　レジスタ２４で指定された条件を満たした場合、レベ
ル５の割込み信号を生じる割込み制御ロジック（ＩＣＬ
）６６を線２５を介して制御プロセッサ１５にインタフ
ェースする。同様のことがデータ比較（ＤＣ）レジスタ
２３とＦＳレジスタ２４の場合にも当てはまり、これら
のレジスタはデコーダ２８とＩＣＬ６６をインタフェー
スする制御サービス機能を含む、ＦＳレジスタ２４、Ａ
Ｃレジスタ２２およびＤＣレジスタ２３は、第１Ａ図に
示すように、制御ロジック６７に含まれている。

第２図の２バイトのＰＳレジスタ１８は、制御プロセッ
サ１５により書込み、サービスアダプタ８により読取る
ことができるが、制御プロセッサ１５により読取り、サ
ービスアダプタ８により書込むことは不可能である。Ｂ
Ｅ／ＭＣレジスタ１９は、マシン検査部に二重ポート出
力を有するので制御プロセッサ１５またはサービスアダ
プタ８により読取ることでかできる。ＢＥ／ＭＣレジス
タ１８はパリティビットを含まないので、これらのレジ
スタをサービスアダプタ８が読取る場合。

パリティ検査は禁止される。

第２図のＲＯＭ１７は、専用の２バイトデータバス、１
５ビツトアドレスバスおよび制御バスを介してサービス
アダプタ８にインタフェースされる、この専用インタフ
ェースは、サービスプロセッサ（ターミナル３）が制御
プロセッサ１５、レジスタ１８および１９を読取る命令
をそれぞれ実行するのに使用される。

プロセッサ４　゛み 制御プロセッサ１５とアダプタ７のアダプタプロセッサ
４２の間で相互のプロセッサ開割込みが可能である６制
御プロセツサ１５はＭＭ　Ｉ　Ｏ（メモリ゛マツプＩ　
／Ｏ）命令によりアダプタプロセッサ４２に割込むこと
ができる。ＭＭＩＯ命令の１つ叫、選択されたアダプタ
７に、現に割当てられている通信バッファのＤＭＡ読取
り動作をメインメモリ１６で行なうことを知らせるのに
用いられる。他のＭＭＩ○命令は、より高い優先順位レ
ベルで１選択されたアダプタ７に割込み、サービス機能
を提供するのに用いられる。制御プロセッサ１５から個
々のアダプタ７への割込みインタフェースは、ＤＭＡア
ドレスバスの下位８ビツト、および回線選択と呼ばれる
マルチポイント選択線からなる。この回線がアクティブ
の場合、各アダプタ７は、ＤＭＡアドレスバスの５ビツ
トと、アダプタ７が取付けられているボード位置の配線
から供給される一定の５ビツトのロケーションアドレス
とを比較する。比較されたアドレスが一致すると、その
アダプタ７は、ＤＭＡアドレスバスの他の３ビツトを復
号し、選択されたＭＭＩＯ機能を決定する。

アダプタ・、′ユニット　のＪ゛み 前述のように、レベル１またはレベル６の割込みレベル
の制御プロセッサ１５へのアダプタ割込みは可能である
。サービスアダプタ８は、アダプタ７と同じ割込み能力
を有し、かつサービスアダプタ８から制御プロセッサ１
５へ割込みレベル６で割込む能力を有する。サービスア
ダプタ８から制御プロセッサ１５への割込みはすべて前
述のように処理される。

Ｆ２．アダプタにおけるデータの流れ（第３図）叉１菫
±叫豐企 次に、第１Ａ図、第１Ｂ図および第２図に関連する受信
動作の場合のアダプタ７のデータの全体的な流れを第３
図により説明する。

第３図で、ポート９に接続されたモデム５からのデータ
はＤ／Ｒ（ドライバ／レシーバ）３８に送られる。Ｄ／
Ｒ３８はＥＩＡ／Ｒ８２３２型のその他の規格のものを
眉いることがある。　Ｄ／Ｒ３８はモデム５の受信電圧
レベルを、残りの素子のトランジスタロジック電圧レベ
ルに変換するのに用いられる。　Ｓ／Ｄ　（直列化器／
非直列化器）３９は１例えばザイログ社のモデル８４４
０の形式で実現される。これは直列化および非直列化の
機能、たけではなく１通信手順の要求によるフォーマッ
ト化および非フォーマット化の機能を提供する。これは
、フレーム文字、同期文字、の挿入または削除、ブロッ
ク検査文字の生成等を含む、Ｓ／Ｄ３９は直列データを
受取り、８ビツトバイトを累積する１次いでＳ／Ｄ３９
は、ＩＲＰＴ　（割込み）線４０とＩＣＬ　（割込み制
御ロジック）６８を介してアダプタプロセッサ４２に割
込み、干渉する恐れのある割込みを排除する。

アダプタプロセッサ４２は、制御プロセッサ１５と同じ
ようにモートローラ社製のモデル６８０００のマイクロ
プロセッサを用いることがある。

次いで、入力データバイトはＭＭＩＯ読取り動作により
Ｓ／Ｄ３９から読取られる。５／Ｄ３９は、次のデータ
バイトを受取ると、再びアダプタプロセッサ４２に割込
み、アダプタプロセッサ４２による読取り処理が続けら
れる。

アダプタプロセッサ４２は、ワードすなわち２バイトの
データをその内部のデータレジスタに累積する。１ワー
ドの累積が完了すると、アダプタプロセッサ４２は、２
バイトを１ワードとして制御プロセッサ１５のメインメ
モリ１６への転送が可能になる。

メインメモリ１６からあらかじめ読取られた装置制御ワ
ード（ＤＣＷ）は、アダプタ７がそのアダプタプロセッ
サ４２で使用するアドレス情報を含み、ＤＭＡデータ転
送動作中にＲＡＭ１６をアドレス指定する。ＲＡＭ１６
におけるデータバッファのレイアウトは、ＤＭＡ動作中
にアダプタ７が直接ＲＡＭ１６をアドレス指定できるよ
うに写像される。ＲＡＭ１６の部分はシステムアドレス
のビット２３がＲＡＭ１６のアクセス中に活性化されな
いようにアドレス空間に配置される０次に、アダプタ７
がＤＭＡ書込み動作を実行する場合、アダプタ７は、ア
クティブのビット２３により書込み動作を実行する。ア
クティブのビット２３による動作はＤＭＡ要求ラッチを
セットする。これは＃御プロセッサ１５に対するＤＭＡ
バス要求を活性化する。このラッチと割込み線はインタ
フェース制御ロジック４７（第３図）の一部分である。

飄御プロセッサ１５の裁定装置２９は、アダプタ７″″
が最も優先順位の高い要求元になると、特定のアダプタ
７へのバス許可信号を活性化する。アダプタ７がバス要
求信号を表示しバス許可信号を受取るまでの期間中、ア
ダプタ７は書込みサイクルに保持され、そのアドレスバ
ス、データバスおよび制御信号はすべてアクティブであ
る。最終的にバス許可を受取った後、インタフェース制
御ロジック４７は、バス許可ＡＣＫ信号を活性化し、続
いて下記の動作を順次に行なうニ アドレスバスは第１Ｂ図および第２図のＤＭＡアドレス
バス（インタフェース／Ｏ）に接続されるが、ビット２
３は非アクティブの状態に移行し、ＲＡＭ１６で正しい
写像を行なう、アダプタ７の制御信号はＤＭＡ制御信号
インタフェースに送られ、データバス信号は第１Ｂ図お
よび第２図のＤＭＡデータバス（インタフェース／Ｏ）
に送られる。制御プロセッサ１５は、ＲＡＭ１６の書込
み動作を実行し、データがＲＡＭ１６に書込まれると、
アダプタ７に対するデータ転送ＡＣＫ信号を活性化する
。アダブチ７がデータ転送ＡＣＫ信号を受取ると、その
インタフェース制御ロジック４７はＤＭＡインタフェー
スへの信号を順次非活性化し、アダプタプロセッサ４２
は書込み動作サイクルを完了する。

前述のシーケンスは、メツセージの終結または送信ブロ
ックの終結をアダプタプロセッサ４２が受取って識別す
るまで１通信回線から２バイト受取るごとに反復される
。メツセージまたは送信ブロックの終結が識別されると
、アダプタプロセッサ４２は、ブロック終結が現われた
ことを制御プロセッサ１５に知らせる。この時点で、制
御プロセッサ１５は、ＲＡＭ１６に書込まれたデータブ
ロックに対するデータ処理の実行を引継ぎ、所要のヘッ
ダまたはトレーラコードを生成するとともに、データブ
ロックを、ＪＸ始メツセージの所・定の受取先にアドレ
ス指定された回線に出力する適切なアダプタに送る。ア
ダプタ７は選択された出力インタフェースで、適切なフ
レーム文字および制御文字を有する２バイトのデータブ
ロックを一度に１オーマット化し、接続されている通信
＠線のプロトコルおよびインタフェースの回線要求に適
合させる。

送１１Ｌｆｌ肇υ」企 ＤＭＡ送信動作中、アダプタプロセッサ４２は、一度に
２バイトをそのレジスタに取込み、　Ｓ／Ｄ３９に送る
。　（２バイト送るごとに）Ｓ／Ｄ３９がその送信バッ
ファを空にすると、線４０上の工ＣＬ６８への割込み信
号が活性化され、アダプタプロセッサ４２への割込み信
号が生じる。アダプタプロセッサ４２はＤＭＡ読取り動
作を追加実行し、ＲＡＭ１６から更に２バイト取出す。

受信動作中と同じように、ＲＡＭ１６からあらかじめ読
取られた装置ｉ！ｆｌｔｌＪ御ワード（ＤＣＷ）は、ア
ダプタ７が用いるアドレス情報を含み、データ転送動作
中ＲＡＭ１６をアドレス指定する。アダプタ７は、ＤＭ
Ａ読取り動作を、アクティブのビット２３により実行し
、インタフェース制御ロジック４７にあるＤＭＡ要求ラ
ッチに信号を送る。この動作により、受信動作中と同じ
ように、制御プロセッサ１５の裁定装置２９へのＤＭＡ
バス要求信号が活性化される。裁定装置２９は、アダプ
タ７がアクティブな要求を有する最も優先順位の高い装
置になると、バス許可信号を活性化する。最終的にアダ
プタ７、がバス許可信号を受取ると、インタフェース制
御ロジック４７は裁定装置２９へのバス許可ＡＣＫ信号
を再び活性化し、裁定装置２９は更に制御プロセッサ１
５へのバス許可ＡＣＫ信号を活性化し、順次下記のよう
に動作するニアドレスバスは、ＤＭＡアドレスバスに接
続され、情報を受取る。ビット２３は、ＲＡＭ１６への
写像を正しく行なうため非アクティブにされる。

制御信号はＤＭＡ制御信号インタフェースで制御プロセ
ッサ１５のタイミングに整合される。読取り動作である
から、インタフェース制御ロジック４７はインタフェー
スからデータを受取るように調整される（第１Ａ図、第
１Ｂ図または第２図のＴＳ１２．１４または３４を適切
な状態にセットすることを含む）。制御プロセッサ１５
の記憶制御装置はＲＡＭ１６からの読取り動作を実行し
、デー１．夕がＤＭＡインタフェースでアクティブの場
合、アダプタ７へのデータ転送ＡＣＫ信号を活性化する
。アダプタ７がデータ転送ＡＣＫ信号を受取ると、イン
タフェース制御ロジック４７は、アダプタプロセッサ４
２が読取り動作サイクルを完了するごとに、ＤＭＡイン
タフェースで信号を非活性化する。

ＲＡＭ１６からＤＭＡ読取り中に読取られる２バイトは
アダプタプロセッサ４２の内部のデータレジスタに書込
まれる。アダプタプロセッサ４２はＭＭＩＯ書込み動作
を実行し、１バイトのデータをＳ／Ｄ３９に転送する。

Ｓ／Ｄ３９は、バイトをＤ／Ｒ３８を介して転送すると
、再びアダプタプロセッサ４２に割込み、その送信バッ
ファが空であることを知らせる。この動作は、２バイト
のデータが通信回線でポート９を介して転送されるごと
に反復され、ＤＭＡ転送カウントが０になるか、または
ブロック終結が現われるまで続行される。前述のように
、Ｓ／Ｄ３９は、それが接続されている通信回線のプロ
トコルおよびフォーマツ１−の要求を満たすのに必要な
ブロック検査文字。

フレーム文字および制御文字を生成するロジックを含む
。

Ｆ３．裁定装置の動作（第４図） 次に第１Ａ図および第２図の裁定装置２９の動作例を詳
細に説明する。

第４図は裁定装置２９の詳細を示す、裁定装置２９は、
同時に複数のアダプタ７から出された割込み要求、また
はＤＭＡ動作のためのバス要求を裁定する機能を有する
。各アダプタ７は、第１Ａ図および第１Ｂ図に示すよう
に、裁定装置ｉ！２９に接続されたバス要求信号線およ
びバス許可信号線を有する。これらの信号は、ＤＭＡ動
作、割込み要求動作および割込みベクトル番号発生のた
めにマルチプレックスされる。裁定装置２９は、最大１
８の異なるアダプタ７の裁定をすることができる。＃１
８のアダプタ７の・優先順位が最も高く、＃１のアダプ
タ７の優先順位が最も低く設定されているものと仮定す
る。

第４図で、各アダプタ７のバス要求信号は線５０から要
求ラッチ５５に供給され、バス許可信号はデーコーダ５
４から線５１に出力される。前述のように、これらの信
号は、ＤＭＡ動作動作１要込要求動および裁定装置２９
における割込みベクトル番号生成のためにマルチプレッ
クスされる。最初にＤＭＡ動作例について説明する。

８／Ｏおよび＃３のアダプタ７がＤＭＡ読取りまたは書
込み動作のため線５ｏ上のそれぞれのバス要求信号を同
時に活性化するものと仮定する。

要求ラッチ５５は線５０の１８の可能なバス要求信号の
状態をラッチする。これは制御ロジック６５が図示のよ
うにラッチ要求信号を活性化したときに行なわれる。バ
ス要求信号は、エンコーダ５６およびデコーダ５４の入
力がその要求の裁定中に変化しないようにラッチされ、
裁定動作を同期させる。

少なくとも１つの要求が要求ラッチ５５にラッチされて
いる場合、制御ロジック６５はバス要求続行信号（ＢＲ
ＰＲＯＣ）を活性化して制御プロセッサ１５に送る。制
御プロセッサ１５はバス許可手順信号を活性化し、裁定
装置２９の制御ロジック６５に送り返す。

要求ラッチ５５の出力はデコーダ５４の入力に供給され
、デコーダ５４は、要求ラッチ５５で優先順位が最も高
いアクティブな要求に基づいて線５１の１つに許可信号
を生成する。＃／Ｏのアダプタ７は、＃３のアダプタ７
よりも高い優先順位を有するので、制御ロジック６５が
図示のように許可イネーブル信号を活性化すると、バス
許可信号が活性化され、線５１を介して＃１ｏのアダプ
タフに送られる。

要求ラッチ５５の出力はエンコーダ５６の入力にも供給
される。エンコーダ５６は、１８ビツトの中から優先順
位が最も高い要求元を選択して５ビツトのアダプタ識別
コードを作成する。このコードにより識別されたアダプ
タ７は、デコーダ５４でバス許可信号を与えられる。こ
のコードは、制御ロジック６５が図示のようにラッチバ
スマスタ信号を活性化すると、ＬＢＭ　（最終バスマス
タ）レジスタ５７にも書込まれる。従って、エラー制御
Ｑレコードが保持され、どれが最終バスマスタであ′つ
たかを探したい場合、制御プロセッサ１５によりアクセ
スすることができる。

サービスを要求していた＃／Ｏのアダプタ７は、線５１
の１つからバス許可信号を受取ると、バス許可ＡＣＫ信
号（ＢＧＡＣＫ）を活性化し、ＲＩＡ５２で制御ロジッ
ク６５に送り返す、これで、要求されていたＤＭＡ動作
が開始される。

制御ロジック６５は、制御プロセッサ１５に対するバス
許可Ａ　ＣＫ　（１号（ＢＧＡＣＫ）を活性化し、アダ
プタ７からのバス許可ＡＣＫ信号がアクティブである限
り、アクティブの状態を保持する。

この動作はエラー状態が起きない限り当てはまる。

アダプタ７がバス許可ＡＣＫ信号を活性化すると、裁定
装置２９は、制御ロジック６５で許可イネーブル信号を
非活性化するとともにラッチ要求信号を活性化し、次の
ＤＭＡサイクルのため線５０で再びバス要求のサンプリ
ングを行なう。

若しこのサイクル中にエラー状態が起きれば、制御プロ
セッサ１５は診断のためＭＭＩＯ動作を実行し、ＬＢＭ
レジスタ５７の内容を読取ることができる。このレジス
タのビットは、ＭＭＩＯ読取り動作が生じると、ＭＵＸ
　（マルチプレクサ）５８により線５９を介してシステ
ムデータバスに送られる。この信号は、第１Ａ図のデコ
ーダ２８から線６０に供給される。

１　　二　　　の　　′　み 制御プロセッサ１５の割込みベクトル読取りは通常、線
６１に信号を送る制御ロジック６５により行なわれ、Ｍ
ＵＸ５８で割込みベクトルの生成を可能にする。ＭＵＸ
Ｓ８は、エンコーダ５６からのアダプタ識別コードに基
づいて割込みベクトルアドレス番号を生成する。アダプ
タ識別コードは内部のバス６３を介してＭＵＸ５８に送
られ。

アダプタ７からバス６４を介して送られた割込み（ＩＲ
ＰＴ）タイプとともに用いられて、割込みベクトル番号
を生成する。この番号は、データバスを表わす線５９に
現われる。この動作の詳細について次に説明する。

若し制御プロセッサ１５が、アダプタ７からのレベル１
またはレベル６の割込みに応答して、レベル１またはレ
ベル６の割込みＡＣＫサイクルを実行すれば、裁定袋［
２９およびアダプタ７は割込みモードの動作に移行する
。この動作モードでは、バス要求信号は割込み要求を知
らせるのに使用され、バス許可信号は割込み許可を知ら
せるのに使用される。＃／Ｏおよび＃３のアダプタ７が
レベル１の割込み要求を活性化しているものと仮定すれ
ば、（これらの要求は少なくとも１つのアダプタ７がレ
ベル１の割込み要求を持っていることを表わすためＯＲ
され、）要求ラッチ５５は腺５０で、１８の可能なバス
要求信号の状態をラッチする。この動作は制御ロジック
６５が図示のようにラッチ要求信号を活性化すると生じ
る。ラッチされたバス要求信号は裁定動作を同期させる
ので、エンコーダ５６およびデコーダ５４の入力は裁定
動作中、一定の状態に維持される。

要求ラッチ５５の出力はデコーダ５４の入力に供給され
、要求ラッチ５５にラッチされた優先順位が最も高いア
クティブな要求に基づいて許可信号が生成される。１８
の可能なアダプタ７の中の１つのバス要求が線５０にあ
ることは、割込み要求を表わすものとみなされるが、こ
れはレベル１またはレベル６の割込みＡＣＫ線がアクテ
ィブであるからである。

要求ラッチ５５の出力はデコーダ５４に供給され、最高
の優先順位のアクティブな要求に基づいた割込み許可信
号が生成される。この場合、＃３のアダプタよりも高い
優先順位の＃／Ｏのアダプタの要求に許可が与えられる
にの許可信号は。

図示のように制御ロジック６５からの許可イネーブル信
号により活性化され、線５１の１つの出力が要求の優先
順位が最も高いアダプタ７にフィードバックされる。

要求ラッチ５５の出力はエンコーダ５６にも供給され、
アダプタ識別コードを生成する。このコードは、ＤＭＡ
動作中に行なったようにＬＢＭレジスタ５７に書込まれ
る代りに、データバスの下位の５ビツト部分に直接送ら
れる。これは裁定装置ｉ！２９により選択された特定の
要求元に一致することを表わす。

このコードは、バス許可イネーブル（この特定の機能で
は割込み許可イネーブルとして作用する）を与えられた
アダプタ７を識別する。許可されたアダプタ７の割込み
タイプコードのビットも、バス６４からＭＵＸ５８なら
びに線５９を介して。

第１Ａ図および第１Ｂ図のシステムバス１３のデータ部
分に接続されているシステムデータバスに送られ、割込
みが背定応答されているアダプタ７の番号に対応し、か
つ３つの符号化された割込みタイプビットによる割込み
の理由を示す８ビツトの割込みベクトル番号が供給され
る。データ転送ＡＣＫ発生器すなわちＩＣＬ６８は、デ
ータ転送ＡＣＫ信号（ＤＴＡＣＫ）を生成する。この信
号により、プロセッサ１５は割込みベクトル番号を読取
り１割込みＡＣＫサイクルを終了する。

レベル１の割込みＡＣＫ信号が非アクティブになると裁
定装置２９およびアダプタ７はＤＭＡ動作モードに戻る
。

レベル６の割込み動作も、レベル１の場合と同様で、制
御プロセッサ１５により生成されたレベル６の割込みＡ
ＣＫ信号に制御される。

Ｆ４，３状態制御ロジツクの動作（第５Ａ図〜第５Ｄ図
） 次に、バス１３およびインタフェース／Ｏの適切な方向
性制御を行なうＴＳ１２．１４および３４の動作につい
て説明する。

制御プロセッサ１５の出力に接続されているＴＳ１４を
第５Ａ図に示す１図示のように、ＴＳＩ４の対は読取り
または書込みサイクルにおいてデータおよびアドレスの
方向を制御するほか、非バス許可ＡＣＫ　（ＮＯＴ　　
ＢＧＡＣＫ）の状態でも使用可能である。これらのＴＳ
１４は、必要に応じ、制御プロセッサ１５の入出力を分
離し、または流れの方向を制御する。第５Ａ図に示すよ
うに、データの方向を制御するＴＳ１４は両方向性であ
るから、ＴＳ１４から制御プロセッサ１５の入力にデー
タを送ったり、制御プロセッサ１５の出力からＴＳ１４
にデータを送ったりすることができる。しかしながら、
アドレスバスのＴＳ１４は読取り、または書込みのどち
りか一方にしかデータを送り出すことができない、それ
に対し、データバスのＴＳ１４は、読取リサイクルで１
つの方向にデータを送り、書込みサイクルで反対の方向
にデータを送ることができる。

第５Ｂ図はデータバスの両方向性のＴＳ１２を示す、Ｔ
Ｓ１２は制御ロジック２７により使用可能または使用禁
止されるが、バスはＤＭＡ転送および割込み通知の両方
に使用されるので、エラー回復動作中以外は１通常使用
可能である。ＴＳ１２の方向は、第５Ｂ図に示すように
１種々の条件によって決まる。バス許可肯定応答（ＢＧ
ＡＣＫ）および読取リサイクルの条件が満たされる場合
。

ＡＮＤゲート７０はＯＲゲート７２を介してＴＳ１２の
方向を、データがアダプタ７に進むように設定する。バ
ス許可前応答否定（ＢＧＡＣＫ）および非書込状層の条
件が満たされる場合も、ＡＮＤゲート７１はＯＲゲート
７２を介してＴＳ１２の方向を、同様にデータがアダプ
タ７に進むように設定する。若し書込み状態が存在すれ
ば、ＴＳ１２の方向は、データが制御プロセッサ１５に
進むように、前記と反対の方向に設定される。また若し
割込みが要求されれば、ＢＧＡＣＫ信号はＡＮＤゲート
７０に存在せず、この場合もＴＳ１２の方向は、データ
が制御プロセッサ１５に進むように設定される。

第５Ｃ図はアダプタ７とインタフェースされるＴＳ３４
を示す。アドレスバスのＴＳ３４は、第１Ｂ図に示すよ
うにエラー線３６からの特定のディスエーブル信号がア
ダプタ７に印加されない限リ、常にオンの状態のイネー
ブル線を有する。アドレスバスのＴＳ３４に、イネーブ
ル信号ならびにＢＧＡＣＫ信号が存在すると、ＴＳ３４
およびアドレスバスの方向は制御プロセッサ１５からア
ダプタ７に進むように設定される。

データバスのＴＳ３４の場合、ＢＧＡＣＫ信号および書
込みの条件が揃えば、ＡＮＤゲート７３はＯＲゲート７
４を介して、アダプタ７からの方向を設定する。代替的
に、ＡＮＤゲート７５でＭＭＩＯ選択信号および読取り
状態の条件が満たされると、ＯＲゲート７４を介して、
同様にアダプタ７からの方向が設定される。若しＢＧＡ
ＣＫ信号および書込み標識がアクティブなら、アダプタ
７はデータをＲＡＭ１６に転送している。若しＭＭＩＯ
選択信号がアクティブで、書込み標識が非アクティブ（
すなわち読取り）なら、制御プロセッサ１５はアダプタ
７から読取りを行なっている。

例えば、制御プロセッサ１５はアダプタ７のＭＣレジス
タ（図示せず）を読取ることができる。

第５Ｄ図はアドレスバスのＴＳ１２の最後のロジック部
分を示す。ＯＲゲート７６の種々の入力条件はラッチ７
７の設定を制御し、アドレスおよびデータバスに接続さ
れたＴＳ１２の設定を取消す。ＯＲゲート７６に入力さ
れるこれらの条件は、ＦＯＲ（電源オンリセット）、Ｓ
Ａ（サービスアダプタ）リセット、ＭＭＩＯリセット、
ＤＤ（ディスクダンプ）リセット、外部バスＭＭＩ○禁
止。

ＢＥ（バスエラー）またはＬ４ＭＣ（レベル４マシン検
査）を含む。これらの条件の中のどれかがラッチ７７を
セットし、セットされたラッチ７７は、アドレスおよび
データバスのＲ３１２をオフにする（禁止する）。

Ｆ５．割込み動作におけるデータの流れ（第６図、第７
図） 第６図は割込み動作における制御プロセッサ１５からア
ダプタプロセッサ４２へのデータの流れを示す、第６図
で、制御プロセッサ１５はアドレスバスおよびアドレス
ストローブ信号（−ＡＳ）をデコーダ２８に送る。上位
アドレスビットＡ９〜Ａ２３はデコーダ２８により復号
され、アダプタ選択信号は線３５を介してアダプタ７に
送られる。それとともに、下位アへレスビットＡ１−八
８はアドレスバスドライバ９０を介してインタフェース
バス／Ｏに送られる。これらの信号は１個々のアダプタ
７に設けられたインタフェース制御ロジック４７が受取
る。アダプタ７には割込み制御ロジック４１およびアダ
プタプロセッサ４２も含まれている。

第７図は、アダプタ７から制御プロセッサ１５への割込
み機能（裁定装置２９の優先順位エンコーダを含む）を
示す。

次に、データの流れに関連する初ｍ設定ならびにコマン
ドについて説明する。

処皿腹定 アダプタ７の各々は、メインメモリ１６に一時的に割当
てられた通信領域を有する。これらの領域はアダプタご
とのＤＳＷ　（装置ステータスワード）レジスタ２０お
よびＤＣＷ　（装置制御ワード）レジスタ２１を含む。

ＲＡＭ１６における特定のアダプタのＤＣＷとＤＳＷの
位置は、そのアダプタの物理位置により決められるが、
制御プロセッサ１５により割振られた空間はＲＡＭ１６
内で変更されることがある。マシンがリセットされると
。

制御プログラムは、接続されている各アダプタ７のＤＳ
ＷおよびＤＣＷを初期化する。ＤＣＷは制御フロセッサ
１５が実行するマイクロコードにより購築される。アダ
プタプロセッサ４２はＤＣＷを読取り、それ自身を初期
化する。ＤＣＷは、コマンドの種類により、コマンドバ
イトおよび人出カバツファアドレスならびにその他のフ
ィールドを含む、動作中、ＤＳＷはアダプタプロセッサ
４２においてアダプタプロセッサマイクロコードにより
補薬される。ＤＳＷは、アダプタプロセッサ４２のステ
ータス、受取ったデータの量、現に実行中のシーケンス
、および最後のデータ転送に用いたバッファのアドレス
を記録するフィールドを含む。

アダプタプロセッサ４２．が制御プロセッサ１５からの
割込みを検出すると、アブブタ７は、ＲＡＭ１６に割当
てられた通信領域からのＤＣＷをＤＭＡ動作により取出
し、コマンドバイトに質関して制御プロセッサ１５が何
を要求しているかを知る。数多くのコマンドの１つにＩ
ＰＬコマンドがある。このコマンドにより、アダプタ７
はＤＭＡ動作によりＲＡＭ１６から動作コードをロード
する。ＲＡＭ１６の開始アドレスは、読取ったばかりの
ＤＣＷに含まれている。コマンドの動作が完了すると、
アダプタプロセッサ４２はＤＭＡ転送動作により終了ス
テータスを関連するＤＳＷに書込む、アダプタプロセッ
サ４２はアダプタ７から制御プロセッサ１５への割込み
により、タスクが完了したことを制御プロセッサ１５に
知らせる。

データの流れは制御プロセッサ１５のマイクロコードに
より制御される。制御プロセッサ１５はＤＣＷをセット
アツプしてからアダプタ７に割込む、アダプタ７はＤＭ
Ａ動作によりＤＣＷを読取り、アダプタマイクロコード
は、ＤＭＡ’！込み動作によりＲＡＭ１６でＤＳＷをセ
ットアツプし、次いで制御プロセッサ１５に割込み、制
御プロセッサ１５に動作が完了していることを知らせる
。

制御プロセッサ１５はＲＡＭ１ＧのＤＳＷを読取り結果
を知ることができる。このように、ＲＡＭ１６は、各ア
ダプタ７に割振られたＲＡＭ１６の通信領域により制御
プロセッサ１５とアダプタ７の間の通信用″メイルボッ
クス″として動作することが分る。

データバッファ データバッファはＤＣＷの中のバイトによりアドレス指
定され、ＲＡＭ１６内に置かれる。これらのバッファぽ
アダプタ７によって開始されたＤＭＡ転送を用いてアダ
プタ７によりアクセスされる。バッファの大きさは一定
であるが、可変ブロック数を割当てることができる。一
定の大きさ。

例えば２８８データバイトの大きさよりも長いメツセー
ジを処理しようとすると、２８８バイトよりも大きいブ
ロックの各々は、それらのブロックを要求しているアダ
プタプロセッサ４２に供給される。

ＤＣＷコマンド アダプタプロセッサ４２は、ｆｌＪ御プコプロセッサ１
５の割込みを検出すると、ＲＡＭ１６に割当てられた通
信領域からのＤＣＷをＤＭＡ読取り動作により転送し、
コマンドバイトを質関しなければならない、コマンドの
例として書込みまたは読取りコマンドがある。読取り動
作の場合、最初のアドレスがＤＣＷに現われるバッファ
はＲＡＭｌ６から読取られて通信回線に転送され、転送
されるバイト数はＤＣＷのデータカウント部で指定され
る。読取り動作は、ＤＣＷで識別された開始アドレスへ
の書込みにより開始され、データカウント、またはブロ
ックの終了の検出のうち、早く生じた方の時点まで続く
。書込みコマンドは、データをＲＡＭ１６から読取場合
の送信動作を指示する。

読取りコマンドは、データをＲＡＭ１６に書込む場合の
受信動作を指示する。

この通信体系では、各々のアダプタプロセッサ４２は、
サービスのため制御プロセッサ１５に割込むように植成
させているが、ＲＡＭ１６へまたはＲＭＡからのＤＭＡ
転送を自主的に行ない、各アダプタインタフェースに接
続された特定のユーザターミナルへまたばからのメツセ
ージの待ち行列を構築または解消することができる。各
アダプタ７は、ユーザのプロトコルに適応し、インタフ
ェースにおける要求を知らせるタスクを割当てられてい
るが、フォーマットおよびプロトコルに制約されない純
粋なデータ形式でしかＲＡＭ１６と通信しないので、大
量のデータ集中が可能である。

制御ユニットの制御プロセッサ１５は、ＲＡＭｌ６でメ
ツセージが完成するまで待機し、アダプタプロセッサ４
２からメツセージ完成の通知を受けてからそのメツセー
ジを検査する。検査されたメツセージは出力のアダプタ
プロセッサ４２に送られ、種々の通信プロトコルに適合
するのに必要なデータ操作が実行される。このように操
作されたデータは高速出力線上でマルチプレックスされ
る。

マルチプレックスは、それぞれのユーザからの完全なメ
ツセージが完全なメツセージとして直列に送信されるが
、送信順序は必ずしも、それらのメツセージが開始され
た順序ではなく、はぼそれらのメツセージが完成された
順序である。

Ｇ６発明の詳細 な説明してきたように、本発明のエラー検出・分離およ
び回復装置によれば、制御プロセッサのタスクを軽減し
、したがっては制御プロセッサのスループットを高める
ことができる。また、インタフェイスするプロセッサの
１つがハングアップして制御プロセッサからのコマンド
に応答しない流動状態になっても回復することができる
。

【図面の簡単な説明】

第１Ａ図および第１Ｂ図は本発明の実施例のスキャナな
しのメツセージ集中装置および通信マルチプレクサにお
ける詳細なデータの流れおよび制御アーキテクチャを示
す図、第２図は全般的な高いレベルのアーキテクチャお
よびデータの流れを示す図、第３図はアダプタにおける
データの流れを示す図、第４図は裁定装置におけるデー
タの流れを示す図、第５Ａ図〜第５Ｄ図は３状態ドライ
バレシーバの使用可能および、使用禁止を制御する論理
回路を示す図、第６図は制御プロセッサからアダプタプ
ロセッサへの割込み動作の場合のデータの流れを示す図
、第７図はアダプタから制御プロセッサへの割込みの場
合のデータの流れを示す図である。 １・・・・ユーザターミナル、２・・・・通信回線、３
・・・・ターミナル、４・・・・ホストＣＰＵ、５・・
・・モデム、６・・・・集合制御装置、７・・・・アダ
プタ、８・・・・サービスアダプタ、９・・・・ポート
、１ｏ、１１・・・・インタフェース、１２・・・・Ｔ
Ｓ、１３・・・・システムバス、１４・・・・ＴＳ、１
５・・・・メインＭＰ、１６−−−−メインＲＡＭ、１
７−−−−ＲＯＭ、１８・・・・ＰＳレジスタ、１９・
・・・ＢＥ／ＭＣレジスタ。 ２０・・・・ＤＳＷレジスタ、２１・・・・ＤＣＷレジ
スタ、２２・・・・ＡＣレジスタ、２３・・・・ＤＣレ
ジスタ、２４・・・・ＦＳレジスタ、２６・・・・ＢＥ
／ＭＣレジスタ、２７・・・・制御ロジック、２８１−
デコーダ、２９・・・・裁定装置／ＩＶＮ発生器、３０
・・−ＥＣＣ制御ロジ”／り、１１．３２・−−−ＰＣ
，３３・・・・ＰＧ、３４・・・・ＴＳ、３８・・・・
Ｄ／Ｒ１３９・・・・Ｓ／Ｄ、１１・・・・割込み制御
ロジック、４２・・・・アダプタプロセッサ、４７・・
・・インタフニー入制御ロジック、５４・・・・デコー
ダ、５５・・・・要求ラッチ、５６・・・・エンコーダ
、５７・・・・ＬＢＭレジスタ、５８・・・・ＭＵＸ、
６５・・・・制御ロジック、６６・・・・ＩＣＬ、６７
・・・・制御ロジック。 ６８・・・・ＩＣＬ、９０・・・・アドレスバスドライ
バ。 出願人　　インターナショナル・ビジネス・マシーンズ
・コーポレーション 復代理人　　弁理士　　合　　１）　　　潔２＋Ａ　圀 書θ迫なフ一りのスれおよび制秤アーキテクチャ才１Ｂ
　　固 名イｇＴｆＪなｆ−７の熾れち゛Ｊメｍｌｌ兇Ｐアーキ
テクチャポートＮｂ　　ボートＮ日 才　４　図 ａ定装置にち・１するテ―りの涜杉 ｆ　５△　図 ＴＳ１４にち′１丁ｂ１伺傳１」８ｐ ｒｓ＋２＋：ち１するプ伺濾り４９ ９５日　圀 第５Ｃ図 ＴＳ　３４１ニゲ♂１↑ろ１Σ伺Ｉ制御ＴＳ１２のロジ
ック細分 ２６図 零１１辺み動作にお゛をするヂークの混れオフ０

Claims (1)

1. 【特許請求の範囲】 マルチプロセッサアレイのエラー検出、分離および回復
   装置であつて、 メモリマツプドＩ／Ｏ制御インタフェース、メモリ、割
   込み信号により呼出される記憶された回復ルーチン、相
   互接続するデータ及びアドレスシステムバスを有する制
   御用マイクロプロセッサと、前記バスにインタフェース
   され、前記マイクロプロセッサまたは前記メモリと通信
   する複数のＩ／Ｏマイクロプロセッサと、 信号およびデータの受取りと交換のため前記データ及び
   アドレスシステムバスに接続されたシステムメモリマツ
   プドＩ／Ｏ制御インタフェースロジック装置と、 前記マイクロプロセッサの各々と前記バスの間でインタ
   フェースされている個々に制御可能な複数の選択的分離
   装置、および前記分離装置と前記メモリマツプドＩ／Ｏ
   制御インタフェースに接続された複数の個々の制御信号
   線と、 前記制御線に接続されたエラー検出および制御ロジック
   装置、ならびに前記ロジック装置に接続され、前記マイ
   クロプロセッサのどれかが前記バスを制御している間に
   生じるエラーが検出されると前記制御線を介して前記マ
   イクロプロセッサの全部へのマルチポイントエラー信号
   を活性化する手段と を有し、 前記エラー信号は、前記バスをその時に制御している前
   記マイクロプロセッサに対してその前記マイクロプロセ
   ッサを非活性化し、かつ前記制御用マイクロプロセッサ
   への割込み信号を呼出すように動作し、前記エラーの原
   因を分析する ことを特徴とするエラー検出、分離および回復装置。