JPH0421897B2 - - Google Patents
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- Publication number
- JPH0421897B2 JPH0421897B2 JP60071979A JP7197985A JPH0421897B2 JP H0421897 B2 JPH0421897 B2 JP H0421897B2 JP 60071979 A JP60071979 A JP 60071979A JP 7197985 A JP7197985 A JP 7197985A JP H0421897 B2 JPH0421897 B2 JP H0421897B2
- Authority
- JP
- Japan
- Prior art keywords
- patch
- interrupt
- firmware
- memory
- central processing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
- 238000004891 communication Methods 0.000 claims description 22
- 238000000034 method Methods 0.000 claims description 5
- 230000003213 activating effect Effects 0.000 claims description 3
- 230000004913 activation Effects 0.000 description 6
- 238000010586 diagram Methods 0.000 description 5
- 230000000694 effects Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/24—Handling requests for interconnection or transfer for access to input/output bus using interrupt
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Communication Control (AREA)
- Information Transfer Between Computers (AREA)
- Computer And Data Communications (AREA)
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は通信制御装置におけるマイクロプログ
ラム制御に関し、特にフアームウエアリクエスト
に対するパツチデータの書込み制御に関する。
ラム制御に関し、特にフアームウエアリクエスト
に対するパツチデータの書込み制御に関する。
（従来の技術）
従来、フアームウエア制御方式を採用している
通信制御装置においてフアームウエアの一部に不
都合が生じ、バグが存在している場合には、フア
ームウエアリストに対してパツチデータを組込む
必要があつた。この場合、パツチデータを組込む
前に通信制御装置をいつたん初期設定し、中央処
理装置からパツチ情報を含むフアームウエアをロ
ードするか、あるいは通信制御装置に具備されて
いるパネルから必要なパツチデータをセツトしな
ければならなかつた。
通信制御装置においてフアームウエアの一部に不
都合が生じ、バグが存在している場合には、フア
ームウエアリストに対してパツチデータを組込む
必要があつた。この場合、パツチデータを組込む
前に通信制御装置をいつたん初期設定し、中央処
理装置からパツチ情報を含むフアームウエアをロ
ードするか、あるいは通信制御装置に具備されて
いるパネルから必要なパツチデータをセツトしな
ければならなかつた。
（発明が解決しようとする問題点）
したがつて、小形システムにおいてはシステム
をいつたん停止させてから再び立上げる必要があ
り、通信制御装置以外の周辺装置なども立上げる
必要があつたため、システムの連続性が保持され
ず、システムの再立上げに時間がかかるという欠
点があつた。
をいつたん停止させてから再び立上げる必要があ
り、通信制御装置以外の周辺装置なども立上げる
必要があつたため、システムの連続性が保持され
ず、システムの再立上げに時間がかかるという欠
点があつた。
本発明の目的は、中央処理装置からの一つ以上
のパツチ情報を通信制御装置のパツチバツフアに
いつたん格納した後、ブロセサの制御のもとでパ
ツチ処理ルーチンを実行させ、パツチバツフアの
なかのパツチデータをフアームウエア格納メモリ
に一括してパツチさせることにより上記欠点を除
去し、システムを停止させることなくパツチさせ
ることができるように構成した通信制御装置を提
供することにある。
のパツチ情報を通信制御装置のパツチバツフアに
いつたん格納した後、ブロセサの制御のもとでパ
ツチ処理ルーチンを実行させ、パツチバツフアの
なかのパツチデータをフアームウエア格納メモリ
に一括してパツチさせることにより上記欠点を除
去し、システムを停止させることなくパツチさせ
ることができるように構成した通信制御装置を提
供することにある。
（問題点を解決するための手段）
本発明による通信制御装置は、中央処理装置に
接続されていてブロセサ、インターフエースアダ
ブタ、フアームウエア格納用の読出し／書込みメ
モリ、パツチ処理ルーチンを格納するための読出
し専用メモリ、ならびに１台以上の通信回線アダ
ブタから構成され、フアームウエア制御方式を採
用しているもので、パツケージデータバツフアメ
モリと、コマンド解読部と、割込み起動部と、
CPU割込み制御部と、制御部とを具備して構成
したものである。
接続されていてブロセサ、インターフエースアダ
ブタ、フアームウエア格納用の読出し／書込みメ
モリ、パツチ処理ルーチンを格納するための読出
し専用メモリ、ならびに１台以上の通信回線アダ
ブタから構成され、フアームウエア制御方式を採
用しているもので、パツケージデータバツフアメ
モリと、コマンド解読部と、割込み起動部と、
CPU割込み制御部と、制御部とを具備して構成
したものである。
パツケージデータバツフアメモリは、中央処理
装置から出力されるフアームウエアリストの一つ
以上のパツチ情報を格納するためのものである。
装置から出力されるフアームウエアリストの一つ
以上のパツチ情報を格納するためのものである。
コマンド解読部は、中央処理装置からのパツチ
要求を検出するためのものである。
要求を検出するためのものである。
割込み起動部は、ブロセサに対してパツチ要求
の割込みを起動するためのものである。
の割込みを起動するためのものである。
CPU割込み制御部は、パツチ要求割込みにも
とづいてブロセサにパツチ処理ルーチンを起動さ
せるためのものである。
とづいてブロセサにパツチ処理ルーチンを起動さ
せるためのものである。
制御部は、パツチ処理ルーチンにおいてパツチ
データバツフアに格納されたすべてのパツチ情報
を読出し／書込みメモリに書込み、すべての転送
が終了したときに中央処理装置に割込みを発生さ
せるためのものである。
データバツフアに格納されたすべてのパツチ情報
を読出し／書込みメモリに書込み、すべての転送
が終了したときに中央処理装置に割込みを発生さ
せるためのものである。
（実施例）
次に、本発明について図面を参照して詳細に説
明する。
明する。
第１図は本発明によりマイクロブロセサを組込
み、フアームウエア制御方式を採用した通信制御
装置の一実施例を示すブロツク図である。第１図
において、通信制御装置はブロセサ１と、フアー
ムウエアを格納するための読出し／書込みメモリ
２と、パツチ処理ルーチンを格納するための読出
し専用メモリ３と、通信回線アダブタ４と、イン
ターフエースアダブタ５とから構成され、これら
のデバイスは共通バス６で相互に接続されてい
る。また、通信回線アダブタ４は通信回線７によ
つてモデム（図示してない）に接続され、インタ
ーフエースアダブタ５は上位インターフエース信
号線８によつて中央処理装置および主記憶装置に
接続されている。
み、フアームウエア制御方式を採用した通信制御
装置の一実施例を示すブロツク図である。第１図
において、通信制御装置はブロセサ１と、フアー
ムウエアを格納するための読出し／書込みメモリ
２と、パツチ処理ルーチンを格納するための読出
し専用メモリ３と、通信回線アダブタ４と、イン
ターフエースアダブタ５とから構成され、これら
のデバイスは共通バス６で相互に接続されてい
る。また、通信回線アダブタ４は通信回線７によ
つてモデム（図示してない）に接続され、インタ
ーフエースアダブタ５は上位インターフエース信
号線８によつて中央処理装置および主記憶装置に
接続されている。
第２図は、第１図に示す通信制御装置の動作に
必要なインターフエースアダブタ５を詳細に示す
ブロツク図である。第２図の構成要素のうちで第
１図の構成要素と同一のものには同一の番号を付
けてある。一方、インターフエースアダブタ５は
コマンド解読部９と、制御部１０と、データレジ
スタ１１と、パツチデータバツフアメモリ１２
と、割込みレジスタ１３と、割込み起動部１４
と、CPU割込み制御部１５とから成立つ。
必要なインターフエースアダブタ５を詳細に示す
ブロツク図である。第２図の構成要素のうちで第
１図の構成要素と同一のものには同一の番号を付
けてある。一方、インターフエースアダブタ５は
コマンド解読部９と、制御部１０と、データレジ
スタ１１と、パツチデータバツフアメモリ１２
と、割込みレジスタ１３と、割込み起動部１４
と、CPU割込み制御部１５とから成立つ。
第２図において、信号線８を介して上位インタ
ーフエース信号を中央処理装置（図示してない）
からパツチ情報出力コマンドが送出されると、コ
マンド解読部９はパツチ情報出力コマンドと同時
に、中央処理装置からデータレジスタ１１へセツ
トされているパツチ情報をパツチデータバツフア
メモリ１２に格納するように制御回路１０に要求
する。次に、制御部１０はデータレジスタの内容
をパツチデータバツフアメモリ１２へ書込む。中
央処理装置は、所要するすべてのパツチ情報を出
力するまで繰返してパツチ情報出力コマンドを送
出する。
ーフエース信号を中央処理装置（図示してない）
からパツチ情報出力コマンドが送出されると、コ
マンド解読部９はパツチ情報出力コマンドと同時
に、中央処理装置からデータレジスタ１１へセツ
トされているパツチ情報をパツチデータバツフア
メモリ１２に格納するように制御回路１０に要求
する。次に、制御部１０はデータレジスタの内容
をパツチデータバツフアメモリ１２へ書込む。中
央処理装置は、所要するすべてのパツチ情報を出
力するまで繰返してパツチ情報出力コマンドを送
出する。
第３図は、中央処理装置から出力されたパツチ
情報を格納したパツチデータバツフアメモリ１２
の内容を示す解説図である。第３図において、一
つのパツチ情報出力コマンドで出力されるパツチ
情報は、フアームウエア格納メモリのアドレスを
示すフアームウエアメモリアドレスと、そのメモ
リアドレスに書込まれるべきパツチデータを含ん
でいる。フアームウエアメモリアドレスのビツト
０は他のパツチ情報がさらに後続して存在するか
否かを示すビツトである。このビツトが“０”の
場合には他のパツチ情報が後続し、“１”の場合
には上記パツチ情報が最後のものであることを示
している。第２図において、中央処理装置はすべ
てのパツチ情報を通信制御装置に出力した後、パ
ツチ要求コマンドを送出する。コマンド解読部９
はパツチ要求コマンドを検出すると、制御部１０
にパツチ割込み起動を要求する。制御部１０は割
込みレジスタ１３に対してパツチ要求ビツト（図
示してない）をセツトし、割込み起動部１４を起
動し、ブロセサ１に対して割込みを起動する。ブ
ロセサ１はインターフエースアダブタ５からの割
込み要求を受付けると割込みレジスタ１３の内容
を読出し、パツチ要求の割込みを解釈すると、読
出し専用メモリ３に格納されているパツチ処理ル
ーチンの実行を開始する。
情報を格納したパツチデータバツフアメモリ１２
の内容を示す解説図である。第３図において、一
つのパツチ情報出力コマンドで出力されるパツチ
情報は、フアームウエア格納メモリのアドレスを
示すフアームウエアメモリアドレスと、そのメモ
リアドレスに書込まれるべきパツチデータを含ん
でいる。フアームウエアメモリアドレスのビツト
０は他のパツチ情報がさらに後続して存在するか
否かを示すビツトである。このビツトが“０”の
場合には他のパツチ情報が後続し、“１”の場合
には上記パツチ情報が最後のものであることを示
している。第２図において、中央処理装置はすべ
てのパツチ情報を通信制御装置に出力した後、パ
ツチ要求コマンドを送出する。コマンド解読部９
はパツチ要求コマンドを検出すると、制御部１０
にパツチ割込み起動を要求する。制御部１０は割
込みレジスタ１３に対してパツチ要求ビツト（図
示してない）をセツトし、割込み起動部１４を起
動し、ブロセサ１に対して割込みを起動する。ブ
ロセサ１はインターフエースアダブタ５からの割
込み要求を受付けると割込みレジスタ１３の内容
を読出し、パツチ要求の割込みを解釈すると、読
出し専用メモリ３に格納されているパツチ処理ル
ーチンの実行を開始する。
パツチ処理ルーチンの実行において、ブロセサ
１は最初にパツチデータバツフアメモリ１２から
第３図に示す最初のパツチ情報＃１を読出し、ビ
ツト０を無視した状態でフアームウエアメモリア
ドレス＃１によつて指定されるフアームウエア格
納メモリ２のロケーシヨンにパツチデータ＃１を
書込み、さらにフアームウエアメモリアドレス
＃１のビツト０の状態を調べる。ビツト０の状態
が“０”であるので、続けてパツチ情報＃２を読
出し、パツチ情報＃１と同様にフアームウエア格
納メモリ２のフアームウエアメモリアドレス＃２
によつて示されるロケーシヨンにパツチデータ
＃２を書込み、続けてフアームウエアメモリアド
レス＃２のビツト０の状態を調べる。この処理
は、フアームウエアメモリアドレスのビツト０が
“１”であるパツチ情報を読出すまで繰返して実
行される。第３図に示すパツチ情報＃ｎを読出す
と、ブロセサ１はフアームウエアメモリアドレス
＃ｎによつて示されるフアームウエア格納メモリ
のロケーシヨンにパツチデータ＃ｎを書込む。こ
のときのフアームウエアメモリアドレス＃ｎのビ
ツト０の状態が“１”であるので、以降、パツチ
データバツフアメモリ１２からのパツチ情報は読
出さず、パツチ動作を終了してCPU割込み制御
部１５の割込みステータスレジスタ（図示してな
い）にパツチ終了状態をセツトし、中央処理装置
（図示してない）にパツチの終了割込みを発生す
る。
１は最初にパツチデータバツフアメモリ１２から
第３図に示す最初のパツチ情報＃１を読出し、ビ
ツト０を無視した状態でフアームウエアメモリア
ドレス＃１によつて指定されるフアームウエア格
納メモリ２のロケーシヨンにパツチデータ＃１を
書込み、さらにフアームウエアメモリアドレス
＃１のビツト０の状態を調べる。ビツト０の状態
が“０”であるので、続けてパツチ情報＃２を読
出し、パツチ情報＃１と同様にフアームウエア格
納メモリ２のフアームウエアメモリアドレス＃２
によつて示されるロケーシヨンにパツチデータ
＃２を書込み、続けてフアームウエアメモリアド
レス＃２のビツト０の状態を調べる。この処理
は、フアームウエアメモリアドレスのビツト０が
“１”であるパツチ情報を読出すまで繰返して実
行される。第３図に示すパツチ情報＃ｎを読出す
と、ブロセサ１はフアームウエアメモリアドレス
＃ｎによつて示されるフアームウエア格納メモリ
のロケーシヨンにパツチデータ＃ｎを書込む。こ
のときのフアームウエアメモリアドレス＃ｎのビ
ツト０の状態が“１”であるので、以降、パツチ
データバツフアメモリ１２からのパツチ情報は読
出さず、パツチ動作を終了してCPU割込み制御
部１５の割込みステータスレジスタ（図示してな
い）にパツチ終了状態をセツトし、中央処理装置
（図示してない）にパツチの終了割込みを発生す
る。
（発明の効果）
本発明は以上説明したように、中央処理装置か
らのパツチ情報を通信制御装置のパツチバツフア
にいつたん格納した後、ブロセサの制御のもとで
パツチ処理ルーチンを実行させ、パツチバツフア
メモリのなかのパツチデータをフアームウエア格
納メモリに一括してパツチすることによりシステ
ムを停止させることなく、パツチすることができ
るという効果がある。
らのパツチ情報を通信制御装置のパツチバツフア
にいつたん格納した後、ブロセサの制御のもとで
パツチ処理ルーチンを実行させ、パツチバツフア
メモリのなかのパツチデータをフアームウエア格
納メモリに一括してパツチすることによりシステ
ムを停止させることなく、パツチすることができ
るという効果がある。
第１図は、本発明による通信制御装置の一実施
例を示すブロツク図である。第２図は、第１図に
示すインターフエースアダブタを詳細に示すブロ
ツク図である。第３図は、第２図に示したパツチ
データバツフアメモリの格納フオーマツトの一例
を示す説明図である。 １……ブロセサ、２……読出し／書込みメモ
リ、３……読出し専用メモリ、４……通信回線ア
ダブタ、５……インターフエースアダブタ、９…
…コマンド解読部、１０……制御部、１１……デ
ータレジスタ、１２……パツチデータバツフアメ
モリ、１３……割込みレジスタ、１４……割込み
起動部、１５……CPU割込み制御部、６〜８…
…信号線。
例を示すブロツク図である。第２図は、第１図に
示すインターフエースアダブタを詳細に示すブロ
ツク図である。第３図は、第２図に示したパツチ
データバツフアメモリの格納フオーマツトの一例
を示す説明図である。 １……ブロセサ、２……読出し／書込みメモ
リ、３……読出し専用メモリ、４……通信回線ア
ダブタ、５……インターフエースアダブタ、９…
…コマンド解読部、１０……制御部、１１……デ
ータレジスタ、１２……パツチデータバツフアメ
モリ、１３……割込みレジスタ、１４……割込み
起動部、１５……CPU割込み制御部、６〜８…
…信号線。
Claims (1)
- １ 中央処理装置に接続されていてブロセサ、イ
ンターフエースアダブタ、フアームウエア格納用
の読出し／書込みメモリ、パツチ処理ルーチンを
格納するための読出し専用メモリ、ならびに１台
以上の通信回線アダブタから構成され、フアーム
ウエア制御方式を採用している通信制御装置にお
いて、前記中央処理装置から出力されるフアーム
ウエアリストの一つ以上のパツチ情報を格納する
ためのパツケージデータバツフアメモリと、前記
中央処理装置からのパツチ要求を検出するための
コマンド解読部と、前記ブロセサに対してパツチ
要求の割込みを起動するための割込み起動部と、
パツチ要求割込みにもとづいて前記ブロセサにパ
ツチ処理ルーチンを起動させるためのCPU割込
み制御部と、前記パツチ処理ルーチンにおいて前
記パツチデータバツフアに格納されたすべてのパ
ツチ情報を前記読出し／書込みメモリに書込み、
すべての転送が終了したときに前記中央処理装置
に割込みを発生させるための制御部とを具備して
構成したことを特徴とする通信制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071979A JPS61231647A (ja) | 1985-04-05 | 1985-04-05 | 通信制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60071979A JPS61231647A (ja) | 1985-04-05 | 1985-04-05 | 通信制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61231647A JPS61231647A (ja) | 1986-10-15 |
| JPH0421897B2 true JPH0421897B2 (ja) | 1992-04-14 |
Family
ID=13476089
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60071979A Granted JPS61231647A (ja) | 1985-04-05 | 1985-04-05 | 通信制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61231647A (ja) |
-
1985
- 1985-04-05 JP JP60071979A patent/JPS61231647A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61231647A (ja) | 1986-10-15 |
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