JPH0714382A - マイクロコンピュータ - Google Patents
マイクロコンピュータInfo
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- JPH0714382A JPH0714382A JP5143466A JP14346693A JPH0714382A JP H0714382 A JPH0714382 A JP H0714382A JP 5143466 A JP5143466 A JP 5143466A JP 14346693 A JP14346693 A JP 14346693A JP H0714382 A JPH0714382 A JP H0714382A
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- JP
- Japan
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- micro
- refresh
- address
- cpu
- bus
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/268—Microinstruction selection not based on processing results, e.g. interrupt, patch, first cycle store, diagnostic programs
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】
【目的】 ＤＲＡＭリフレッシュ機能を内蔵したマイク
ロコンピュータにおいて、ＣＰＵのリード、ライトのた
めのデータバス使用とＤＲＡＭリフレッシュサイクルの
ためのデータバス使用の切り替え調停を高速化する。 【構成】 外付けのＤＲＡＭで構成されたメモリサブシ
ステム８のリフレッシュを行うべき時刻になるとリフレ
ッシュタイマ９がアクティブにするターミナルカウント
信号20を、ＣＰＵ２のマイクロ命令列の順序制御を行う
マイクロシーケンサ15に直接入力する構成にしたので、
ＣＰＵ２が現在実行中のマイクロ命令列を中断しリフレ
ッシュサイクルを実行でき、リフレッシュサイクル終了
後に中断中であったマイクロ命令列の実行をマイクロシ
ーケンサ15の操作により再開する。
ロコンピュータにおいて、ＣＰＵのリード、ライトのた
めのデータバス使用とＤＲＡＭリフレッシュサイクルの
ためのデータバス使用の切り替え調停を高速化する。 【構成】 外付けのＤＲＡＭで構成されたメモリサブシ
ステム８のリフレッシュを行うべき時刻になるとリフレ
ッシュタイマ９がアクティブにするターミナルカウント
信号20を、ＣＰＵ２のマイクロ命令列の順序制御を行う
マイクロシーケンサ15に直接入力する構成にしたので、
ＣＰＵ２が現在実行中のマイクロ命令列を中断しリフレ
ッシュサイクルを実行でき、リフレッシュサイクル終了
後に中断中であったマイクロ命令列の実行をマイクロシ
ーケンサ15の操作により再開する。
Description
【０００１】
【産業上の利用分野】この発明は、マイクロプログラム
方式により命令実行を行い、かつダイナミックＲＡＭ
（以下ＤＲＡＭ）のリフレッシュ発生の制御機能を内蔵
したマイクロコンピュータに関するものである。
方式により命令実行を行い、かつダイナミックＲＡＭ
（以下ＤＲＡＭ）のリフレッシュ発生の制御機能を内蔵
したマイクロコンピュータに関するものである。
【０００２】
【従来の技術】以下ではマイクロコンピュータのうち
で、外部からの命令を取り込み、解釈、実行を行う部分
をＣＰＵと呼び、ＣＰＵとＤＲＡＭリフレッシュ制御部
を含めた全体の系をマイクロコンピュータと呼ぶ。
で、外部からの命令を取り込み、解釈、実行を行う部分
をＣＰＵと呼び、ＣＰＵとＤＲＡＭリフレッシュ制御部
を含めた全体の系をマイクロコンピュータと呼ぶ。
【０００３】ＣＰＵは、命令の取り込み、データの読み
書きのために、ＣＰＵ内部のバスインタフェース制御部
の制御下で、データバスを使用してデータの授受を行
う。また、ＤＲＡＭもリフレッシュサイクルでは、上記
と異なるバスインタフェース制御部の制御下で、データ
バスを使用する。上記ＣＰＵのバスインタフェース制御
部と、ＤＲＡＭリフレッシュ制御部のバスインタフェー
ス制御部の二つが存在するため、どちらか一方のデータ
バスの使用を認める調停を行う調停制御部がマイクロコ
ンピュータに必要となる。
書きのために、ＣＰＵ内部のバスインタフェース制御部
の制御下で、データバスを使用してデータの授受を行
う。また、ＤＲＡＭもリフレッシュサイクルでは、上記
と異なるバスインタフェース制御部の制御下で、データ
バスを使用する。上記ＣＰＵのバスインタフェース制御
部と、ＤＲＡＭリフレッシュ制御部のバスインタフェー
ス制御部の二つが存在するため、どちらか一方のデータ
バスの使用を認める調停を行う調停制御部がマイクロコ
ンピュータに必要となる。
【０００４】図６は、従来のＤＲＡＭリフレッシュ制御
部を内部に含むマイクロコンピュータと、ＤＲＡＭで構
成された外付けメモリを表すブロック図である。同図に
おいて、１はＤＲＡＭリフレッシュ制御部、２はＣＰ
Ｕ、３はマイクロコンピュータである。４はマイクロコ
ンピュータ３の内部データバスである。５はＤＲＡＭリ
フレッシュ制御部１とＣＰＵ２との間で、バス権を調停
するバスアービタである。６は、内部データバス４と、
マイクロコンピュータ３の外部データバス７との間に接
続されるデータバス入出力部である。８は、外部データ
バス７に接続される、ＤＲＡＭで構成された外付けのメ
モリサブシステムである。９はＤＲＡＭのリフレッシュ
サイクルの時間間隔内でカウントし、カウントが終了す
るとターミナルカウント信号を発生する、ＤＲＡＭリフ
レッシュ制御部１内のリフレッシュタイマである。10は
上記リフレッシュタイマのターミナルカウント信号が入
力され、内部データバス４の使用を制御する、ＤＲＡＭ
リフレッシュ制御部１内のバスインタフェース制御部で
ある。11は上記リフレッシュタイマのカウントが終了
し、ＤＲＡＭをリフレッシュするべき時間になったこと
を示すターミナルカウント信号である。12はＤＲＡＭリ
フレッシュ制御部１が、メモリサブシステム８のリフレ
ッシュサイクルのために内部データバス４を使用する要
求を示す信号で、バスアービタ５に入力されるバス権要
求信号である。13はＣＰＵ２が内部データバス４を使用
して良いことを示すバス権許可信号である。14はＣＰＵ
２の内部動作を規定するマイクロ命令列を格納する制御
記憶である。15はアドレスを指定することにより、制御
記憶14に格納されたマイクロ命令列の実行順序制御を行
う制御手段であるマイクロシーケンサである。16は制御
記憶14から出力されるマイクロ命令の内容に制御されて
ＣＰＵ２の命令実行を実際に行う命令実行部である。17
は命令実行部16と内部データバス４の間に接続され、Ｃ
ＰＵ２が内部データバス４を使用するのを制御する、Ｃ
ＰＵ２内のバスインタフェース制御部である。18は、Ｃ
ＰＵ２が命令実行に必要なリード、ライトアクセスを行
うために内部データバス４を使用するときに、命令実行
部16がバスインタフェース制御部17に使用を要求するバ
ス要求信号である。
部を内部に含むマイクロコンピュータと、ＤＲＡＭで構
成された外付けメモリを表すブロック図である。同図に
おいて、１はＤＲＡＭリフレッシュ制御部、２はＣＰ
Ｕ、３はマイクロコンピュータである。４はマイクロコ
ンピュータ３の内部データバスである。５はＤＲＡＭリ
フレッシュ制御部１とＣＰＵ２との間で、バス権を調停
するバスアービタである。６は、内部データバス４と、
マイクロコンピュータ３の外部データバス７との間に接
続されるデータバス入出力部である。８は、外部データ
バス７に接続される、ＤＲＡＭで構成された外付けのメ
モリサブシステムである。９はＤＲＡＭのリフレッシュ
サイクルの時間間隔内でカウントし、カウントが終了す
るとターミナルカウント信号を発生する、ＤＲＡＭリフ
レッシュ制御部１内のリフレッシュタイマである。10は
上記リフレッシュタイマのターミナルカウント信号が入
力され、内部データバス４の使用を制御する、ＤＲＡＭ
リフレッシュ制御部１内のバスインタフェース制御部で
ある。11は上記リフレッシュタイマのカウントが終了
し、ＤＲＡＭをリフレッシュするべき時間になったこと
を示すターミナルカウント信号である。12はＤＲＡＭリ
フレッシュ制御部１が、メモリサブシステム８のリフレ
ッシュサイクルのために内部データバス４を使用する要
求を示す信号で、バスアービタ５に入力されるバス権要
求信号である。13はＣＰＵ２が内部データバス４を使用
して良いことを示すバス権許可信号である。14はＣＰＵ
２の内部動作を規定するマイクロ命令列を格納する制御
記憶である。15はアドレスを指定することにより、制御
記憶14に格納されたマイクロ命令列の実行順序制御を行
う制御手段であるマイクロシーケンサである。16は制御
記憶14から出力されるマイクロ命令の内容に制御されて
ＣＰＵ２の命令実行を実際に行う命令実行部である。17
は命令実行部16と内部データバス４の間に接続され、Ｃ
ＰＵ２が内部データバス４を使用するのを制御する、Ｃ
ＰＵ２内のバスインタフェース制御部である。18は、Ｃ
ＰＵ２が命令実行に必要なリード、ライトアクセスを行
うために内部データバス４を使用するときに、命令実行
部16がバスインタフェース制御部17に使用を要求するバ
ス要求信号である。
【０００５】次に、図６に従って動作を説明する。はじ
めにＤＲＡＭで構成されたメモリサブシステム８がリフ
レッシュを必要としていないときの動作について説明す
る。リフレッシュタイマ９はリフレッシュが必要となる
までカウントを続けており、ターミナルカウント信号11
は非アクティブ（無効）状態である。したがってＤＲＡ
Ｍリフレッシュ制御部１内のバスインタフェース制御部
10は、バスアービタ５に対してバス権要求信号12を非ア
クティブ（無効）状態にしている。このためバスアービ
タ５はＣＰＵ２へ、ＣＰＵ２が内部データバス４の使用
可能なことを示すバス権許可信号13を出し続けている。
めにＤＲＡＭで構成されたメモリサブシステム８がリフ
レッシュを必要としていないときの動作について説明す
る。リフレッシュタイマ９はリフレッシュが必要となる
までカウントを続けており、ターミナルカウント信号11
は非アクティブ（無効）状態である。したがってＤＲＡ
Ｍリフレッシュ制御部１内のバスインタフェース制御部
10は、バスアービタ５に対してバス権要求信号12を非ア
クティブ（無効）状態にしている。このためバスアービ
タ５はＣＰＵ２へ、ＣＰＵ２が内部データバス４の使用
可能なことを示すバス権許可信号13を出し続けている。
【０００６】一方ＣＰＵ２は、命令を実行するために内
部データバス４を介して、メモリサブシステム８をアク
セスする場合がある。ＣＰＵ２は、マイクロシーケンサ
15の順序制御に従い、制御記憶14からマイクロ命令を読
み出して行くが、データのリード、ライトが必要になる
と、上記マイクロ命令が命令実行部16にこれを通知す
る。命令実行部16はこれを受けてバス要求信号18をアク
ティブ（有効）にし、ＣＰＵ２のバスインタフェース制
御部17の使用が必要であることを通知する。バスインタ
フェース制御部17はバス権許可信号13がアクティブであ
るのでバス要求信号18、すなわち命令実行部16のバス使
用要求に応答することができる。したがって、バスイン
タフェース制御部17は内部データバス４を使用し、デー
タバス入出力部６、外部データバス７を経由しメモリサ
ブシステム８へリード、ライトが実行される。
部データバス４を介して、メモリサブシステム８をアク
セスする場合がある。ＣＰＵ２は、マイクロシーケンサ
15の順序制御に従い、制御記憶14からマイクロ命令を読
み出して行くが、データのリード、ライトが必要になる
と、上記マイクロ命令が命令実行部16にこれを通知す
る。命令実行部16はこれを受けてバス要求信号18をアク
ティブ（有効）にし、ＣＰＵ２のバスインタフェース制
御部17の使用が必要であることを通知する。バスインタ
フェース制御部17はバス権許可信号13がアクティブであ
るのでバス要求信号18、すなわち命令実行部16のバス使
用要求に応答することができる。したがって、バスイン
タフェース制御部17は内部データバス４を使用し、デー
タバス入出力部６、外部データバス７を経由しメモリサ
ブシステム８へリード、ライトが実行される。
【０００７】次に、ＤＲＡＭで構成されたメモリサブシ
ステム８がリフレッシュを必要とするようになったとき
の動作について説明する。一般的にＤＲＡＭリフレッシ
ュサイクルは、その他のいかなるシステム動作よりも優
先的に実行される必要がある。したがって、ここではＤ
ＲＡＭリフレッシュサイクルによる内部データバス４の
使用が、ＣＰＵ２によるリード、ライトのための内部デ
ータバス４の使用に優先するものとして説明する。
ステム８がリフレッシュを必要とするようになったとき
の動作について説明する。一般的にＤＲＡＭリフレッシ
ュサイクルは、その他のいかなるシステム動作よりも優
先的に実行される必要がある。したがって、ここではＤ
ＲＡＭリフレッシュサイクルによる内部データバス４の
使用が、ＣＰＵ２によるリード、ライトのための内部デ
ータバス４の使用に優先するものとして説明する。
【０００８】リフレッシュタイマ９は、メモリサブシス
テム８のリフレッシュを行うべき時刻を計測するために
カウントする。リフレッシュタイマ９は、オーバフロー
（またはダウンカウントの場合のアンダフロー）すると
ターミナルカウント信号11をアクティブ（有効）の状態
に変更し、バスインタフェース制御部10にリフレッシュ
するべき時刻であること知らせる。このときバスインタ
フェース制御部10は、バス権要求信号12をアクティブに
し内部データバス４を優先的に使用することをバスアー
ビタ５に通知する。これによりバスアービタ５は、ＣＰ
Ｕ２に対しバス権許可信号13を非アクティブにし、ＣＰ
Ｕ２が内部データバス４を使用できない旨を知らせる。
テム８のリフレッシュを行うべき時刻を計測するために
カウントする。リフレッシュタイマ９は、オーバフロー
（またはダウンカウントの場合のアンダフロー）すると
ターミナルカウント信号11をアクティブ（有効）の状態
に変更し、バスインタフェース制御部10にリフレッシュ
するべき時刻であること知らせる。このときバスインタ
フェース制御部10は、バス権要求信号12をアクティブに
し内部データバス４を優先的に使用することをバスアー
ビタ５に通知する。これによりバスアービタ５は、ＣＰ
Ｕ２に対しバス権許可信号13を非アクティブにし、ＣＰ
Ｕ２が内部データバス４を使用できない旨を知らせる。
【０００９】以上の流れで、内部データバス４の使用権
がＤＲＡＭリフレッシュ制御部１へ移る。これにより、
バスインタフェース制御部10は内部データバス４を使用
し、データバス入出力部６、外部データバス７を介して
メモリサブシステム８のリフレッシュを実行する。
がＤＲＡＭリフレッシュ制御部１へ移る。これにより、
バスインタフェース制御部10は内部データバス４を使用
し、データバス入出力部６、外部データバス７を介して
メモリサブシステム８のリフレッシュを実行する。
【００１０】次に、上記リフレッシュサイクル中にＣＰ
Ｕ２が内部データバス４の使用を必要とする場合の動作
について説明する。ＣＰＵ２がバス要求信号18をアクテ
ィブにするまでの動作は、上述のメモリサブシステム８
がリフレッシュを必要としていない場合とまったく同じ
である。ところがリフレッシュサイクル中にはバスアー
ビタ５がバス権許可信号13を非アクティブにしているた
め、バスインタフェース制御部17は命令実行部16が必要
とするリード、ライトに応答することができず、バス権
許可信号13が再度アクティブになるのを待ち続ける。し
たがってＣＰＵ２（命令実行部16）は必要なデータ授受
ができなくなり、待ち状態、すなわち動作を停止した状
態になる。
Ｕ２が内部データバス４の使用を必要とする場合の動作
について説明する。ＣＰＵ２がバス要求信号18をアクテ
ィブにするまでの動作は、上述のメモリサブシステム８
がリフレッシュを必要としていない場合とまったく同じ
である。ところがリフレッシュサイクル中にはバスアー
ビタ５がバス権許可信号13を非アクティブにしているた
め、バスインタフェース制御部17は命令実行部16が必要
とするリード、ライトに応答することができず、バス権
許可信号13が再度アクティブになるのを待ち続ける。し
たがってＣＰＵ２（命令実行部16）は必要なデータ授受
ができなくなり、待ち状態、すなわち動作を停止した状
態になる。
【００１１】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータにＤＲＡＭリフレッシュ機能を内蔵すると以上の
ような構成になるので、ＣＰＵがデータをリード、ライ
トするためのデータバス使用とＤＲＡＭリフレッシュサ
イクルのためのデータバス使用が、バスアービタにおい
て調停により決定され、このためにＤＲＡＭリフレッシ
ュ制御部及び各々のバスインタフェース制御部のオン−
オフが制御されるので、調停に非常に時間がかかってし
まうといった問題があり、さらにはＤＲＡＭリフレッシ
ュ制御部およびＣＰＵに各々独立のバスインタフェース
制御部が必要となり、またバスアービタも必要となりハ
ードウェア量が増えるといった問題もあった。
ュータにＤＲＡＭリフレッシュ機能を内蔵すると以上の
ような構成になるので、ＣＰＵがデータをリード、ライ
トするためのデータバス使用とＤＲＡＭリフレッシュサ
イクルのためのデータバス使用が、バスアービタにおい
て調停により決定され、このためにＤＲＡＭリフレッシ
ュ制御部及び各々のバスインタフェース制御部のオン−
オフが制御されるので、調停に非常に時間がかかってし
まうといった問題があり、さらにはＤＲＡＭリフレッシ
ュ制御部およびＣＰＵに各々独立のバスインタフェース
制御部が必要となり、またバスアービタも必要となりハ
ードウェア量が増えるといった問題もあった。
【００１２】この発明は上記のような問題点を解決する
ためになされたものであり、ＣＰＵがリード、ライトす
るためのデータバス使用とＤＲＡＭリフレッシュサイク
ルのためのデータバス使用の切り替えを、簡単なハード
ウエアで高速に行うことが可能なＤＲＡＭリフレッシュ
機能を内蔵したマイクロコンピュータを得ることを目的
とする。
ためになされたものであり、ＣＰＵがリード、ライトす
るためのデータバス使用とＤＲＡＭリフレッシュサイク
ルのためのデータバス使用の切り替えを、簡単なハード
ウエアで高速に行うことが可能なＤＲＡＭリフレッシュ
機能を内蔵したマイクロコンピュータを得ることを目的
とする。
【００１３】
【課題を解決するための手段】この発明のマイクロコン
ピュータは、ＤＲＡＭのリフレッシュサイクルの間隔を
計測する内蔵のリフレッシュタイマが所定のカウント終
了値に達すると、終了信号をマイクロシーケンサに入力
し、この信号を受けてＣＰＵが現在実行中のマイクロ命
令列を中断し、リフレッシュサイクルの動作を開始さ
せ、リフレッシュサイクルの動作が終了するとＣＰＵが
中断していたマイクロ命令列の実行を再開するようにし
たものである。
ピュータは、ＤＲＡＭのリフレッシュサイクルの間隔を
計測する内蔵のリフレッシュタイマが所定のカウント終
了値に達すると、終了信号をマイクロシーケンサに入力
し、この信号を受けてＣＰＵが現在実行中のマイクロ命
令列を中断し、リフレッシュサイクルの動作を開始さ
せ、リフレッシュサイクルの動作が終了するとＣＰＵが
中断していたマイクロ命令列の実行を再開するようにし
たものである。
【００１４】
【作用】この発明のマイクロコンピュータは、内蔵のリ
フレッシュタイマがＣＰＵのマイクロシーケンサにＤＲ
ＡＭをリフレッシュすべき時刻を直接知らせ、命令実行
を中断させリフレッシュサイクルを実行し、リフレッシ
ュサイクル終了後、命令実行を再開するので、データバ
ス使用の調停が高速に行われる。
フレッシュタイマがＣＰＵのマイクロシーケンサにＤＲ
ＡＭをリフレッシュすべき時刻を直接知らせ、命令実行
を中断させリフレッシュサイクルを実行し、リフレッシ
ュサイクル終了後、命令実行を再開するので、データバ
ス使用の調停が高速に行われる。
【００１５】
実施例１．以下、この発明の一実施例を図に従い説明す
る。図１は、本発明のＤＲＡＭリフレッシュ機能を内蔵
したマイクロコンピュータの第一の実施例を示すブロッ
ク図である。同図において、ＣＰＵ２、内部データバス
４、データバス入出力部６、外部データバス７、メモリ
サブシステム８、制御記憶14、マイクロシーケンサ15、
命令実行部16、バスインタフェース制御部17、バス要求
信号18は上述の図６のものと各々まったく同一である。
９は、ＤＲＡＭリフレッシュサイクル間隔を計測するリ
フレッシュタイマである。20は、リフレッシュタイマ９
がカウント終了値に達すると発生され、ＣＰＵ２のマイ
クロシーケンサ15に入力されるターミナルカウント信号
である。
る。図１は、本発明のＤＲＡＭリフレッシュ機能を内蔵
したマイクロコンピュータの第一の実施例を示すブロッ
ク図である。同図において、ＣＰＵ２、内部データバス
４、データバス入出力部６、外部データバス７、メモリ
サブシステム８、制御記憶14、マイクロシーケンサ15、
命令実行部16、バスインタフェース制御部17、バス要求
信号18は上述の図６のものと各々まったく同一である。
９は、ＤＲＡＭリフレッシュサイクル間隔を計測するリ
フレッシュタイマである。20は、リフレッシュタイマ９
がカウント終了値に達すると発生され、ＣＰＵ２のマイ
クロシーケンサ15に入力されるターミナルカウント信号
である。
【００１６】図２は、図１におけるマイクロシーケンサ
15と制御記憶14の構成を示すブロック図である。図２に
おいて、30は制御記憶14のアドレスを保持するマイクロ
アドレスラッチである。31はマイクロアドレスラッチ30
にラッチされるアドレスを転送するマイクロアドレスバ
スである。32はアドレスデコーダ、メモリアレイ及び読
みだし回路等からなり、マイクロ命令を格納する部分で
あるマイクロＲＯＭ部である。33は、マイクロＲＯＭ部
32から出力される次に実行すべきマイクロ命令のアドレ
スを保持する、マイクロ出力ラッチである。34は、マイ
クロＲＯＭ部32から出力される命令実行部16の演算器の
動作等を制御する制御コードを保持するマイクロ出力ラ
ッチである。35は命令実行部16の動作を制御する制御信
号である。36は、マイクロ出力ラッチ33から出力され、
次に実行すべきマイクロ命令が格納されたマイクロＲＯ
Ｍ部32のアドレスを示す次アドレス信号である。37は各
ＣＰＵ命令に対応するマイクロ命令列の先頭アドレスを
示す先頭アドレス信号である。38は上記先頭アドレス信
号37を保持するマイクロ先頭アドレスラッチである。39
は上記次アドレス信号36を保持するマイクロ次アドレス
ラッチである。40はリフレッシュ操作を行う別のマイク
ロ命令列の先頭アドレスを生成し保持するマイクロ特殊
アドレスラッチである。41は、マイクロ先頭アドレスラ
ッチ38、マイクロ次アドレスラッチ39、マイクロ特殊ア
ドレスラッチ40、及び後述のマイクロスタック42の内
で、いずれの内容をマイクロアドレスバス31に出力する
かを制御するシーケンサ制御部である。42は、マイクロ
次アドレスラッチ39の内容を一時退避するためのマイク
ロスタックである。
15と制御記憶14の構成を示すブロック図である。図２に
おいて、30は制御記憶14のアドレスを保持するマイクロ
アドレスラッチである。31はマイクロアドレスラッチ30
にラッチされるアドレスを転送するマイクロアドレスバ
スである。32はアドレスデコーダ、メモリアレイ及び読
みだし回路等からなり、マイクロ命令を格納する部分で
あるマイクロＲＯＭ部である。33は、マイクロＲＯＭ部
32から出力される次に実行すべきマイクロ命令のアドレ
スを保持する、マイクロ出力ラッチである。34は、マイ
クロＲＯＭ部32から出力される命令実行部16の演算器の
動作等を制御する制御コードを保持するマイクロ出力ラ
ッチである。35は命令実行部16の動作を制御する制御信
号である。36は、マイクロ出力ラッチ33から出力され、
次に実行すべきマイクロ命令が格納されたマイクロＲＯ
Ｍ部32のアドレスを示す次アドレス信号である。37は各
ＣＰＵ命令に対応するマイクロ命令列の先頭アドレスを
示す先頭アドレス信号である。38は上記先頭アドレス信
号37を保持するマイクロ先頭アドレスラッチである。39
は上記次アドレス信号36を保持するマイクロ次アドレス
ラッチである。40はリフレッシュ操作を行う別のマイク
ロ命令列の先頭アドレスを生成し保持するマイクロ特殊
アドレスラッチである。41は、マイクロ先頭アドレスラ
ッチ38、マイクロ次アドレスラッチ39、マイクロ特殊ア
ドレスラッチ40、及び後述のマイクロスタック42の内
で、いずれの内容をマイクロアドレスバス31に出力する
かを制御するシーケンサ制御部である。42は、マイクロ
次アドレスラッチ39の内容を一時退避するためのマイク
ロスタックである。
【００１７】図３はマイクロ命令列の実行順序制御の例
を示したものである。同図において、50はＣＰＵ２のあ
る命令（以下命令Ａと記す）に対応するマイクロ命令
列、51はＣＰＵ２の別のある命令（以下命令Ｂと記す）
に対応するマイクロ命令列、52はＤＲＡＭリフレッシュ
サイクルを発生するためのマイクロ命令列、53はマイク
ロ命令列51からマイクロ命令列52への遷移、54はマイク
ロ命令列52からマイクロ命令列51への復帰を、各々示し
ている。
を示したものである。同図において、50はＣＰＵ２のあ
る命令（以下命令Ａと記す）に対応するマイクロ命令
列、51はＣＰＵ２の別のある命令（以下命令Ｂと記す）
に対応するマイクロ命令列、52はＤＲＡＭリフレッシュ
サイクルを発生するためのマイクロ命令列、53はマイク
ロ命令列51からマイクロ命令列52への遷移、54はマイク
ロ命令列52からマイクロ命令列51への復帰を、各々示し
ている。
【００１８】次に、本発明の第一の実施例においてＤＲ
ＡＭリフレッシュサイクルを発生しない場合のＣＰＵ２
のマイクロ命令実行の手順を図１、図２、図３に従い説
明する。このとき、ターミナルカウント信号20は非アク
ティブ（無効）であり、シーケンサ制御部41はリフレッ
シュサイクル発生のないことを認識している。ＣＰＵ２
は、ＤＲＡＭで構成されたメモリサブシステム８または
他のメモリシステムから上記命令Ａを取り込み、マイク
ロ命令列50の先頭アドレス信号37、すなわちマイクロＲ
ＯＭ部32中でのμ−inst10（μ−instはマイクロ命令を
示す。以下このように記す。）の格納アドレス、を生成
してマイクロ先頭アドレスラッチ38に格納する。このマ
イクロ先頭アドレスラッチ38の内容は、シーケンサ制御
部41に制御され、マイクロアドレス31、マイクロアドレ
スラッチ30を経由してマイクロＲＯＭ部32に伝達され
る。
ＡＭリフレッシュサイクルを発生しない場合のＣＰＵ２
のマイクロ命令実行の手順を図１、図２、図３に従い説
明する。このとき、ターミナルカウント信号20は非アク
ティブ（無効）であり、シーケンサ制御部41はリフレッ
シュサイクル発生のないことを認識している。ＣＰＵ２
は、ＤＲＡＭで構成されたメモリサブシステム８または
他のメモリシステムから上記命令Ａを取り込み、マイク
ロ命令列50の先頭アドレス信号37、すなわちマイクロＲ
ＯＭ部32中でのμ−inst10（μ−instはマイクロ命令を
示す。以下このように記す。）の格納アドレス、を生成
してマイクロ先頭アドレスラッチ38に格納する。このマ
イクロ先頭アドレスラッチ38の内容は、シーケンサ制御
部41に制御され、マイクロアドレス31、マイクロアドレ
スラッチ30を経由してマイクロＲＯＭ部32に伝達され
る。
【００１９】この結果、マイクロ先頭アドレスラッチ38
で指定されるマイクロＲＯＭ部32のアドレスからμ−in
st10の内容およびμ−inst11の格納アドレスが読み出さ
れる。上記μ−inst10の内容はマイクロ出力ラッチ34に
保持され、さらに制御信号35となり、命令実行部16の制
御信号となる。また、同時に読み出された上記μ−inst
11の格納アドレスはマイクロ出力ラッチ33に保持され、
さらに次アドレス信号36となり、マイクロ次アドレスラ
ッチ39に転送される。
で指定されるマイクロＲＯＭ部32のアドレスからμ−in
st10の内容およびμ−inst11の格納アドレスが読み出さ
れる。上記μ−inst10の内容はマイクロ出力ラッチ34に
保持され、さらに制御信号35となり、命令実行部16の制
御信号となる。また、同時に読み出された上記μ−inst
11の格納アドレスはマイクロ出力ラッチ33に保持され、
さらに次アドレス信号36となり、マイクロ次アドレスラ
ッチ39に転送される。
【００２０】上記μ−inst10の読み出しが完了すると、
次のマイクロ命令（μ−inst11）の読み出しを開始す
る。シーケンサ制御部41は、次に処理すべきマイクロ命
令（μ−inst11）がＣＰＵ命令の一番初めのマイクロ命
令でないことを認識すると、マイクロアドレスバス31上
にマイクロ次アドレスラッチ39の内容、すなわちμ−in
st11の格納アドレスを出力させる。さらに、上記マイク
ロ次アドレスラッチ39の内容は、マイクロアドレスバス
ラッチ39で指定されるマイクロＲＯＭ部32へ伝達され
る。
次のマイクロ命令（μ−inst11）の読み出しを開始す
る。シーケンサ制御部41は、次に処理すべきマイクロ命
令（μ−inst11）がＣＰＵ命令の一番初めのマイクロ命
令でないことを認識すると、マイクロアドレスバス31上
にマイクロ次アドレスラッチ39の内容、すなわちμ−in
st11の格納アドレスを出力させる。さらに、上記マイク
ロ次アドレスラッチ39の内容は、マイクロアドレスバス
ラッチ39で指定されるマイクロＲＯＭ部32へ伝達され
る。
【００２１】この結果、マイクロ次アドレスラッチ39で
指定されるマイクロＲＯＭ部32のアドレスからμ−inst
11の内容及びμ−inst12のアドレスが読み出される。以
下同様の手順を繰り返すことでμ−inst12の読み出しも
行われる。
指定されるマイクロＲＯＭ部32のアドレスからμ−inst
11の内容及びμ−inst12のアドレスが読み出される。以
下同様の手順を繰り返すことでμ−inst12の読み出しも
行われる。
【００２２】ここでシーケンサ制御部41が、μ−inst12
が命令Ａに対応するマイクロ命令列の最後のマイクロ命
令であることを認識すると、次のマイクロアドレス指定
をマイクロ先頭アドレスラッチ38により実施する。この
際マイクロ先頭アドレスラッチ38の内容は、ＣＰＵ２が
取り込んだ命令Ｂに対応するマイクロ命令列51の先頭ア
ドレスを示す先頭アドレス信号37、すなわちマイクロＲ
ＯＭ部32内でのμ−inst20の格納アドレスに変更され
る。このように、上記命令Ａに対応するマイクロ命令列
50（μ−inst10、11、‥‥）を読み出した動作と同様
に、命令Ｂに対応するマイクロ命令列51（μ−inst20、
21、‥‥）の読み出し動作も実行できる。
が命令Ａに対応するマイクロ命令列の最後のマイクロ命
令であることを認識すると、次のマイクロアドレス指定
をマイクロ先頭アドレスラッチ38により実施する。この
際マイクロ先頭アドレスラッチ38の内容は、ＣＰＵ２が
取り込んだ命令Ｂに対応するマイクロ命令列51の先頭ア
ドレスを示す先頭アドレス信号37、すなわちマイクロＲ
ＯＭ部32内でのμ−inst20の格納アドレスに変更され
る。このように、上記命令Ａに対応するマイクロ命令列
50（μ−inst10、11、‥‥）を読み出した動作と同様
に、命令Ｂに対応するマイクロ命令列51（μ−inst20、
21、‥‥）の読み出し動作も実行できる。
【００２３】以上が、ＤＲＡＭリフレッシュサイクルを
発生しない場合における、ＣＰＵ２のマイクロ命令実行
の手順である。この場合は、マイクロ特殊アドレスラッ
チ40及びマイクロスタック42は全く使用されない。
発生しない場合における、ＣＰＵ２のマイクロ命令実行
の手順である。この場合は、マイクロ特殊アドレスラッ
チ40及びマイクロスタック42は全く使用されない。
【００２４】次に、本発明の第一の実施例においてＤＲ
ＡＭリフレッシュサイクルを必要とする場合のＣＰＵ２
のマイクロ命令実行の手順を図１、図２、図３に従い説
明する。リフレッシュタイマ９は、基準クロックに基づ
きカウントしている。これがオーバフロー（あるいはダ
ウンカウントの場合のアンダフロー）すると、ＤＲＡＭ
で構成されたメモリサブシステム８のリフレッシュを行
うべき時刻であり、ターミナルカウント信号20がアクテ
ィブ（有効）状態に変更され、シーケンサ制御部41はリ
フレッシュサイクル発生が必要となったことを知る。
ＡＭリフレッシュサイクルを必要とする場合のＣＰＵ２
のマイクロ命令実行の手順を図１、図２、図３に従い説
明する。リフレッシュタイマ９は、基準クロックに基づ
きカウントしている。これがオーバフロー（あるいはダ
ウンカウントの場合のアンダフロー）すると、ＤＲＡＭ
で構成されたメモリサブシステム８のリフレッシュを行
うべき時刻であり、ターミナルカウント信号20がアクテ
ィブ（有効）状態に変更され、シーケンサ制御部41はリ
フレッシュサイクル発生が必要となったことを知る。
【００２５】ここで図３に示すとおり、アクティブ状態
となったターミナルカウント信号20を受けたとき、マイ
クロシーケンサ15はμ−inst22を実行中であったものと
して説明を続ける。このとき、マイクロアドレスラッチ
30にはμ−inst22の格納アドレスが保持されており、こ
のアドレスに従い、マイクロＲＯＭ部32からμ−inst22
の内容及びμ−inst23の格納アドレスが読み出される。
となったターミナルカウント信号20を受けたとき、マイ
クロシーケンサ15はμ−inst22を実行中であったものと
して説明を続ける。このとき、マイクロアドレスラッチ
30にはμ−inst22の格納アドレスが保持されており、こ
のアドレスに従い、マイクロＲＯＭ部32からμ−inst22
の内容及びμ−inst23の格納アドレスが読み出される。
【００２６】μ−inst23の格納アドレスは、マイクロ出
力ラッチ33を経由し、次アドレス信号36としてマイクロ
次アドレスラッチ39に転送される。しかし、マイクロシ
ーケンサ15内のシーケンサ制御部41は、上記アクティブ
状態となったターミナルカウント信号20を受けると、Ｄ
ＲＡＭリフレッシュサイクルを発生しない場合とは異な
り、つまりマイクロ次アドレスラッチ39の内容をマイク
ロアドレスバス31上に出力させるのではなく、この内容
をマイクロスタック42に転送させる。さらに、シーケン
サ制御部41はマイクロ次アドレスラッチ39ではなく、マ
イクロ特殊アドレスラッチ40の内容をマイクロアドレス
バス31上に出力させる。なお、マイクロ特殊アドレスラ
ッチ40は、リフレッシュサイクルを発生するマイクロ命
令列52の先頭アドレス、すなわちμ−instR0が格納され
ているマイクロＲＯＭ部32のアドレスを、常に保持して
いる。
力ラッチ33を経由し、次アドレス信号36としてマイクロ
次アドレスラッチ39に転送される。しかし、マイクロシ
ーケンサ15内のシーケンサ制御部41は、上記アクティブ
状態となったターミナルカウント信号20を受けると、Ｄ
ＲＡＭリフレッシュサイクルを発生しない場合とは異な
り、つまりマイクロ次アドレスラッチ39の内容をマイク
ロアドレスバス31上に出力させるのではなく、この内容
をマイクロスタック42に転送させる。さらに、シーケン
サ制御部41はマイクロ次アドレスラッチ39ではなく、マ
イクロ特殊アドレスラッチ40の内容をマイクロアドレス
バス31上に出力させる。なお、マイクロ特殊アドレスラ
ッチ40は、リフレッシュサイクルを発生するマイクロ命
令列52の先頭アドレス、すなわちμ−instR0が格納され
ているマイクロＲＯＭ部32のアドレスを、常に保持して
いる。
【００２７】このように、上記マイクロ特殊アドレスラ
ッチ40の内容はマイクロアドレスバス31、マイクロアド
レスラッチ30を経由してマイクロＲＯＭ部32へ伝達され
る。この結果、マイクロ特殊アドレス40で指定されるマ
イクロＲＯＭ部32のアドレスから、μ−instR0の内容及
びμ−instR1の格納アドレスが読み出されるので、マイ
クロ命令列51の実行は中断され、リフレッシュサイクル
発生用のマイクロ命令列52の実行が開始される。マイク
ロ命令列52の実行を開始してからのマイクロシーケンサ
15の動作は、ＤＲＡＭリフレッシュサイクルが発生しな
い場合と同等であるため、マイクロスタック42は使用さ
れることがなく、μ−inst23の格納アドレスはそのまま
マイクロスタック42中に保持されている。
ッチ40の内容はマイクロアドレスバス31、マイクロアド
レスラッチ30を経由してマイクロＲＯＭ部32へ伝達され
る。この結果、マイクロ特殊アドレス40で指定されるマ
イクロＲＯＭ部32のアドレスから、μ−instR0の内容及
びμ−instR1の格納アドレスが読み出されるので、マイ
クロ命令列51の実行は中断され、リフレッシュサイクル
発生用のマイクロ命令列52の実行が開始される。マイク
ロ命令列52の実行を開始してからのマイクロシーケンサ
15の動作は、ＤＲＡＭリフレッシュサイクルが発生しな
い場合と同等であるため、マイクロスタック42は使用さ
れることがなく、μ−inst23の格納アドレスはそのまま
マイクロスタック42中に保持されている。
【００２８】シーケンサ制御部41は、リフレッシュサイ
クル発生用のマイクロ命令列52の最終マイクロ命令μ−
instRiを認識すると、この次のマイクロアドレス指定で
は、マイクロスタック42の内容をマイクロアドレスバス
31上に出力させる。このため、マイクロスタック42の内
容、すなわちμ−inst23が格納されているマイクロＲＯ
Ｍ部32のアドレスは、マイクロアドレスバス31、マイク
ロアドレスラッチ30を経由してマイクロＲＯＭ部32へ伝
達される。この結果、μ−inst23の内容が読み出され、
中断されていたマイクロ命令列51の実行が再開される。
クル発生用のマイクロ命令列52の最終マイクロ命令μ−
instRiを認識すると、この次のマイクロアドレス指定で
は、マイクロスタック42の内容をマイクロアドレスバス
31上に出力させる。このため、マイクロスタック42の内
容、すなわちμ−inst23が格納されているマイクロＲＯ
Ｍ部32のアドレスは、マイクロアドレスバス31、マイク
ロアドレスラッチ30を経由してマイクロＲＯＭ部32へ伝
達される。この結果、μ−inst23の内容が読み出され、
中断されていたマイクロ命令列51の実行が再開される。
【００２９】実施例２．図４は、本発明における第二の
実施例のＤＲＡＭリフレッシュ機能を内部に含むマイク
ロコンピュータと、ＤＲＡＭで構成された外付けメモリ
を表すブロック図である。同図において、60はＤＲＡＭ
リフレッシュサイクルの動作をハードウェア論理回路で
構成したリフレッシュ実行部、61はマイクロシーケンサ
15がリフレッシュ実行部60の動作開始を要求するリフレ
ッシュ要求信号、62はリフレッシュ実行部60の動作完了
をマイクロシーケンサ15に伝えるリフレッシュ完了信号
である。他の記号は図１と同一である。
実施例のＤＲＡＭリフレッシュ機能を内部に含むマイク
ロコンピュータと、ＤＲＡＭで構成された外付けメモリ
を表すブロック図である。同図において、60はＤＲＡＭ
リフレッシュサイクルの動作をハードウェア論理回路で
構成したリフレッシュ実行部、61はマイクロシーケンサ
15がリフレッシュ実行部60の動作開始を要求するリフレ
ッシュ要求信号、62はリフレッシュ実行部60の動作完了
をマイクロシーケンサ15に伝えるリフレッシュ完了信号
である。他の記号は図１と同一である。
【００３０】図５は、図４におけるマイクロシーケンサ
15と制御記憶14の内部を表すブロック図である。図５に
おいて、70はシーケンサ制御部であり、図２における41
とほぼ同等の動作をするが、マイクロ先頭アドレスラッ
チ38とマイクロ次アドレスラッチ39のどちらの内容をマ
イクロアドレスバス31に出力するかを制御する点、およ
び、リフレッシュ実行部60が動作中にマイクロシーケン
サ15全体の動作を停止させる制御をする点が異なる。他
の記号は図２と同一のものである。
15と制御記憶14の内部を表すブロック図である。図５に
おいて、70はシーケンサ制御部であり、図２における41
とほぼ同等の動作をするが、マイクロ先頭アドレスラッ
チ38とマイクロ次アドレスラッチ39のどちらの内容をマ
イクロアドレスバス31に出力するかを制御する点、およ
び、リフレッシュ実行部60が動作中にマイクロシーケン
サ15全体の動作を停止させる制御をする点が異なる。他
の記号は図２と同一のものである。
【００３１】次に、本発明の第二の実施例について、Ｄ
ＲＡＭリフレッシュサイクルを発生しない場合のＣＰＵ
２のマイクロ命令実行の手順を説明する。この場合の動
作は、上述の第一の実施例におけるＤＲＡＭリフレッシ
ュサイクルを発生しない場合の動作と全く同一である。
ＲＡＭリフレッシュサイクルを発生しない場合のＣＰＵ
２のマイクロ命令実行の手順を説明する。この場合の動
作は、上述の第一の実施例におけるＤＲＡＭリフレッシ
ュサイクルを発生しない場合の動作と全く同一である。
【００３２】続いて、本発明の第二の実施例における、
ＤＲＡＭリフレッシュサイクルの発生が必要な場合のＣ
ＰＵ２の動作を図３、図４、図５に従い説明する。リフ
レッシュタイマ９は、基準クロックに基づきカウントし
ている。これがオーバフロー（あるいはダウンカウント
の場合のアンダフロー）すると、ＤＲＡＭで構成された
メモリサブシステム８のリフレッシュを行うべき時刻で
あり、ターミナルカウント信号20がアクティブ（有効）
状態に変更され、シーケンサ制御部70はリフレッシュサ
イクル発生が必要となったことを知る。
ＤＲＡＭリフレッシュサイクルの発生が必要な場合のＣ
ＰＵ２の動作を図３、図４、図５に従い説明する。リフ
レッシュタイマ９は、基準クロックに基づきカウントし
ている。これがオーバフロー（あるいはダウンカウント
の場合のアンダフロー）すると、ＤＲＡＭで構成された
メモリサブシステム８のリフレッシュを行うべき時刻で
あり、ターミナルカウント信号20がアクティブ（有効）
状態に変更され、シーケンサ制御部70はリフレッシュサ
イクル発生が必要となったことを知る。
【００３３】上述の第一の実施例の説明と同様に、図３
のごとく、アクティブ状態となったターミナルカウント
信号20を受けたとき、マイクロシーケンサ15はμ−inst
22を実行中であったものとして説明を続ける。このと
き、マイクロアドレスラッチ30にはμ−inst22の格納ア
ドレスが保持されており、このアドレスに従い、マイク
ロＲＯＭ部32からμ−inst22の内容及びμ−inst23の格
納アドレスが読み出される。
のごとく、アクティブ状態となったターミナルカウント
信号20を受けたとき、マイクロシーケンサ15はμ−inst
22を実行中であったものとして説明を続ける。このと
き、マイクロアドレスラッチ30にはμ−inst22の格納ア
ドレスが保持されており、このアドレスに従い、マイク
ロＲＯＭ部32からμ−inst22の内容及びμ−inst23の格
納アドレスが読み出される。
【００３４】μ−inst23の格納アドレスは、マイクロ出
力ラッチ33を経由し、次アドレス信号36としてマイクロ
次アドレスラッチ39に転送される。しかし、マイクロシ
ーケンサ15内のシーケンサ制御部70は、上記アクティブ
状態となったターミナルカウント信号20を受けると、Ｄ
ＲＡＭリフレッシュサイクルを発生しない場合とは異な
り、マイクロシーケンサ15全体の動作を停止させ、マイ
クロ命令列51の実行を中断するとともに、リフレッシュ
要求信号61をアクティブにしリフレッシュ実行部60の動
作を開始させる。なお、マイクロ次アドレスラッチ39の
内容はマイクロアドレスバス31上には出力されず、その
ままマイクロ次アドレスラッチ39に保持される。
力ラッチ33を経由し、次アドレス信号36としてマイクロ
次アドレスラッチ39に転送される。しかし、マイクロシ
ーケンサ15内のシーケンサ制御部70は、上記アクティブ
状態となったターミナルカウント信号20を受けると、Ｄ
ＲＡＭリフレッシュサイクルを発生しない場合とは異な
り、マイクロシーケンサ15全体の動作を停止させ、マイ
クロ命令列51の実行を中断するとともに、リフレッシュ
要求信号61をアクティブにしリフレッシュ実行部60の動
作を開始させる。なお、マイクロ次アドレスラッチ39の
内容はマイクロアドレスバス31上には出力されず、その
ままマイクロ次アドレスラッチ39に保持される。
【００３５】マイクロシーケンサ15の動作が停止してい
るため命令実行部16も停止し、従って命令実行部16は内
部データバス４を使用しない。このため、リフレッシュ
実行部60は、調停を待つことなく、ＤＲＡＭリフレッシ
ュのためにバスインタフェース制御部17経由でデータバ
ス４を使用することができる。
るため命令実行部16も停止し、従って命令実行部16は内
部データバス４を使用しない。このため、リフレッシュ
実行部60は、調停を待つことなく、ＤＲＡＭリフレッシ
ュのためにバスインタフェース制御部17経由でデータバ
ス４を使用することができる。
【００３６】リフレッシュサイクルの発生を終了する
と、リフレッシュ実行部60はリフレッシュ完了信号62を
アクティブにする。マイクロシーケンサ15内のシーケン
サ制御部70は、このリフレッシュ完了信号62を受け取る
と、リフレッシュ要求信号61を非アクティブにし、マイ
クロシーケンサ15全体の動作を再開させる。このときマ
イクロ次アドレスラッチ39の内容（μ−inst23のマイク
ロＲＯＭ部32における格納アドレス）は、マイクロアド
レスラッチ30を経由してマイクロＲＯＭ部32に伝達され
る。この結果、μ−inst23の内容が読み出され、中断さ
れていたマイクロ命令列51の実行が再開される。
と、リフレッシュ実行部60はリフレッシュ完了信号62を
アクティブにする。マイクロシーケンサ15内のシーケン
サ制御部70は、このリフレッシュ完了信号62を受け取る
と、リフレッシュ要求信号61を非アクティブにし、マイ
クロシーケンサ15全体の動作を再開させる。このときマ
イクロ次アドレスラッチ39の内容（μ−inst23のマイク
ロＲＯＭ部32における格納アドレス）は、マイクロアド
レスラッチ30を経由してマイクロＲＯＭ部32に伝達され
る。この結果、μ−inst23の内容が読み出され、中断さ
れていたマイクロ命令列51の実行が再開される。
【００３７】
【発明の効果】以上のように、この発明によればＤＲＡ
Ｍリフレッシュ機能を内蔵したマイクロコンピュータの
ＣＰＵを、リフレッシュサイクルが必要なときに命令実
行を中断させ、リフレッシュサイクルが完了すると命令
実行を再開させるように構成したので、ＣＰＵのリー
ド、ライトのためのデータバス使用とＤＲＡＭリフレッ
シュサイクルのためのデータバス使用の切り替えを、調
停回路を介さずに行うため非常に高速となり、さらには
バス調停回路が不要のためハードウェアを低減できシス
テムを安価に構成できる効果がある。
Ｍリフレッシュ機能を内蔵したマイクロコンピュータの
ＣＰＵを、リフレッシュサイクルが必要なときに命令実
行を中断させ、リフレッシュサイクルが完了すると命令
実行を再開させるように構成したので、ＣＰＵのリー
ド、ライトのためのデータバス使用とＤＲＡＭリフレッ
シュサイクルのためのデータバス使用の切り替えを、調
停回路を介さずに行うため非常に高速となり、さらには
バス調停回路が不要のためハードウェアを低減できシス
テムを安価に構成できる効果がある。
【図１】本発明の第一の実施例のＤＲＡＭリフレッシュ
機能を内蔵したマイクロコンピュータの内部のブロック
図である。
機能を内蔵したマイクロコンピュータの内部のブロック
図である。
【図２】本発明の第一の実施例のＤＲＡＭリフレッシュ
機能を内蔵したマイクロコンピュータのマイクロシーケ
ンサ及び制御記憶の内部構成を示すブロック図である。
機能を内蔵したマイクロコンピュータのマイクロシーケ
ンサ及び制御記憶の内部構成を示すブロック図である。
【図３】本発明の第一の実施例のＤＲＡＭリフレッシュ
機能を内蔵したマイクロコンピュータのマイクロ命令列
を示す図である。
機能を内蔵したマイクロコンピュータのマイクロ命令列
を示す図である。
【図４】本発明の第二の実施例のＤＲＡＭリフレッシュ
機能を内蔵したマイクロコンピュータの内部のブロック
図である。
機能を内蔵したマイクロコンピュータの内部のブロック
図である。
【図５】本発明の第二の実施例のＤＲＡＭリフレッシュ
機能を内蔵したマイクロコンピュータのマイクロシーケ
ンサ及び制御記憶の内部構成を示すブロック図である。
機能を内蔵したマイクロコンピュータのマイクロシーケ
ンサ及び制御記憶の内部構成を示すブロック図である。
【図６】従来のＤＲＡＭリフレッシュ機能を内蔵したマ
イクロコンピュータの内部のブロック図である。
イクロコンピュータの内部のブロック図である。
２ ＣＰＵ ９ リフレッシュタイマ 14 制御記憶 15 マイクロシーケンサ 20 ターミナルカウント信号 50、51、52 マイクロ命令列 60 リフレッシュ実行部
Claims (3)
- 【請求項１】 内部にマイクロ命令列を格納する制御記
憶、上記マイクロ命令列を格納するアドレスを指定し実
行順序を制御する制御手段とを有するＣＰＵと、ダイナ
ミックメモリのリフレッシュサイクルの間隔を指定する
タイマを有するリフレッシュ機能とを備え、上記タイマ
のカウント終了信号を上記制御手段に入力したことを特
徴とするマイクロコンピュータ。 - 【請求項２】 請求項１記載のマイクロコンピュータに
おいて、ＣＰＵ内部の上記制御手段に入力された上記タ
イマのカウント終了信号を受け、ＣＰＵが現在実行中の
マイクロ命令列を中断し、リフレッシュサイクル発生の
ための別のマイクロ命令列を実行し、このマイクロ命令
列実行が終了すると、中断していたマイクロ命令列実行
を再開することを特徴とするマイクロコンピュータ。 - 【請求項３】 請求項１記載のマイクロコンピュータに
おいて、ＣＰＵ内部の上記制御手段に入力された上記タ
イマのカウント終了信号を受け、ＣＰＵが現在実行中の
マイクロ命令列を中断し、リフレッシュサイクル発生の
ためのリフレッシュ実行部を起動し、リフレッシュサイ
クルが終了すると、中断していたマイクロ命令列実行を
再開することを特徴とするマイクロコンピュータ。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143466A JPH0714382A (ja) | 1993-06-15 | 1993-06-15 | マイクロコンピュータ |
| US08/248,793 US5487157A (en) | 1993-06-15 | 1994-05-25 | Microprogrammed microcomputer with high-speed interrupt for DRAM refresh |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5143466A JPH0714382A (ja) | 1993-06-15 | 1993-06-15 | マイクロコンピュータ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0714382A true JPH0714382A (ja) | 1995-01-17 |
Family
ID=15339365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5143466A Pending JPH0714382A (ja) | 1993-06-15 | 1993-06-15 | マイクロコンピュータ |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5487157A (ja) |
| JP (1) | JPH0714382A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6293149B1 (en) | 1997-02-21 | 2001-09-25 | Matsushita Electric Works, Ltd. | Acceleration sensor element and method of its manufacture |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6389497B1 (en) | 1999-01-22 | 2002-05-14 | Analog Devices, Inc. | DRAM refresh monitoring and cycle accurate distributed bus arbitration in a multi-processing environment |
| GB2381887B (en) * | 2001-11-08 | 2003-10-08 | 3Com Corp | Dual purpose interface using refresh cycle |
| US7231511B2 (en) * | 2001-12-20 | 2007-06-12 | Intel Corporation | Microinstruction pointer stack including speculative pointers for out-of-order execution |
| US7619944B2 (en) * | 2007-01-05 | 2009-11-17 | Innovative Silicon Isi Sa | Method and apparatus for variable memory cell refresh |
| US20080164149A1 (en) * | 2007-01-05 | 2008-07-10 | Artz Matthew R | Rapid gel electrophoresis system |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5379400A (en) * | 1992-08-07 | 1995-01-03 | International Business Machines Corp. | Method and system for determining memory refresh rate |
-
1993
- 1993-06-15 JP JP5143466A patent/JPH0714382A/ja active Pending
-
1994
- 1994-05-25 US US08/248,793 patent/US5487157A/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6293149B1 (en) | 1997-02-21 | 2001-09-25 | Matsushita Electric Works, Ltd. | Acceleration sensor element and method of its manufacture |
Also Published As
| Publication number | Publication date |
|---|---|
| US5487157A (en) | 1996-01-23 |
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