JPH10207812A - 入出力装置 - Google Patents
入出力装置Info
- Publication number
- JPH10207812A JPH10207812A JP604997A JP604997A JPH10207812A JP H10207812 A JPH10207812 A JP H10207812A JP 604997 A JP604997 A JP 604997A JP 604997 A JP604997 A JP 604997A JP H10207812 A JPH10207812 A JP H10207812A
- Authority
- JP
- Japan
- Prior art keywords
- address
- bus
- data
- transfer
- local memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Withdrawn
Links
Landscapes
- Multi Processors (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】
【課題】 入出力装置と主記憶装置との間のデータ転送
時に、オーバヘッドを最小限に抑圧して転送効率を向上
させる。 【解決手段】 ＭＰＵ101 は装置内のローカルメモリ
（ＬＭ）102 と主記憶装置（ＭＥＭ）200 間のデータ転
送要求に応答して、当該データ転送である旨を示すコー
ドを生成する。アドレスデコーダ105 はこのコードを検
出すると、アドレスバッファ106 を活性化しバス制御部
103 へ知らせる。これによりバス制御部はデータバッフ
ァ107 を活性化する。よって、ローカルバス109 が駆動
可能となり、ＭＰＵを介したアドレスカウンタ104 から
ローカルバスのアドレスにＬＭのアドレス先頭値を、ま
たＭＰＵからＭＥＭのアドレス先頭値を、夫々設定して
送出する。以後は、クロックサイクル毎にアドレスカウ
ンタでＬＭのアドレスをインクリメントし、またローカ
ルバスのデータにＬＭのリードデータを夫々乗せて、予
め定めたワード数の転送がなされる。
時に、オーバヘッドを最小限に抑圧して転送効率を向上
させる。 【解決手段】 ＭＰＵ101 は装置内のローカルメモリ
（ＬＭ）102 と主記憶装置（ＭＥＭ）200 間のデータ転
送要求に応答して、当該データ転送である旨を示すコー
ドを生成する。アドレスデコーダ105 はこのコードを検
出すると、アドレスバッファ106 を活性化しバス制御部
103 へ知らせる。これによりバス制御部はデータバッフ
ァ107 を活性化する。よって、ローカルバス109 が駆動
可能となり、ＭＰＵを介したアドレスカウンタ104 から
ローカルバスのアドレスにＬＭのアドレス先頭値を、ま
たＭＰＵからＭＥＭのアドレス先頭値を、夫々設定して
送出する。以後は、クロックサイクル毎にアドレスカウ
ンタでＬＭのアドレスをインクリメントし、またローカ
ルバスのデータにＬＭのリードデータを夫々乗せて、予
め定めたワード数の転送がなされる。
Description
【０００１】
【発明の属する技術分野】本発明は入出力装置に関し、
特に入出力装置内部のローカルメモリから装置内部のロ
ーカルバス及び装置外部のシステムバスを介して主記憶
装置へデータを転送制御する入出力装置のデータ転送方
式に関するものである。
特に入出力装置内部のローカルメモリから装置内部のロ
ーカルバス及び装置外部のシステムバスを介して主記憶
装置へデータを転送制御する入出力装置のデータ転送方
式に関するものである。
【０００２】
【従来の技術】従来のこの種のデータ転送方式について
図５のブロック図を参照しつつ説明する。主記憶装置２
００、ＣＰＵ３００及び入出力（ＩＯ）装置１００はシ
ステムバス４００を介して相互に接続されている。入出
力装置１００は、ＭＰＵ（マイクロプロセッサ）１０１
と、ローカルメモリ（ＬＭ）１０２と、バス制御部１０
３と、ＩＯインタフェース１０８と、ローカルバス１０
９と、バスインタフェース１１０と、ＤＭＡＣ（ダイレ
クトメモリアクセスコントローラ）１１１とからなる。
図５のブロック図を参照しつつ説明する。主記憶装置２
００、ＣＰＵ３００及び入出力（ＩＯ）装置１００はシ
ステムバス４００を介して相互に接続されている。入出
力装置１００は、ＭＰＵ（マイクロプロセッサ）１０１
と、ローカルメモリ（ＬＭ）１０２と、バス制御部１０
３と、ＩＯインタフェース１０８と、ローカルバス１０
９と、バスインタフェース１１０と、ＤＭＡＣ（ダイレ
クトメモリアクセスコントローラ）１１１とからなる。
【０００３】この入出力装置１００内部のローカルメモ
リ１０２のデータを主記憶装置２００へ転送する場合に
ついて説明する。ＭＰＵ１０１はＤＭＡＣ１１１に対し
て転送先である主記憶装置２００のアドレス、転送元で
あるローカルメモリ１０２のアドレス、転送長及び転送
方向等の制御情報であるパラメータを設定する。
リ１０２のデータを主記憶装置２００へ転送する場合に
ついて説明する。ＭＰＵ１０１はＤＭＡＣ１１１に対し
て転送先である主記憶装置２００のアドレス、転送元で
あるローカルメモリ１０２のアドレス、転送長及び転送
方向等の制御情報であるパラメータを設定する。
【０００４】ＤＭＡＣ１１１はこれ等の全てのパラメー
タが設定されると、ローカルメモリ１０２と主記憶装置
２００との間のデータ転送を開始する。この間、ＭＰＵ
１０１はバス転送に介入する必要がないために、他の処
理を実行することが可能である。ＤＭＡＣ１１１は全て
のデータ転送が終了すると、割込みを起動してＭＰＵ１
０１にその旨通知する。ＭＰＵ１０１はこの割込みを検
出することでデータ転送の終了を知ることができるもの
である。
タが設定されると、ローカルメモリ１０２と主記憶装置
２００との間のデータ転送を開始する。この間、ＭＰＵ
１０１はバス転送に介入する必要がないために、他の処
理を実行することが可能である。ＤＭＡＣ１１１は全て
のデータ転送が終了すると、割込みを起動してＭＰＵ１
０１にその旨通知する。ＭＰＵ１０１はこの割込みを検
出することでデータ転送の終了を知ることができるもの
である。
【０００５】図６はこの場合の動作を示す概略フローチ
ャートであり、この例では、連続して５ワードのデータ
転送を行う場合を示す。
ャートであり、この例では、連続して５ワードのデータ
転送を行う場合を示す。
【０００６】他の従来技術の例として、ＭＰＵと主記憶
装置間で直接転送行う方法がある。この場合には、図７
に示す様に、ＭＰＵはバス空間上の主記憶装置アドレス
と同じ空間にバス転送用の空間を確保しておき、バス転
送はＭＰＵのオペランド転送にて行うものである。
装置間で直接転送行う方法がある。この場合には、図７
に示す様に、ＭＰＵはバス空間上の主記憶装置アドレス
と同じ空間にバス転送用の空間を確保しておき、バス転
送はＭＰＵのオペランド転送にて行うものである。
【０００７】
【発明が解決しようとする課題】図５に示した従来技術
においては、ＤＭＡＣ１１を使用してローカルメモリ１
０２と主記憶装置２００の間のデータ転送を行うもので
あり、大量のデータの場合にはバス転送中にＭＰＵ１０
１が他の処理を行うことが可能なために効率的な資源の
利用となるが、小量のデータ転送の場合には、ハス転送
時間が短いので、ＭＰＵ１０１が他の処理を実行するこ
とはできず、また、ＤＭＡＣ起動に要する時間や、ＤＭ
Ａ割込み処理時間等のためのオーバヘッドの割合が大き
くなり、データ転送効率が低下するという問題がある。
においては、ＤＭＡＣ１１を使用してローカルメモリ１
０２と主記憶装置２００の間のデータ転送を行うもので
あり、大量のデータの場合にはバス転送中にＭＰＵ１０
１が他の処理を行うことが可能なために効率的な資源の
利用となるが、小量のデータ転送の場合には、ハス転送
時間が短いので、ＭＰＵ１０１が他の処理を実行するこ
とはできず、また、ＤＭＡＣ起動に要する時間や、ＤＭ
Ａ割込み処理時間等のためのオーバヘッドの割合が大き
くなり、データ転送効率が低下するという問題がある。
【０００８】また、他の従来技術としてのＭＰＵのオペ
ランド転送を行う場合には、１ワード単位の転送でない
と実行できないので、数ワードの転送の場合には、図８
のフローチャートに示す如く、転送効率がやはり低下す
ることは避けられない。すなわち、例えば、５ワードの
データ転送の場合には、起動及びバス転送（１ワード）
のステップを繰返し５回行う必要があり、よって、転送
効率が低下するのである。
ランド転送を行う場合には、１ワード単位の転送でない
と実行できないので、数ワードの転送の場合には、図８
のフローチャートに示す如く、転送効率がやはり低下す
ることは避けられない。すなわち、例えば、５ワードの
データ転送の場合には、起動及びバス転送（１ワード）
のステップを繰返し５回行う必要があり、よって、転送
効率が低下するのである。
【０００９】本発明の目的は、ローカルメモリと主記憶
装置との間の小量のデータ転送時においてオーバヘッド
を最小限に抑えて転送効率を向上させる様にした入出力
装置を提供することである。
装置との間の小量のデータ転送時においてオーバヘッド
を最小限に抑えて転送効率を向上させる様にした入出力
装置を提供することである。
【００１０】
【課題を解決するための手段】本発明によれば、アドレ
スバス及びデータバスからなるローカルバスと、このロ
ーカルバスに接続されたローカルメモリとを有し、前記
ローカルメモリと主記憶装置との間のデータ転送を、前
記ローカルバスと装置外部のシステムバスとを介して行
う様にした入出力装置であって、前記データの転送要求
に応答して、前記ローカルメモリのドアドレスを生成す
ると共に、前記主記憶装置のアドレスを生成する転送処
理手段と、前記ローカルメモリのアドレスを初期値とし
て所定サイクル毎に順次インクリメントしつつローカル
メモリアドレスを生成するアドレスカウンタ手段と、前
記主記憶装置のアドレスと、前記アドレスカウンタ手段
からのアドレスに夫々対応したローカルメモリのリード
データとを、順次前記データバスを介して前記システム
バスへ導出するバス制御手段とを含むことを特徴とする
入出力装置が得られる。
スバス及びデータバスからなるローカルバスと、このロ
ーカルバスに接続されたローカルメモリとを有し、前記
ローカルメモリと主記憶装置との間のデータ転送を、前
記ローカルバスと装置外部のシステムバスとを介して行
う様にした入出力装置であって、前記データの転送要求
に応答して、前記ローカルメモリのドアドレスを生成す
ると共に、前記主記憶装置のアドレスを生成する転送処
理手段と、前記ローカルメモリのアドレスを初期値とし
て所定サイクル毎に順次インクリメントしつつローカル
メモリアドレスを生成するアドレスカウンタ手段と、前
記主記憶装置のアドレスと、前記アドレスカウンタ手段
からのアドレスに夫々対応したローカルメモリのリード
データとを、順次前記データバスを介して前記システム
バスへ導出するバス制御手段とを含むことを特徴とする
入出力装置が得られる。
【００１１】前記転送処理手段は前記ローカルメモリか
ら前記主記憶装置へのデータの転送要求を示す予め定め
られたコードを生成する手段を有し、前記バス制御手段
は、前記コードを検出して前記アドレスカウンタ手段の
アドレスを前記アドレスバスへ供給する手段と、前記コ
ードを検出して前記主記憶装置のアドレスを前記データ
バスへ供給し、続いて前記アドレスカウンタ手段からの
アドレスにより順次読出されたローカルメモリのデータ
を前記データバスへ供給する手段とを有することを特徴
とする。
ら前記主記憶装置へのデータの転送要求を示す予め定め
られたコードを生成する手段を有し、前記バス制御手段
は、前記コードを検出して前記アドレスカウンタ手段の
アドレスを前記アドレスバスへ供給する手段と、前記コ
ードを検出して前記主記憶装置のアドレスを前記データ
バスへ供給し、続いて前記アドレスカウンタ手段からの
アドレスにより順次読出されたローカルメモリのデータ
を前記データバスへ供給する手段とを有することを特徴
とする。
【００１２】また、前記バス制御手段は、前記コードを
検出するデコーダと、このデコーダの出力によりイネー
ブル状態が制御されて前記アドレスカウンタ手段のアド
レスを前記アドレスバスへ供給制御するアドレスバッフ
ァとを有することを特徴とし、また前記バス制御手段
は、前記テコーダ出力によりイネーブル化され前記主記
憶装置のアドレスを前記データバスヘ供給し、続いてデ
ィスエーブル化されるデータバッファとを有することを
特徴としている。
検出するデコーダと、このデコーダの出力によりイネー
ブル状態が制御されて前記アドレスカウンタ手段のアド
レスを前記アドレスバスへ供給制御するアドレスバッフ
ァとを有することを特徴とし、また前記バス制御手段
は、前記テコーダ出力によりイネーブル化され前記主記
憶装置のアドレスを前記データバスヘ供給し、続いてデ
ィスエーブル化されるデータバッファとを有することを
特徴としている。
【００１３】本発明の作用を述べると、ＭＰＵのオペラ
ンド転送開始によりバスを起動してＭＰＵのアドレスに
ローカルメモリのリードアドレスを、データに主記憶装
置のライトアドレスを夫々駆動する。バス転送中は１サ
イクル毎にローカルメモリのリードアドレスをインクリ
メントしつつ更新し、予め設定したリードアドレス値に
なると転送終了してＭＰＵに転送終了を通知する。これ
により、オーバヘットを最小限に抑止して転送効率が向
上可能となる。
ンド転送開始によりバスを起動してＭＰＵのアドレスに
ローカルメモリのリードアドレスを、データに主記憶装
置のライトアドレスを夫々駆動する。バス転送中は１サ
イクル毎にローカルメモリのリードアドレスをインクリ
メントしつつ更新し、予め設定したリードアドレス値に
なると転送終了してＭＰＵに転送終了を通知する。これ
により、オーバヘットを最小限に抑止して転送効率が向
上可能となる。
【００１４】
【発明の実施の形態】以下に本発明の実施例を図面を使
用しつつ説明する。
用しつつ説明する。
【００１５】図１は本発明の実施例のブロック図であ
り、図５と同等部分は同一符号にて示している。
り、図５と同等部分は同一符号にて示している。
【００１６】先ずシステム構成について説明する。本シ
ステムは、ＣＰＵ３００，主記憶装置２００及び入出力
装置１００がシステムバス４００で相互接続された情報
処理システムである。ＣＰＵ３００がシステムバス４０
０のバスマスターになって主記憶装置２００または入出
力装置１００にアクセスすることをＣＰＵ転送、入出力
装置１００がバスマスターになって主記憶装置２００に
アクセスすることをＤＭＡ転送と呼ぶことにする。本発
明はこのＤＭＡ転送に関するものである。尚、１１０は
バスインタフェースである。
ステムは、ＣＰＵ３００，主記憶装置２００及び入出力
装置１００がシステムバス４００で相互接続された情報
処理システムである。ＣＰＵ３００がシステムバス４０
０のバスマスターになって主記憶装置２００または入出
力装置１００にアクセスすることをＣＰＵ転送、入出力
装置１００がバスマスターになって主記憶装置２００に
アクセスすることをＤＭＡ転送と呼ぶことにする。本発
明はこのＤＭＡ転送に関するものである。尚、１１０は
バスインタフェースである。
【００１７】次に、入出力装置１００を構成する各部機
能について説明する。ＭＰＵ１０１は入出力装置１００
内の自己診断，初期化，データ転送制御等を行う。アド
レスカウンタ１０４はＭＰＵ１０１のアドレスを取込
み、システムバス３００のデータ転送１サイクル毎にカ
ウントアップし、ローカルメモリ１０２のアドレスとし
て出力する。
能について説明する。ＭＰＵ１０１は入出力装置１００
内の自己診断，初期化，データ転送制御等を行う。アド
レスカウンタ１０４はＭＰＵ１０１のアドレスを取込
み、システムバス３００のデータ転送１サイクル毎にカ
ウントアップし、ローカルメモリ１０２のアドレスとし
て出力する。
【００１８】ＩＯインタフェース１０８は外部インタフ
ェースとの電気的整合及びローカルメモリ１０２との送
受信データの受け渡しを行う。ローカルメモリ１０２は
外部インタフェースへの送受信データ格納用ローカルメ
モリである。
ェースとの電気的整合及びローカルメモリ１０２との送
受信データの受け渡しを行う。ローカルメモリ１０２は
外部インタフェースへの送受信データ格納用ローカルメ
モリである。
【００１９】本実施例で示すシステムバス４００は、ア
ドレスとデータがマルチプレクスされているものであ
り、ＰＣＩ（ペリフェラルコンポーネントインタコネク
ト）バスとする。また、図２に示す様にＭＰＵ１０１
は、自分がアクセスするためのＬＭ（ローカルメモリ）
領域と同じ容量の領域をシステムバス転送用に確保する
必要がある。これは、ＭＰＵ１０１アドレスの上位ビッ
トをデコードすることで、ローカルメモリと主記憶装置
間の転送かローカルメモリとＭＰＵ間の転送かを判別す
るためである。
ドレスとデータがマルチプレクスされているものであ
り、ＰＣＩ（ペリフェラルコンポーネントインタコネク
ト）バスとする。また、図２に示す様にＭＰＵ１０１
は、自分がアクセスするためのＬＭ（ローカルメモリ）
領域と同じ容量の領域をシステムバス転送用に確保する
必要がある。これは、ＭＰＵ１０１アドレスの上位ビッ
トをデコードすることで、ローカルメモリと主記憶装置
間の転送かローカルメモリとＭＰＵ間の転送かを判別す
るためである。
【００２０】従って、ローカルメモリ１０２と主記憶装
置１１０との転送は、ＭＰＵ１０１がバス転送用領域に
対してオペランド転送を起動することで開始される。Ｍ
ＰＵ１０１のオペランド転送は、常にバス転送用領域へ
のライトサイクルとし、アドレスにはローカルメモリ１
０２の先頭アドレス、ライトデータには主記憶装置１１
０の先頭アドレスを駆動する。
置１１０との転送は、ＭＰＵ１０１がバス転送用領域に
対してオペランド転送を起動することで開始される。Ｍ
ＰＵ１０１のオペランド転送は、常にバス転送用領域へ
のライトサイクルとし、アドレスにはローカルメモリ１
０２の先頭アドレス、ライトデータには主記憶装置１１
０の先頭アドレスを駆動する。
【００２１】アドレスデコーダ１０５はＭＰＵアドレス
がバス転送用領域であることを検出するとＢＵＳＡＣＴ
（バスアクティブ）信号をアサートし、アドレスバッフ
ァ１０６をイネーブルにしてローカルバス１０９にアド
レスカウンタ１０４が出力するＬＭ（ローカルメモリ）
アドレスを駆動する。
がバス転送用領域であることを検出するとＢＵＳＡＣＴ
（バスアクティブ）信号をアサートし、アドレスバッフ
ァ１０６をイネーブルにしてローカルバス１０９にアド
レスカウンタ１０４が出力するＬＭ（ローカルメモリ）
アドレスを駆動する。
【００２２】バス制御部１０３はＢＵＳＡＣＴ信号を検
出するとシステムバス１３０を起動すると共に、ＡＤＲ
ＥＮ（アドレスイネーブル）信号をアサートし、データ
バッファ１０７をイネーブルにしてＭＰＵ１０１のデー
タ上に駆動されている主記憶装置１１０のアドレスをシ
ステムバス１３０に送出する。システムバス１３０のア
ドレスフェーズが終了すると、ＡＤＲＥＮ信号はネゲー
トされ、データバッファ１０７はディスエーブルされ
る。次のシステムバス１３０のデータフェーズでは、ロ
ーカルバス１０９のデータ上にローカルメモリと主記憶
装置間の転送データが駆動される。
出するとシステムバス１３０を起動すると共に、ＡＤＲ
ＥＮ（アドレスイネーブル）信号をアサートし、データ
バッファ１０７をイネーブルにしてＭＰＵ１０１のデー
タ上に駆動されている主記憶装置１１０のアドレスをシ
ステムバス１３０に送出する。システムバス１３０のア
ドレスフェーズが終了すると、ＡＤＲＥＮ信号はネゲー
トされ、データバッファ１０７はディスエーブルされ
る。次のシステムバス１３０のデータフェーズでは、ロ
ーカルバス１０９のデータ上にローカルメモリと主記憶
装置間の転送データが駆動される。
【００２３】バス転送中はデータフェーズの１サイクル
が終了する度にアドレスカウンタ１０４がカウントアッ
プされ、ローカルメモリのアドレスが更新される。ま
た、予め定めたカウント数に到達するとバス制御部１０
３に終了指示を出し転送を終了する。バス転送が終了す
ると、ＭＰＵ１０１に対してデータアクノレッジを送出
し、ＭＰＵサイクルを終了させる。
が終了する度にアドレスカウンタ１０４がカウントアッ
プされ、ローカルメモリのアドレスが更新される。ま
た、予め定めたカウント数に到達するとバス制御部１０
３に終了指示を出し転送を終了する。バス転送が終了す
ると、ＭＰＵ１０１に対してデータアクノレッジを送出
し、ＭＰＵサイクルを終了させる。
【００２４】これによりＭＰＵは、オペランド転送の終
了と同時にローカルメモリ１０２と主記憶装置１１０間
の転送終了を知ることができる。
了と同時にローカルメモリ１０２と主記憶装置１１０間
の転送終了を知ることができる。
【００２５】次に上述の動作を図４のタイミングチャー
トを用いて説明する。先ず、ＭＰＵ１０１がオペランド
転送を開始するとシステムバス転送用アドレスをＭＰＡ
Ｄ（ＭＰＵアドレス）上に駆動する。また、ＭＰＡＤと
同時にシステムバス上のＭＥＭ（主記憶）領域アドレス
をＭＰＤＴ（ＭＰＵデータ）上に駆動する。ＡＤＳＴは
アドレス／データストローブであり、ＭＰＡＤ及びＭＰ
ＤＴが有効であることを示す。ＢＵＳＡＣＴはＭＰＡＤ
のデコード信号とＡＤＳＴのＡＮＤ信号であり、ＭＰＵ
１１０がシステムバス転送を開始したことを示す。
トを用いて説明する。先ず、ＭＰＵ１０１がオペランド
転送を開始するとシステムバス転送用アドレスをＭＰＡ
Ｄ（ＭＰＵアドレス）上に駆動する。また、ＭＰＡＤと
同時にシステムバス上のＭＥＭ（主記憶）領域アドレス
をＭＰＤＴ（ＭＰＵデータ）上に駆動する。ＡＤＳＴは
アドレス／データストローブであり、ＭＰＡＤ及びＭＰ
ＤＴが有効であることを示す。ＢＵＳＡＣＴはＭＰＡＤ
のデコード信号とＡＤＳＴのＡＮＤ信号であり、ＭＰＵ
１１０がシステムバス転送を開始したことを示す。
【００２６】バス制御部１０３はＢＵＳＡＣＴを受ける
とＲＥＱ（バスリクエスト）を起動しシステムバス４０
０を要求する。システムバス４００からバス許可信号で
あるＧＮＴ（グラント）を受けると、次のクロック（Ｃ
ＬＫ４）でＡＤ／ＤＴを駆動する。この１クロック間が
アドレスフェーズとなり、データバッファ１０７がイネ
ーブルされＭＰＤＴ上の主記憶装置１１０のアドレスが
送出される。次のクロック（ＣＬＫ５）では、データフ
ェーズへ移行するため、データバッファ１０７はディス
エーブルされ、ＬＭＤＴ（ローカルバスデータ）にはロ
ーカルメモリ１０２からの読出しデータが駆動される。
とＲＥＱ（バスリクエスト）を起動しシステムバス４０
０を要求する。システムバス４００からバス許可信号で
あるＧＮＴ（グラント）を受けると、次のクロック（Ｃ
ＬＫ４）でＡＤ／ＤＴを駆動する。この１クロック間が
アドレスフェーズとなり、データバッファ１０７がイネ
ーブルされＭＰＤＴ上の主記憶装置１１０のアドレスが
送出される。次のクロック（ＣＬＫ５）では、データフ
ェーズへ移行するため、データバッファ１０７はディス
エーブルされ、ＬＭＤＴ（ローカルバスデータ）にはロ
ーカルメモリ１０２からの読出しデータが駆動される。
【００２７】ＦＲＡＭＥ（サイクルフレーム）はシステ
ムバスサイクルの開始を示し、ＩＲＤＹ（イニシエータ
レディ）は入出力装置側のデータ転送準備ができている
こと、ＴＲＤＹ（ターゲットレディ）は主記憶装置側の
データ転送準備ができていることを示す。すなわち、Ｉ
ＲＤＹとＴＲＤＹが共にイネーブルとなったＣＬＫで１
サイクルのデータ転送が終了する。アドレスカウンタ１
０４はこのデータ転送サイクル完了の度にアドレスをイ
ンクリメントする。
ムバスサイクルの開始を示し、ＩＲＤＹ（イニシエータ
レディ）は入出力装置側のデータ転送準備ができている
こと、ＴＲＤＹ（ターゲットレディ）は主記憶装置側の
データ転送準備ができていることを示す。すなわち、Ｉ
ＲＤＹとＴＲＤＹが共にイネーブルとなったＣＬＫで１
サイクルのデータ転送が終了する。アドレスカウンタ１
０４はこのデータ転送サイクル完了の度にアドレスをイ
ンクリメントする。
【００２８】ＣＬＫ１１ではＦＲＡＭＥがディスエーブ
ルでＩＲＴＹがイネーブルになり、最終データであるこ
とを示す。システムバス上の転送が完了するとＤＴＡＣ
Ｋをイネーブルにして、ＭＰＵ１０１はこれを受け取る
ことでＭＰＵサイクルを終了させる。
ルでＩＲＴＹがイネーブルになり、最終データであるこ
とを示す。システムバス上の転送が完了するとＤＴＡＣ
Ｋをイネーブルにして、ＭＰＵ１０１はこれを受け取る
ことでＭＰＵサイクルを終了させる。
【００２９】図３は上記実施例の動作の概要を示すフロ
ーチャートであり、ＭＰＵのオペランド転送開始による
起動に応答して、ローカルメモリと主記憶装置とのアド
レスの先頭値を夫々設定するのみで、後は、自動的にバ
ス転送が行われ、例えば５ワード分の転送が終了する
と、アドレスカウンタ１０４がこれを検出して（アドレ
ス出力が＋５だけインクリメントされるから、これを検
出して）、ＭＰＵ１０１へ転送終了を報告することにな
る。
ーチャートであり、ＭＰＵのオペランド転送開始による
起動に応答して、ローカルメモリと主記憶装置とのアド
レスの先頭値を夫々設定するのみで、後は、自動的にバ
ス転送が行われ、例えば５ワード分の転送が終了する
と、アドレスカウンタ１０４がこれを検出して（アドレ
ス出力が＋５だけインクリメントされるから、これを検
出して）、ＭＰＵ１０１へ転送終了を報告することにな
る。
【００３０】尚、システムバス４００として、一般にパ
ーソナルコンピュータで用いられているＰＣＩバス（前
述）を使用することにより、ＭＰＵ１０１より主記憶装
置２００のアドレスの先頭値を起動時に設定するのみ
で、ＰＣＩバス側で、これまたアドレスのインクリメン
トが行われるものである。
ーソナルコンピュータで用いられているＰＣＩバス（前
述）を使用することにより、ＭＰＵ１０１より主記憶装
置２００のアドレスの先頭値を起動時に設定するのみ
で、ＰＣＩバス側で、これまたアドレスのインクリメン
トが行われるものである。
【００３１】
【発明の効果】以上述べた如く、本発明によれば、デー
タ転送起動時の各種パラメータ設定や転送終了時の割込
み処理を不要とし、ＭＰＵのオペランド転送１回のみ
で、複数のデータ転送が可能になり、よって少量のデー
タの効率的な転送ができるという効果がある。
タ転送起動時の各種パラメータ設定や転送終了時の割込
み処理を不要とし、ＭＰＵのオペランド転送１回のみ
で、複数のデータ転送が可能になり、よって少量のデー
タの効率的な転送ができるという効果がある。
【図１】本発明の実施例のブロック図である。
【図２】本発明の実施例のアドレスマップの例を示す図
である。
である。
【図３】本発明の実施例の動作を示すフロー図である。
【図４】本発明の実施例の動作を示すタイミングチャー
トである。
トである。
【図５】従来技術の一例を示すシステムブロック図であ
る。
る。
【図６】図５のシステムブロックの動作を示すフロー図
である。
である。
【図７】従来技術の他の例のアドレスマップである。
【図８】従来技術の他の例の動作を示すフローチャート
である。
である。
１００ 入出力装置 １０１ ＭＰＵ １０２ ローカルメモリ １０３ バス制御部 １０４ アドレスカウンタ １０５ アドレスデコーダ １０６ アドレスバッファ １０７ データバッファ １０８ ＩＯインタフェース １０９ ローカルバス １１０ バスインタフェース ２００ 主記憶装置 ３００ ＣＰＵ ４００ システムバス
Claims (5)
- 【請求項１】 アドレスバス及びデータバスからなるロ
ーカルバスと、このローカルバスに接続されたローカル
メモリとを有し、前記ローカルメモリと主記憶装置との
間のデータ転送を、前記ローカルバスと装置外部のシス
テムバスとを介して行う様にした入出力装置であって、 前記データの転送要求に応答して、前記ローカルメモリ
のドアドレスを生成すると共に、前記主記憶装置のアド
レスを生成する転送処理手段と、 前記ローカルメモリのアドレスを初期値として所定サイ
クル毎に順次インクリメントしつつローカルメモリアド
レスを生成するアドレスカウンタ手段と、 前記主記憶装置のアドレスと、前記アドレスカウンタ手
段からのアドレスに夫々対応したローカルメモリのリー
ドデータとを、順次前記データバスを介して前記システ
ムバスへ導出するバス制御手段と、 を含むことを特徴とする入出力装置。 - 【請求項２】 前記転送処理手段は前記ローカルメモリ
から前記主記憶装置へのデータの転送要求を示す予め定
められたコードを生成する手段を有し、前記バス制御手
段は、前記コードを検出して前記アドレスカウンタ手段
のアドレスを前記アドレスバスへ供給する手段と、前記
コードを検出して前記主記憶装置のアドレスを前記デー
タバスへ供給し、続いて前記アドレスカウンタ手段から
のアドレスにより順次読出されたローカルメモリのデー
タを前記データバスへ供給する手段とを有することを特
徴とする請求項１記載の入出力装置。 - 【請求項３】 前記バス制御手段は、前記コードを検出
するデコーダと、このデコーダの出力によりイネーブル
状態が制御されて前記アドレスカウンタ手段のアドレス
を前記アドレスバスへ供給制御するアドレスバッファと
を有することを特徴とする請求項２記載の入出力装置。 - 【請求項４】 前記バス制御手段は、前記テコーダ出力
によりイネーブル化され前記主記憶装置のアドレスを前
記データバスヘ供給し、続いてディスエーブル化される
データバッファとを有することを特徴とする請求項３記
載の入出力装置。 - 【請求項５】 前記アドレスカウンタ手段は、その生成
アドレスが予め設定された値になったときにインクリメ
ントを停止するよう構成されていることを特徴とする請
求項１〜４いずれか記載の入出力装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP604997A JPH10207812A (ja) | 1997-01-17 | 1997-01-17 | 入出力装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP604997A JPH10207812A (ja) | 1997-01-17 | 1997-01-17 | 入出力装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH10207812A true JPH10207812A (ja) | 1998-08-07 |
Family
ID=11627771
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP604997A Withdrawn JPH10207812A (ja) | 1997-01-17 | 1997-01-17 | 入出力装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH10207812A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086536A (ja) * | 2008-09-29 | 2010-04-15 | Intel Corp | 装置への情報の問い合わせ |
-
1997
- 1997-01-17 JP JP604997A patent/JPH10207812A/ja not_active Withdrawn
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2010086536A (ja) * | 2008-09-29 | 2010-04-15 | Intel Corp | 装置への情報の問い合わせ |
| US8166207B2 (en) | 2008-09-29 | 2012-04-24 | Intel Corporation | Querying a device for information |
| US8386668B2 (en) | 2008-09-29 | 2013-02-26 | Intel Corporation | Querying a device for information |
| US8396996B2 (en) | 2008-09-29 | 2013-03-12 | Intel Corporation | Querying a device for information |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2535518B2 (ja) | デ−タ処理システム | |
| US6282598B1 (en) | PCI bus system wherein target latency information are transmitted along with a retry request | |
| US5892978A (en) | Combined consective byte update buffer | |
| JPH0713908A (ja) | 多重化バスを有する情報処理システムでバック・ツー・バック・データ転送を提供する方法および装置 | |
| JPH09190406A (ja) | 直接メモリアクセス制御装置及びこれを用いた伝送システム | |
| US20020019899A1 (en) | Method of bus priority arbitration | |
| US4580213A (en) | Microprocessor capable of automatically performing multiple bus cycles | |
| JP2006113689A (ja) | バスブリッジ装置およびデータ転送方法 | |
| USRE40261E1 (en) | Apparatus and method of partially transferring data through bus and bus master control device | |
| EP0784278B1 (en) | Interface architecture for connection to a peripheral component interconnect bus | |
| JP2001216254A (ja) | バストランザクションにおける制御チップセットのアービトレーション | |
| JP3466214B2 (ja) | 情報処理装置 | |
| US6032238A (en) | Overlapped DMA line transfers | |
| JPH11232214A (ja) | 情報処理装置用プロセッサおよびその制御方法 | |
| JPH10207812A (ja) | 入出力装置 | |
| JPH07295947A (ja) | データ転送管理装置及び方法 | |
| JP2003316724A (ja) | 制御チップセット間の信号送信デバイス | |
| JPS6329867A (ja) | Ｄｍａコントロ−ラ | |
| JP2002055940A (ja) | バスシステム及びそのコマンドの伝達方法 | |
| JPH0714382A (ja) | マイクロコンピュータ | |
| JPH10283302A (ja) | 複数のプロセッサに接続されたバスにデータを供給する方法およびシステム | |
| JP2002278923A (ja) | バスシステム，バス制御方式及びそのバス変換装置 | |
| JP2000250852A (ja) | バス調停装置、バスシステムおよびバス調停方法 | |
| JPH05173936A (ja) | データ転送処理装置 | |
| JP2611191B2 (ja) | 入出力制御装置 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
Free format text: JAPANESE INTERMEDIATE CODE: A300 Effective date: 20040406 |