JP2003316724A - 制御チップセット間の信号送信デバイス - Google Patents
制御チップセット間の信号送信デバイスInfo
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- G06F13/38—Information transfer, e.g. on bus
- G06F13/40—Bus structure
- G06F13/4004—Coupling between buses
- G06F13/4027—Coupling between buses using bus bridges
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- General Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
- Information Transfer Systems (AREA)
Abstract
(57)【要約】
【課題】 制御チップ間におけるデータトランザクショ
ン方法を提供すること。 【解決手段】 制御チップセットの制御チップのデータ
バッファは、固定のサイズと量とを有する。加えて、リ
ード／ライトアクノレッジコマンドが、リード／ライト
コマンドに従って、順次アサートされる。これによっ
て、制御チップは、他の制御チップ内のバッファのステ
ータスを検出できる。制御チップがコマンドをアサート
する場合、対応するデータが前もって準備されていなく
てはならない。故に、待機ステータスとデータトランザ
クションサイクルと停止／再試行プロトコルとを提供す
るための信号線が、省略されることができる。従って、
コマンドまたはデータが、待機または停止または再試行
を伴わずに、連続的に送信されることができ、性能が向
上する。
ン方法を提供すること。 【解決手段】 制御チップセットの制御チップのデータ
バッファは、固定のサイズと量とを有する。加えて、リ
ード／ライトアクノレッジコマンドが、リード／ライト
コマンドに従って、順次アサートされる。これによっ
て、制御チップは、他の制御チップ内のバッファのステ
ータスを検出できる。制御チップがコマンドをアサート
する場合、対応するデータが前もって準備されていなく
てはならない。故に、待機ステータスとデータトランザ
クションサイクルと停止／再試行プロトコルとを提供す
るための信号線が、省略されることができる。従って、
コマンドまたはデータが、待機または停止または再試行
を伴わずに、連続的に送信されることができ、性能が向
上する。
Description
【０００１】
【発明の属する技術分野】本発明は、バストランザクシ
ョン方法に関し、かつ、より詳細には、コンピュータシ
ステム内の制御チップセットの間におけるデータトラン
ザクション方法と、制御チップセットの間における調停
方法とに関する。
ョン方法に関し、かつ、より詳細には、コンピュータシ
ステム内の制御チップセットの間におけるデータトラン
ザクション方法と、制御チップセットの間における調停
方法とに関する。
【０００２】
【従来の技術および発明が解決しようとする課題】図７
は、従来のコンピュータシステムの様々なコンポーネン
トを接続するＰＣＩバスシステムを示す。図７に示され
るように、中央処理装置１０は、ホストブリッジ１２を
介して、ＰＣＩバス１４へ結合される。グラフィックア
ダプタ１６ａと拡張バスブリッジ１６ｂとＬＡＮアダプ
タ１６ｃとＳＣＳＩホストバスアダプタ１６ｄのような
ＰＣＩ互換周辺デバイスのマスタコントローラもまた、
ＰＣＩバス１４へ結合される。各マスタコントローラ
は、ＰＣＩバス１４の使用を要求するリクエスト（ＲＳ
Ｔ）信号を送出する。ホストブリッジ１２は、ＰＣＩバ
ス１４が利用可能なときに、コントローラへ許可（ＧＮ
Ｔ）信号を送出するアービトレータとして働く。
は、従来のコンピュータシステムの様々なコンポーネン
トを接続するＰＣＩバスシステムを示す。図７に示され
るように、中央処理装置１０は、ホストブリッジ１２を
介して、ＰＣＩバス１４へ結合される。グラフィックア
ダプタ１６ａと拡張バスブリッジ１６ｂとＬＡＮアダプ
タ１６ｃとＳＣＳＩホストバスアダプタ１６ｄのような
ＰＣＩ互換周辺デバイスのマスタコントローラもまた、
ＰＣＩバス１４へ結合される。各マスタコントローラ
は、ＰＣＩバス１４の使用を要求するリクエスト（ＲＳ
Ｔ）信号を送出する。ホストブリッジ１２は、ＰＣＩバ
ス１４が利用可能なときに、コントローラへ許可（ＧＮ
Ｔ）信号を送出するアービトレータとして働く。
【０００３】（マスタコントローラまたは北側ブリッジ
のような）ＰＣＩ互換デバイスの間におけるデータ送信
は、いくつかのインターフェース制御信号によって制御
される。サイクルフレーム（ＦＲＡＭＥ）は、イニシエ
ータ（マスタコントローラまたは北側ブリッジ）から発
せられる。イニシエータは、データアクセス動作の初期
化と該動作の継続期間とを示す。ＦＲＡＭＥ信号が送出
されるやいなや、ＰＣＩバスを介するデータトランザク
ションが始まる。“Ｌ”のＦＲＡＭＥ信号は、「データ
トランザクションが進行中である」ということを示す。
データトランザクションの開始の後、アドレスバスＡＤ
が、アドレスサイクルの間、有効アドレスを送出する。
暫くすると、イニシエータによって要求されたデータト
ランザクションモードをターゲットデバイスに通知する
ために、コマンド／バイトイネーブル（ＣＢＥ〔３：
０〕）信号線が、（ＰＣＩ仕様書に従って）有効バスコ
マンドを送出する。一般的に、４ビットのコマンド／バ
イトイネーブル信号線は、最大１６個までの異なるコマ
ンドをコード化する。各コマンドは、ＰＣＩ仕様書に、
詳細に定義されている。有効アドレスが送出された後、
データサイクルが始まる。該データサイクルでは、デー
タが、アドレスバスＡＤを通して、送信される。暫くす
ると、バイトイネーブル信号が送られ、それによって、
データは送信されることができる。ＦＲＡＭＥ信号の送
信が停止すると、最後の組のデータが送信され、かつ、
それ以上処理は行われない。開始デバイスとターゲット
デバイスとのデータトランザクションにおける準備完了
を示すために、イニシエータ準備完了（ＩＲＤＹ）信号
とターゲット準備完了（ＴＲＤＹ）信号とが、２つ１組
で、システムによって使用される。データリード動作で
は、ＩＲＤＹ信号が、「イニシエータが、要求されたデ
ータを受信する準備を完了した」ということを示す。デ
ータライト動作では、ＴＲＤＹ信号が、「ターゲットデ
バイスが、要求されたデータを受信する準備を完了し
た」ということを示す。停止（ＳＴＯＰ）信号は、イニ
シエータからのデータトランザクションの終了を要求す
るために、ターゲットデバイスによって使用される。
のような）ＰＣＩ互換デバイスの間におけるデータ送信
は、いくつかのインターフェース制御信号によって制御
される。サイクルフレーム（ＦＲＡＭＥ）は、イニシエ
ータ（マスタコントローラまたは北側ブリッジ）から発
せられる。イニシエータは、データアクセス動作の初期
化と該動作の継続期間とを示す。ＦＲＡＭＥ信号が送出
されるやいなや、ＰＣＩバスを介するデータトランザク
ションが始まる。“Ｌ”のＦＲＡＭＥ信号は、「データ
トランザクションが進行中である」ということを示す。
データトランザクションの開始の後、アドレスバスＡＤ
が、アドレスサイクルの間、有効アドレスを送出する。
暫くすると、イニシエータによって要求されたデータト
ランザクションモードをターゲットデバイスに通知する
ために、コマンド／バイトイネーブル（ＣＢＥ〔３：
０〕）信号線が、（ＰＣＩ仕様書に従って）有効バスコ
マンドを送出する。一般的に、４ビットのコマンド／バ
イトイネーブル信号線は、最大１６個までの異なるコマ
ンドをコード化する。各コマンドは、ＰＣＩ仕様書に、
詳細に定義されている。有効アドレスが送出された後、
データサイクルが始まる。該データサイクルでは、デー
タが、アドレスバスＡＤを通して、送信される。暫くす
ると、バイトイネーブル信号が送られ、それによって、
データは送信されることができる。ＦＲＡＭＥ信号の送
信が停止すると、最後の組のデータが送信され、かつ、
それ以上処理は行われない。開始デバイスとターゲット
デバイスとのデータトランザクションにおける準備完了
を示すために、イニシエータ準備完了（ＩＲＤＹ）信号
とターゲット準備完了（ＴＲＤＹ）信号とが、２つ１組
で、システムによって使用される。データリード動作で
は、ＩＲＤＹ信号が、「イニシエータが、要求されたデ
ータを受信する準備を完了した」ということを示す。デ
ータライト動作では、ＴＲＤＹ信号が、「ターゲットデ
バイスが、要求されたデータを受信する準備を完了し
た」ということを示す。停止（ＳＴＯＰ）信号は、イニ
シエータからのデータトランザクションの終了を要求す
るために、ターゲットデバイスによって使用される。
【０００４】図８は、リード動作の間におけるＰＣＩバ
スインターフェース内の様々な信号を示すタイミング図
である。データがＰＣＩバスを介して送信される期間
は、バストランザクションサイクル２０として知られ
る。バストランザクションサイクル２０は、アドレスサ
イクル２２といくつかのデータサイクル（例えば、２４
ａと２４ｂと２４ｃ）とを具備する。各データサイクル
２４ａ／ｂ／ｃは、更に、ウエイトサイクル２６ａ／ｂ
／ｃとデータ転移サイクル２８ａ／ｂ／ｃとに分割され
ることができる。以下は、リード動作の間におけるＰＣ
Ｉバスインターフェースの簡単な説明である。以下の説
明は、ＰＣＩ仕様書に従った制御信号を図解するための
ものである。
スインターフェース内の様々な信号を示すタイミング図
である。データがＰＣＩバスを介して送信される期間
は、バストランザクションサイクル２０として知られ
る。バストランザクションサイクル２０は、アドレスサ
イクル２２といくつかのデータサイクル（例えば、２４
ａと２４ｂと２４ｃ）とを具備する。各データサイクル
２４ａ／ｂ／ｃは、更に、ウエイトサイクル２６ａ／ｂ
／ｃとデータ転移サイクル２８ａ／ｂ／ｃとに分割され
ることができる。以下は、リード動作の間におけるＰＣ
Ｉバスインターフェースの簡単な説明である。以下の説
明は、ＰＣＩ仕様書に従った制御信号を図解するための
ものである。
【０００５】サイクルＴ１では、イニシエータ（マス
タ）が、ＰＣＩバスへアクセスするために、リクエスト
信号ＲＥＱを送る。このとき、もし、高い優先度を有す
る他のデバイスがＰＣＩバスへのアクセスを要求してい
ないならば、サイクルＴ２の間において、メインブリッ
ジ（アービトレータ）は、「イニシエータがＰＣＩバス
へアクセスする」ということを許可するために、許可信
号ＧＮＴを送る。サイクルＴ３の間において、データト
ランザクションの開始を示すために、ＦＲＡＭＥ信号が
イニシエータによって送られ、一方、トランザクション
のターゲットデバイスの位置を示すために、開始アドレ
スがアドレスバスＡＤ線上に置かれる。暫くすると、リ
ードコマンドが、ＣＢＥ線を通して送信される。リード
コマンドの送付の後、バイトイネーブル信号が、ＣＢＥ
線上に置かれる。バイトイネーブル信号は、（２４ａと
２４ｂと２４ｃとを含む）データサイクルの間に渡って
送られる。サイクルＴ４の間において、イニシエータ
は、イニシエータ準備完了信号ＩＲＤＹを提示する。Ｉ
ＲＤＹは、データ送信に対する準備完了を示す。しかし
ながら、ターゲットデバイスは、未だ、準備を完了して
いない。故に、ターゲットデバイスは、イニシエータが
データサイクル２４ａのウエイトサイクル２６ａにおい
てアイドル状態にある間、データの比較を続ける。サイ
クルＴ５の間において、ターゲットデバイスは、送信に
必要な全てのデータの比較を完了し、それによって、タ
ーゲット準備完了ＴＲＤＹ信号を送出する。故に、デー
タサイクル２８ａにおいて、ＩＲＤＹとＴＲＤＹとの両
方が出力され、かつ、イニシエータが、ターゲットデバ
イスからデータを読み始める。サイクルＴ６の間におい
て、ターゲットデバイスは、ターゲット準備完了ＴＲＤ
Ｙ信号をもはや発せず、第１組のデータの送信が完了す
る。その間に、他の組のデータが、ターゲットデバイス
によって準備される。再び、イニシエータが、データサ
イクル２４ｂのウエイトサイクル２６ｂにおいて、アイ
ドル状態になる。サイクルＴ７の間において、ターゲッ
ト準備完了ＴＲＤＹ信号が、「第２組のデータの準備が
完了した」ということを示すために、再び発せられる。
サイクル２８ｂにおいて、ＩＲＤＹとＴＲＤＹとの両方
が発せられ、かつ、イニシエータが、ターゲットデバイ
スからデータを読み始める。もし、ターゲットデバイス
から全てのデータを読むのに十分な時間をイニシエータ
が有しないならば、ＩＲＤＹ信号は終了する。ＴＲＤＹ
信号は未だ出力されるので、ウエイトサイクル２６ｃ
が、イニシエータによってアクティブ状態にされる。サ
イクルＴ９におけるように、イニシエータが再び準備を
完了するやいなや、ＩＲＤＹ信号は再び発せられる。Ｉ
ＲＤＹ信号とＴＲＤＹ信号との両方が発せられると、イ
ニシエータは、データ転移サイクル２８ｃの間におい
て、ターゲットデバイスからデータを読み、それによっ
て、信号リード動作が完了する。
タ）が、ＰＣＩバスへアクセスするために、リクエスト
信号ＲＥＱを送る。このとき、もし、高い優先度を有す
る他のデバイスがＰＣＩバスへのアクセスを要求してい
ないならば、サイクルＴ２の間において、メインブリッ
ジ（アービトレータ）は、「イニシエータがＰＣＩバス
へアクセスする」ということを許可するために、許可信
号ＧＮＴを送る。サイクルＴ３の間において、データト
ランザクションの開始を示すために、ＦＲＡＭＥ信号が
イニシエータによって送られ、一方、トランザクション
のターゲットデバイスの位置を示すために、開始アドレ
スがアドレスバスＡＤ線上に置かれる。暫くすると、リ
ードコマンドが、ＣＢＥ線を通して送信される。リード
コマンドの送付の後、バイトイネーブル信号が、ＣＢＥ
線上に置かれる。バイトイネーブル信号は、（２４ａと
２４ｂと２４ｃとを含む）データサイクルの間に渡って
送られる。サイクルＴ４の間において、イニシエータ
は、イニシエータ準備完了信号ＩＲＤＹを提示する。Ｉ
ＲＤＹは、データ送信に対する準備完了を示す。しかし
ながら、ターゲットデバイスは、未だ、準備を完了して
いない。故に、ターゲットデバイスは、イニシエータが
データサイクル２４ａのウエイトサイクル２６ａにおい
てアイドル状態にある間、データの比較を続ける。サイ
クルＴ５の間において、ターゲットデバイスは、送信に
必要な全てのデータの比較を完了し、それによって、タ
ーゲット準備完了ＴＲＤＹ信号を送出する。故に、デー
タサイクル２８ａにおいて、ＩＲＤＹとＴＲＤＹとの両
方が出力され、かつ、イニシエータが、ターゲットデバ
イスからデータを読み始める。サイクルＴ６の間におい
て、ターゲットデバイスは、ターゲット準備完了ＴＲＤ
Ｙ信号をもはや発せず、第１組のデータの送信が完了す
る。その間に、他の組のデータが、ターゲットデバイス
によって準備される。再び、イニシエータが、データサ
イクル２４ｂのウエイトサイクル２６ｂにおいて、アイ
ドル状態になる。サイクルＴ７の間において、ターゲッ
ト準備完了ＴＲＤＹ信号が、「第２組のデータの準備が
完了した」ということを示すために、再び発せられる。
サイクル２８ｂにおいて、ＩＲＤＹとＴＲＤＹとの両方
が発せられ、かつ、イニシエータが、ターゲットデバイ
スからデータを読み始める。もし、ターゲットデバイス
から全てのデータを読むのに十分な時間をイニシエータ
が有しないならば、ＩＲＤＹ信号は終了する。ＴＲＤＹ
信号は未だ出力されるので、ウエイトサイクル２６ｃ
が、イニシエータによってアクティブ状態にされる。サ
イクルＴ９におけるように、イニシエータが再び準備を
完了するやいなや、ＩＲＤＹ信号は再び発せられる。Ｉ
ＲＤＹ信号とＴＲＤＹ信号との両方が発せられると、イ
ニシエータは、データ転移サイクル２８ｃの間におい
て、ターゲットデバイスからデータを読み、それによっ
て、信号リード動作が完了する。
【０００６】従来のＰＣＩ仕様書に従って適切なデータ
トランザクションを実行するためには、複雑な制御信号
とウエイトステートと調停ステップとが使用されなくて
はならない。ＰＣＩ仕様書によると、通常、約４０〜５
０個の信号送信ピンが必要とされる。一般に、制御チッ
プセットの間における内部トランザクションに対して、
複雑な手続は不必要である。故に、制御チップセットの
間における内部トランザクションを高速化するために
は、（従来のＰＣＩ仕様書に忠実な）簡単化されたトラ
ンザクション方法が必要とされる。
トランザクションを実行するためには、複雑な制御信号
とウエイトステートと調停ステップとが使用されなくて
はならない。ＰＣＩ仕様書によると、通常、約４０〜５
０個の信号送信ピンが必要とされる。一般に、制御チッ
プセットの間における内部トランザクションに対して、
複雑な手続は不必要である。故に、制御チップセットの
間における内部トランザクションを高速化するために
は、（従来のＰＣＩ仕様書に忠実な）簡単化されたトラ
ンザクション方法が必要とされる。
【０００７】しかしながら、ＰＣの制御チップの間にお
けるトランザクションは、一般的に、ＰＣＩ仕様書によ
って提供される複雑な機能を全て使用しているわけでは
ない。制御チップ間の性能は、大抵、不必要な手続によ
って減少される。デバイスの統合が増大すると、制御チ
ップは単一チップへと統合されるかもしれず、かつ、よ
り多くの機能が提供される。例えば、ＣＰＵと北側ブリ
ッジと南側ブリッジとが、単一チップ内へ統合的に形成
される。故に、チップパッケージのピンは、より重要に
なる。制御チップの間におけるトランザクションの速度
を増大するためには、制御チップの間における使用のた
めの簡単かつ明細な仕様書が要求される。
けるトランザクションは、一般的に、ＰＣＩ仕様書によ
って提供される複雑な機能を全て使用しているわけでは
ない。制御チップ間の性能は、大抵、不必要な手続によ
って減少される。デバイスの統合が増大すると、制御チ
ップは単一チップへと統合されるかもしれず、かつ、よ
り多くの機能が提供される。例えば、ＣＰＵと北側ブリ
ッジと南側ブリッジとが、単一チップ内へ統合的に形成
される。故に、チップパッケージのピンは、より重要に
なる。制御チップの間におけるトランザクションの速度
を増大するためには、制御チップの間における使用のた
めの簡単かつ明細な仕様書が要求される。
【０００８】
【課題を解決するための手段】本発明は、制御チップ
と、制御チップセット内の制御チップ間のデータトラン
ザクション方法と、制御チップセット内の制御チップ間
のバス調停方法とを提供する。故に、制御チップセット
の性能が増大し、かつ、制御チップ間の信号線のタイプ
と数とが減少する。
と、制御チップセット内の制御チップ間のデータトラン
ザクション方法と、制御チップセット内の制御チップ間
のバス調停方法とを提供する。故に、制御チップセット
の性能が増大し、かつ、制御チップ間の信号線のタイプ
と数とが減少する。
【０００９】本発明は、制御チップ間のデータトランザ
クション方法を提供する。データまたはコマンドは、如
何なる待機または停止または再試行をも伴わずに、連続
的に送信される。
クション方法を提供する。データまたはコマンドは、如
何なる待機または停止または再試行をも伴わずに、連続
的に送信される。
【００１０】本発明は、制御チップセット内の制御チッ
プ間のデータトランザクション方法を提供する。該方法
では、待機停止／再試行のためのサイクルが減少する。
プ間のデータトランザクション方法を提供する。該方法
では、待機停止／再試行のためのサイクルが減少する。
【００１１】本発明は、調停時間と許可時間とを減少さ
せる（制御チップ間の）バス調停方法を提供する。
せる（制御チップ間の）バス調停方法を提供する。
【００１２】本発明によると、制御チップセットの制御
チップのデータバッファは、固定されたサイズと量とを
有する。加えて、リード／ライトコマンドによって、リ
ード／ライトアクノレッジコマンドが順次アサートされ
る。それによって、制御チップは、他の制御チップ内の
バッファのステータスを検出できる。制御チップがコマ
ンドをアサートする場合、対応するデータが、前もって
準備されていなくてはならない。故に、待機ステータス
とデータトランザクションサイクルと停止／再試行プロ
トコルとを提供するための信号線が省略されることがで
きる。従って、コマンドまたはデータが、待機または停
止または再試行を伴わずに、連続的に送信されることが
でき、かつ、性能が増大する。
チップのデータバッファは、固定されたサイズと量とを
有する。加えて、リード／ライトコマンドによって、リ
ード／ライトアクノレッジコマンドが順次アサートされ
る。それによって、制御チップは、他の制御チップ内の
バッファのステータスを検出できる。制御チップがコマ
ンドをアサートする場合、対応するデータが、前もって
準備されていなくてはならない。故に、待機ステータス
とデータトランザクションサイクルと停止／再試行プロ
トコルとを提供するための信号線が省略されることがで
きる。従って、コマンドまたはデータが、待機または停
止または再試行を伴わずに、連続的に送信されることが
でき、かつ、性能が増大する。
【００１３】「前述の一般的な記載と以下の詳細な記載
とは、一例であり、かつ、請求されるような本発明の更
なる説明を提供することを意図する」ということが理解
されるべきである。
とは、一例であり、かつ、請求されるような本発明の更
なる説明を提供することを意図する」ということが理解
されるべきである。
【００１４】
【発明の実施の形態】本発明の更なる理解を提供するた
めに、添付図面が伴われる。添付図面は、この明細書の
一部に組み込まれ、かつ、この明細書の一部を構成す
る。図面は、本発明の実施形態を図解し、かつ、説明を
伴って本発明の原理を説明する。添付図面は以下の通り
である。図１は、この発明の実施形態において、制御チ
ップセットモジュール内部の制御チップセットの間にお
けるデータトランザクションで使用される制御信号を示
すブロック図である。図２は、この発明において、コマ
ンドコード化のための４個のビットタイムを含むクロッ
クサイクルを示すタイミング図である。図３は、本発明
の１つの好ましい実施形態によるライトトランザクショ
ンのための制御チップセットのブロック図を概要的に図
解する。図４は、本発明によるライトトランザクション
のタイミング図の一例を示す。図５は、本発明の１つの
好ましい実施形態によるリードトランザクションのため
の制御チップセットのブロック図を概要的に図解する。
図６は、本発明によるリードトランザクションのタイミ
ング図の一例を示す。図７は、従来のコンピュータシス
テムの様々なコンポーネントを接続するＰＣＩバスシス
テムを示すブロック図である。図８は、リード動作の間
におけるＰＣＩバスインターフェース内の様々な信号を
示すタイミング図である。
めに、添付図面が伴われる。添付図面は、この明細書の
一部に組み込まれ、かつ、この明細書の一部を構成す
る。図面は、本発明の実施形態を図解し、かつ、説明を
伴って本発明の原理を説明する。添付図面は以下の通り
である。図１は、この発明の実施形態において、制御チ
ップセットモジュール内部の制御チップセットの間にお
けるデータトランザクションで使用される制御信号を示
すブロック図である。図２は、この発明において、コマ
ンドコード化のための４個のビットタイムを含むクロッ
クサイクルを示すタイミング図である。図３は、本発明
の１つの好ましい実施形態によるライトトランザクショ
ンのための制御チップセットのブロック図を概要的に図
解する。図４は、本発明によるライトトランザクション
のタイミング図の一例を示す。図５は、本発明の１つの
好ましい実施形態によるリードトランザクションのため
の制御チップセットのブロック図を概要的に図解する。
図６は、本発明によるリードトランザクションのタイミ
ング図の一例を示す。図７は、従来のコンピュータシス
テムの様々なコンポーネントを接続するＰＣＩバスシス
テムを示すブロック図である。図８は、リード動作の間
におけるＰＣＩバスインターフェース内の様々な信号を
示すタイミング図である。
【００１５】本発明は、制御チップセットの間または制
御チップセット内のチップとセットの間におけるトラン
ザクション方法と調停方法とを提供する。該方法は、制
御チップセットの間におけるデータトランザクションの
効率を増進する。即ち、制御チップセットの間における
データトランザクションプロセスが簡単化される。制御
チップセット（例えば、コンピュータシステム内の北側
ブリッジと南側ブリッジ）が、本発明による好ましい実
施形態を説明するための一例として使用される。従来の
ＰＣＩ仕様書の定義では、４５本のコマンド信号線が、
南側ブリッジと北側ブリッジとの間における通信のため
に必要とされる。しかしながら、本発明の好ましい実施
形態では、１６個の信号（即ち、１６本の信号線）のみ
が要求される。本発明の新たに定義される１６個のコマ
ンドは、ＶＬＩＮＫコマンドと名付けられる。
御チップセット内のチップとセットの間におけるトラン
ザクション方法と調停方法とを提供する。該方法は、制
御チップセットの間におけるデータトランザクションの
効率を増進する。即ち、制御チップセットの間における
データトランザクションプロセスが簡単化される。制御
チップセット（例えば、コンピュータシステム内の北側
ブリッジと南側ブリッジ）が、本発明による好ましい実
施形態を説明するための一例として使用される。従来の
ＰＣＩ仕様書の定義では、４５本のコマンド信号線が、
南側ブリッジと北側ブリッジとの間における通信のため
に必要とされる。しかしながら、本発明の好ましい実施
形態では、１６個の信号（即ち、１６本の信号線）のみ
が要求される。本発明の新たに定義される１６個のコマ
ンドは、ＶＬＩＮＫコマンドと名付けられる。
【００１６】図１と表１とを参照すると、図１は、本発
明の好ましい実施形態による制御チップセットのブロッ
ク図を示す。図１には、北側ブリッジと南側ブリッジと
の間における制御信号線が詳細に図解される。表１に
は、図１に示される各制御信号線が列挙される。制御チ
ップセットは、例えば、南側ブリッジ３０と北側ブリッ
ジ３２とを具備する。本発明では、南側ブリッジ３０と
北側ブリッジ３２との間における信号線（信号）が、４
５本の信号線（信号）から１６本の信号線（信号）減少
される。故に、他のピンは、チップセットの機能を増進
する他の目的に対して使用されることができる。
明の好ましい実施形態による制御チップセットのブロッ
ク図を示す。図１には、北側ブリッジと南側ブリッジと
の間における制御信号線が詳細に図解される。表１に
は、図１に示される各制御信号線が列挙される。制御チ
ップセットは、例えば、南側ブリッジ３０と北側ブリッ
ジ３２とを具備する。本発明では、南側ブリッジ３０と
北側ブリッジ３２との間における信号線（信号）が、４
５本の信号線（信号）から１６本の信号線（信号）減少
される。故に、他のピンは、チップセットの機能を増進
する他の目的に対して使用されることができる。
【００１７】本発明では、１６個の信号は、クロック信
号（ＣＬＫ）とＡＤ〔７：０〕とＤＮＳＴＢとＵＰＳＴ
ＢとＤＮＣＭＤとＢＥとＶＲＥＦとＣＯＭとを具備す
る。図１と表１とに示されるように、元のＰＣＩ仕様書
によって定義されるデータおよびアドレスバス（ＡＤバ
ス）は、確保されているが、８本の双方向信号線に減少
される。ＣＢＥ信号線とＦＲＡＭＥ信号線とＩＲＤＹ信
号線とＴＲＤＹ信号線とＳＴＯＰ信号線とＤＥＶＳＥＬ
信号線とＲＥＱ信号線とＧＮＴ信号線とは、双方向バイ
トイネーブル（ＢＥ）信号線とアップリンクコマンド信
号線ＵＰＣＭＤとアップリンクストローブ信号線ＵＰＳ
ＴＢとダウンリンクコマンド信号線ＤＮＣＭＤとダウン
リンクストローブ信号線ＤＮＳＴＢとへ簡単化される。
アップリンクコマンド信号線ＵＰＣＭＤとアップリンク
ストローブ信号線ＵＰＳＴＢとの両方は、南側ブリッジ
によって駆動される。ダウンリンクコマンド信号線ＤＮ
ＣＭＤとダウンリンクストローブ信号線ＤＮＳＴＢとの
両方は、北側ブリッジによって駆動される。ＶＲＥＦ信
号は、基準電圧を参照し、かつ、ＣＯＭＰ信号は、イン
ピーダンス比較を参照する。ＣＬＫ信号は、６６ＭＨｚ
クロック信号である。該信号は、北側ブリッジによって
も南側ブリッジによっても始められない。北側ブリッジ
３２と南側ブリッジ３０との各々は、個別のコマンド信
号線（ＤＮＣＭＤとＵＰＣＭＤ）を駆動する。ＤＮＣＭ
ＤとＵＰＣＭＤとの両方は、バスコマンドをアサートで
きる。加えて、もし、ある制御チップによって、バスコ
マンドがアサートされ、かつ、バス権利が取得されるな
らば、制御チップは、アドレスをＡＤバス上へ送ること
ができ、かつ、現在コマンドに対応するデータ長をＢＥ
信号線上へを送ることができる。または、制御チップ
は、データをＡＤバス上へ送ることができ、かつ、該デ
ータに対するバイトイネーブル信号をＢＥ信号線上へ送
ることができる。
号（ＣＬＫ）とＡＤ〔７：０〕とＤＮＳＴＢとＵＰＳＴ
ＢとＤＮＣＭＤとＢＥとＶＲＥＦとＣＯＭとを具備す
る。図１と表１とに示されるように、元のＰＣＩ仕様書
によって定義されるデータおよびアドレスバス（ＡＤバ
ス）は、確保されているが、８本の双方向信号線に減少
される。ＣＢＥ信号線とＦＲＡＭＥ信号線とＩＲＤＹ信
号線とＴＲＤＹ信号線とＳＴＯＰ信号線とＤＥＶＳＥＬ
信号線とＲＥＱ信号線とＧＮＴ信号線とは、双方向バイ
トイネーブル（ＢＥ）信号線とアップリンクコマンド信
号線ＵＰＣＭＤとアップリンクストローブ信号線ＵＰＳ
ＴＢとダウンリンクコマンド信号線ＤＮＣＭＤとダウン
リンクストローブ信号線ＤＮＳＴＢとへ簡単化される。
アップリンクコマンド信号線ＵＰＣＭＤとアップリンク
ストローブ信号線ＵＰＳＴＢとの両方は、南側ブリッジ
によって駆動される。ダウンリンクコマンド信号線ＤＮ
ＣＭＤとダウンリンクストローブ信号線ＤＮＳＴＢとの
両方は、北側ブリッジによって駆動される。ＶＲＥＦ信
号は、基準電圧を参照し、かつ、ＣＯＭＰ信号は、イン
ピーダンス比較を参照する。ＣＬＫ信号は、６６ＭＨｚ
クロック信号である。該信号は、北側ブリッジによって
も南側ブリッジによっても始められない。北側ブリッジ
３２と南側ブリッジ３０との各々は、個別のコマンド信
号線（ＤＮＣＭＤとＵＰＣＭＤ）を駆動する。ＤＮＣＭ
ＤとＵＰＣＭＤとの両方は、バスコマンドをアサートで
きる。加えて、もし、ある制御チップによって、バスコ
マンドがアサートされ、かつ、バス権利が取得されるな
らば、制御チップは、アドレスをＡＤバス上へ送ること
ができ、かつ、現在コマンドに対応するデータ長をＢＥ
信号線上へを送ることができる。または、制御チップ
は、データをＡＤバス上へ送ることができ、かつ、該デ
ータに対するバイトイネーブル信号をＢＥ信号線上へ送
ることができる。
【００１８】
【表１】
【００１９】図２は、本発明によるデータの転移につい
て、バスクロック信号（ＣＬＫ）とストローブ信号（Ｓ
ＴＢ）とデータ線のビットタイムとの間におけるタイミ
ング関係を図解する。図２に示されるように、１クロッ
ク周期は、２ストローブクロック周期に等しい。即ち、
アップリンクストローブ信号／ダウンリンクストローブ
信号の周波数は、バスクロック信号の２倍の周波数であ
る。ストローブ信号の立ち上がりエッジと立ち下がりエ
ッジとによって、４個のビットタイム０〜３が定義され
る。故に、各データライン上で４個のビットタイム０〜
３を使用することによって４ビットデータが取得され、
かつ、４個のビットタイム０〜３からバスコマンドが符
号化される。従って、各クロック周期の間において８本
のデータラインを使用して、３２ビットデータが取得さ
れる。該３２ビットデータは、従来のＰＣＩ仕様書にお
いて３２ビット線を使用して転移されるデータに等し
い。加えて、もし、ＢＥ信号線がデータ長を送信するな
らば、１〜１６（４ビット）のデータ長情報が１クロッ
ク周期内で取得される。
て、バスクロック信号（ＣＬＫ）とストローブ信号（Ｓ
ＴＢ）とデータ線のビットタイムとの間におけるタイミ
ング関係を図解する。図２に示されるように、１クロッ
ク周期は、２ストローブクロック周期に等しい。即ち、
アップリンクストローブ信号／ダウンリンクストローブ
信号の周波数は、バスクロック信号の２倍の周波数であ
る。ストローブ信号の立ち上がりエッジと立ち下がりエ
ッジとによって、４個のビットタイム０〜３が定義され
る。故に、各データライン上で４個のビットタイム０〜
３を使用することによって４ビットデータが取得され、
かつ、４個のビットタイム０〜３からバスコマンドが符
号化される。従って、各クロック周期の間において８本
のデータラインを使用して、３２ビットデータが取得さ
れる。該３２ビットデータは、従来のＰＣＩ仕様書にお
いて３２ビット線を使用して転移されるデータに等し
い。加えて、もし、ＢＥ信号線がデータ長を送信するな
らば、１〜１６（４ビット）のデータ長情報が１クロッ
ク周期内で取得される。
【００２０】様々なタイプのデータトランザクション
が、アップリンクコマンドＵＰＣＭＤとダウンリンクコ
マンドＤＮＣＭＤとによって定義される。南側ブリッジ
によって駆動されるアップリンクコマンドＵＰＣＭＤ
は、リードアクノレッジコマンド（ＮＢからＳＢへ）Ｃ
２ＰＲＡとライトアクノレッジコマンド（ＮＢからＳＢ
へ）Ｃ２ＰＷＡとリードコマンドＰ２ＣＲ（ＳＢからＮ
Ｂへ）とライトコマンド（ＳＢからＮＢへ）Ｐ２ＣＷ等
を具備する。アップリンクコマンドとビットタイム符号
化との間における関係は、表２に列挙される。リクエス
ト信号ＲＥＱは、ビットタイム０でアサートされ、か
つ、他のバスコマンドとオーバーラップしない。故に、
ＲＥＱ信号は、如何なる時間にでも、かつ、バスコマン
ドがアサートされる周期と同じくロック周期にでさえ、
送られることができる。北側ブリッジによって駆動され
るダウンリンクコマンドＤＮＣＭＤは、入力／出力リー
ドコマンド（ＮＢからＳＢへ）Ｃ２ＰＩＯＲとメモリリ
ードコマンド（ＮＢからＳＢへ）Ｃ２ＰＭＲと入力／出
力ライトコマンド（ＮＢからＳＢへ）Ｃ２ＰＩＯＷとメ
モリライトコマンド（ＮＢからＳＢへ）Ｃ２ＰＭＷとリ
ードアクノレッジコマンド（ＳＢからＮＢへ）Ｐ２ＣＲ
Ａとライトアクノレッジコマンド（ＳＢからＮＢへ）Ｐ
２ＣＷＡなどを具備する。ダウンリンクコマンドとビッ
トタイム符号化との間における関係は、表３に列挙され
る。本発明では、許可信号ＧＮＴは、定義されず、か
つ、必要とされない。
が、アップリンクコマンドＵＰＣＭＤとダウンリンクコ
マンドＤＮＣＭＤとによって定義される。南側ブリッジ
によって駆動されるアップリンクコマンドＵＰＣＭＤ
は、リードアクノレッジコマンド（ＮＢからＳＢへ）Ｃ
２ＰＲＡとライトアクノレッジコマンド（ＮＢからＳＢ
へ）Ｃ２ＰＷＡとリードコマンドＰ２ＣＲ（ＳＢからＮ
Ｂへ）とライトコマンド（ＳＢからＮＢへ）Ｐ２ＣＷ等
を具備する。アップリンクコマンドとビットタイム符号
化との間における関係は、表２に列挙される。リクエス
ト信号ＲＥＱは、ビットタイム０でアサートされ、か
つ、他のバスコマンドとオーバーラップしない。故に、
ＲＥＱ信号は、如何なる時間にでも、かつ、バスコマン
ドがアサートされる周期と同じくロック周期にでさえ、
送られることができる。北側ブリッジによって駆動され
るダウンリンクコマンドＤＮＣＭＤは、入力／出力リー
ドコマンド（ＮＢからＳＢへ）Ｃ２ＰＩＯＲとメモリリ
ードコマンド（ＮＢからＳＢへ）Ｃ２ＰＭＲと入力／出
力ライトコマンド（ＮＢからＳＢへ）Ｃ２ＰＩＯＷとメ
モリライトコマンド（ＮＢからＳＢへ）Ｃ２ＰＭＷとリ
ードアクノレッジコマンド（ＳＢからＮＢへ）Ｐ２ＣＲ
Ａとライトアクノレッジコマンド（ＳＢからＮＢへ）Ｐ
２ＣＷＡなどを具備する。ダウンリンクコマンドとビッ
トタイム符号化との間における関係は、表３に列挙され
る。本発明では、許可信号ＧＮＴは、定義されず、か
つ、必要とされない。
【００２１】北側ブリッジと南側ブリッジとによってア
サートされるコマンドは、互いに対応している。南側ブ
リッジが多数のＰ２ＣＲおよび／またはＰ２ＣＷを連続
的にアサートすると、北側ブリッジは、該Ｐ２ＣＲコマ
ンドおよび／または該Ｐ２ＣＷコマンドに応答して、対
応するＰ２ＣＲＡコマンドおよび／またはＰ２ＣＷＡコ
マンドを連続的にアサートしなくてはならない。同様
に、北側ブリッジが多数のＣ２ＰＩＯＲコマンドとＣ２
ＰＭＲコマンドとＣ２ＰＩＯＷコマンドとＣ２ＰＭＷコ
マンドとを連続的にアサートすると、南側ブリッジは、
Ｐ２ＣＲコマンドおよび／またはＰ２ＣＷコマンドに応
答して、対応するＣ２ＰＲＡコマンドとＣ２ＰＷＡコマ
ンドとを連続的にアサートしなくてはならない。加え
て、好ましい実施形態において説明されるように、制御
チップによってアサートされた各コマンドに対応するデ
ータは、ノース／南側ブリッジによって、前もって準備
されなくてはならない。例えば、メモリに書き込まれる
データは、南側ブリッジがＰ２ＣＷコマンドをアサート
する前に、準備されていなくてはならず、かつ、メモリ
から南側ブリッジへリードデータを転移するためのデー
タは、北側ブリッジがＰ２ＣＲＡコマンドをアサートす
る前に、準備されていなくてはならない。従って、デー
タ送信には割込がなく、かつ、ウエイトステートが存在
しない。
サートされるコマンドは、互いに対応している。南側ブ
リッジが多数のＰ２ＣＲおよび／またはＰ２ＣＷを連続
的にアサートすると、北側ブリッジは、該Ｐ２ＣＲコマ
ンドおよび／または該Ｐ２ＣＷコマンドに応答して、対
応するＰ２ＣＲＡコマンドおよび／またはＰ２ＣＷＡコ
マンドを連続的にアサートしなくてはならない。同様
に、北側ブリッジが多数のＣ２ＰＩＯＲコマンドとＣ２
ＰＭＲコマンドとＣ２ＰＩＯＷコマンドとＣ２ＰＭＷコ
マンドとを連続的にアサートすると、南側ブリッジは、
Ｐ２ＣＲコマンドおよび／またはＰ２ＣＷコマンドに応
答して、対応するＣ２ＰＲＡコマンドとＣ２ＰＷＡコマ
ンドとを連続的にアサートしなくてはならない。加え
て、好ましい実施形態において説明されるように、制御
チップによってアサートされた各コマンドに対応するデ
ータは、ノース／南側ブリッジによって、前もって準備
されなくてはならない。例えば、メモリに書き込まれる
データは、南側ブリッジがＰ２ＣＷコマンドをアサート
する前に、準備されていなくてはならず、かつ、メモリ
から南側ブリッジへリードデータを転移するためのデー
タは、北側ブリッジがＰ２ＣＲＡコマンドをアサートす
る前に、準備されていなくてはならない。従って、デー
タ送信には割込がなく、かつ、ウエイトステートが存在
しない。
【００２２】
【表２】
【００２３】
【表３】
【００２４】図３は、本発明の１つの好ましい実施形態
によるライトトランザクションのための制御チップセッ
トのブロック図を概要的に図解する。該チップセット
は、例えば、第１制御チップと第２制御チップとを具備
する。一般に、第１制御チップと第２制御チップとは、
北側ブリッジ５００と南側ブリッジ６００とであっても
よい。第１制御チップ（北側ブリッジ）５００と第２制
御チップ（南側ブリッジ）６００とは、特別に設計され
たバス（ＶＬＩＮＫ）によって結合される。北側ブリッ
ジ５００は、データトランシーバ５１０とターゲットコ
ントローラ５２０（例えば、メモリコントローラ）とラ
イトデータ待ち行列５２５とライトトランザクション待
ち行列５３０とを具備する。南側ブリッジ６００は、デ
ータトランシーバ６１０とライトバッファサイズレジス
タ５３５とライトバッファ計数レジスタ５４０とライト
トランザクション発生器５４５とライトトランザクショ
ン記録待ち行列回路５５０とライト比較器５５５とを具
備する。
によるライトトランザクションのための制御チップセッ
トのブロック図を概要的に図解する。該チップセット
は、例えば、第１制御チップと第２制御チップとを具備
する。一般に、第１制御チップと第２制御チップとは、
北側ブリッジ５００と南側ブリッジ６００とであっても
よい。第１制御チップ（北側ブリッジ）５００と第２制
御チップ（南側ブリッジ）６００とは、特別に設計され
たバス（ＶＬＩＮＫ）によって結合される。北側ブリッ
ジ５００は、データトランシーバ５１０とターゲットコ
ントローラ５２０（例えば、メモリコントローラ）とラ
イトデータ待ち行列５２５とライトトランザクション待
ち行列５３０とを具備する。南側ブリッジ６００は、デ
ータトランシーバ６１０とライトバッファサイズレジス
タ５３５とライトバッファ計数レジスタ５４０とライト
トランザクション発生器５４５とライトトランザクショ
ン記録待ち行列回路５５０とライト比較器５５５とを具
備する。
【００２５】本発明のＶＬＩＮＫ仕様書を満足するデー
タトランシーバ５１０は、ＶＬＩＮＫバスへ直接結合さ
れる。ＶＬＩＮＫバスを通して、データトランシーバ５
１０は、多数のライトトランザクションを完了するため
に、データを送受信できる。１つのライトトランザクシ
ョンは、「南側ブリッジ６００が、Ｐ２ＣＷコマンドと
該Ｐ２ＣＷコマンドに対応するデータとを送り、そし
て、北側ブリッジ５００が、該Ｐ２ＣＷコマンドに応答
するために、Ｐ２ＣＷＡコマンドをアサートする」とい
うように定義される。ライトトランザクション待ち行列
５３０は、全てのライトトランザクションの個々のデー
タ長とライトアドレスとを、順次、一時的に記憶する。
ライトトランザクション待ち行列５３０の深さは、北側
ブリッジ５００によって許可されるライトトランザクシ
ョンの総数を決定する。ライトデータ待ち行列５２５
は、南側ブリッジ６００からの全てのポスト（post）ラ
イトデータを記憶する。ライトデータ待ち行列の深さ
は、北側ブリッジ５００によって許可されるライトデー
タの最大数を決定する。その後、ターゲットコントロー
ラ５２０は、ライトトランザクション待ち行列５３０内
に最初に記憶されたライトアドレスとデータ長と従うデ
ータと、該ライトアドレスとデータ長とに対応してライ
トデータ待ち行列５２５内に記憶されたデータとを、タ
ーゲット（例えば、外部メモリ）へ送る。第１データト
ランシーバ５１０が、「ライトトランザクションが完了
し、かつ、全てのライトデータがターゲットデバイス内
にある」ということを南側ブリッジ６００に通知するた
めに、ライトアクノレッジ信号（Ｐ２ＣＷＡコマンド）
を送る。そして、ライトデータ待ち行列５２５内に記憶
された対応データが解放される。
タトランシーバ５１０は、ＶＬＩＮＫバスへ直接結合さ
れる。ＶＬＩＮＫバスを通して、データトランシーバ５
１０は、多数のライトトランザクションを完了するため
に、データを送受信できる。１つのライトトランザクシ
ョンは、「南側ブリッジ６００が、Ｐ２ＣＷコマンドと
該Ｐ２ＣＷコマンドに対応するデータとを送り、そし
て、北側ブリッジ５００が、該Ｐ２ＣＷコマンドに応答
するために、Ｐ２ＣＷＡコマンドをアサートする」とい
うように定義される。ライトトランザクション待ち行列
５３０は、全てのライトトランザクションの個々のデー
タ長とライトアドレスとを、順次、一時的に記憶する。
ライトトランザクション待ち行列５３０の深さは、北側
ブリッジ５００によって許可されるライトトランザクシ
ョンの総数を決定する。ライトデータ待ち行列５２５
は、南側ブリッジ６００からの全てのポスト（post）ラ
イトデータを記憶する。ライトデータ待ち行列の深さ
は、北側ブリッジ５００によって許可されるライトデー
タの最大数を決定する。その後、ターゲットコントロー
ラ５２０は、ライトトランザクション待ち行列５３０内
に最初に記憶されたライトアドレスとデータ長と従うデ
ータと、該ライトアドレスとデータ長とに対応してライ
トデータ待ち行列５２５内に記憶されたデータとを、タ
ーゲット（例えば、外部メモリ）へ送る。第１データト
ランシーバ５１０が、「ライトトランザクションが完了
し、かつ、全てのライトデータがターゲットデバイス内
にある」ということを南側ブリッジ６００に通知するた
めに、ライトアクノレッジ信号（Ｐ２ＣＷＡコマンド）
を送る。そして、ライトデータ待ち行列５２５内に記憶
された対応データが解放される。
【００２６】ライトバッファ計数レジスタ５４０は、北
側ブリッジ５００のライトトランザクション待ち行列５
３０が処理できるライトトランザクションの最大数（即
ち、待ち行列５３０の深さ）を記憶する。ライトバッフ
ァサイズレジスタ５３５は、北側ブリッジ５００のライ
トデータ待ち行列５２５が処理できるライトデータの最
大数（即ち、待ち行列５２５の深さ）を記憶する。例え
ば、ライトバッファ計数レジスタ５４０は４に設定さ
れ、かつ、ライトバッファサイズレジスタ５３５は１６
に設定される。故に、南側ブリッジ６００は、「北側ブ
リッジ５００が４個までのライトトランザクションを受
諾でき、かつ、ライトトランザクションのデータの最大
数は１６ＤＷを超えることはない」ということを知る。
２個のパラメータ（ライトトランザクションの最大数と
ライトデータの最大数）は、起動中に、ＢＩＯＳ（basi
c input output system ）コンフィグレーションによっ
てセットアップされることができる。
側ブリッジ５００のライトトランザクション待ち行列５
３０が処理できるライトトランザクションの最大数（即
ち、待ち行列５３０の深さ）を記憶する。ライトバッフ
ァサイズレジスタ５３５は、北側ブリッジ５００のライ
トデータ待ち行列５２５が処理できるライトデータの最
大数（即ち、待ち行列５２５の深さ）を記憶する。例え
ば、ライトバッファ計数レジスタ５４０は４に設定さ
れ、かつ、ライトバッファサイズレジスタ５３５は１６
に設定される。故に、南側ブリッジ６００は、「北側ブ
リッジ５００が４個までのライトトランザクションを受
諾でき、かつ、ライトトランザクションのデータの最大
数は１６ＤＷを超えることはない」ということを知る。
２個のパラメータ（ライトトランザクションの最大数と
ライトデータの最大数）は、起動中に、ＢＩＯＳ（basi
c input output system ）コンフィグレーションによっ
てセットアップされることができる。
【００２７】ＶＬＩＮＫバスへ結合されたデータトラン
シーバ６１０は、全てのライトトランザクションを完了
するために、ＶＬＩＮＫバスを通して、データを受信し
かつ送信する。データトランシーバ６１０がＰ２ＣＷＡ
コマンドを受信すると、データトランシーバ６１０は、
現在のライトトランザクションに対応するデータ長を記
憶するスペースを解放するために、ライトの成功とバッ
ファの解放とを示す信号を、ライトトランザクション記
録待ち行列回路５５０へ送る。次のライトトランザクシ
ョンの新たなデータ長とライトアドレスとデータとがラ
イトトランザクション発生器５４５によって生成される
と、新たなデータ長が、ライトトランザクション記録待
ち行列回路５５０へ送られる。
シーバ６１０は、全てのライトトランザクションを完了
するために、ＶＬＩＮＫバスを通して、データを受信し
かつ送信する。データトランシーバ６１０がＰ２ＣＷＡ
コマンドを受信すると、データトランシーバ６１０は、
現在のライトトランザクションに対応するデータ長を記
憶するスペースを解放するために、ライトの成功とバッ
ファの解放とを示す信号を、ライトトランザクション記
録待ち行列回路５５０へ送る。次のライトトランザクシ
ョンの新たなデータ長とライトアドレスとデータとがラ
イトトランザクション発生器５４５によって生成される
と、新たなデータ長が、ライトトランザクション記録待
ち行列回路５５０へ送られる。
【００２８】ライトトランザクション記録回路５５０
は、ライトデータ待ち行列５２５内に許容可能なデータ
数とライトトランザクション待ち行列５３０内に許容可
能なライトトランザクション数とを計算できる。これ
は、ライトトランザクション記録回路５５０が、全ての
ライトトランザクションのデータ長を順次記憶するから
であり、かつ、北側ブリッジ５００によってアサートさ
れたＰ２ＣＷＡが、南側ブリッジ６００によってアサー
トされたＰ２ＣＷコマンドの列に従って応答するからで
ある。故に、南側ブリッジ６００は、北側ブリッジ５０
０内の待ち行列内のバッファのステータスを認識でき
る。
は、ライトデータ待ち行列５２５内に許容可能なデータ
数とライトトランザクション待ち行列５３０内に許容可
能なライトトランザクション数とを計算できる。これ
は、ライトトランザクション記録回路５５０が、全ての
ライトトランザクションのデータ長を順次記憶するから
であり、かつ、北側ブリッジ５００によってアサートさ
れたＰ２ＣＷＡが、南側ブリッジ６００によってアサー
トされたＰ２ＣＷコマンドの列に従って応答するからで
ある。故に、南側ブリッジ６００は、北側ブリッジ５０
０内の待ち行列内のバッファのステータスを認識でき
る。
【００２９】ライトトランザクション記録回路５５０
は、ライトデータ待ち行列５２５内に許容可能なデータ
数とライトトランザクション待ち行列５３０内に許容可
能なライトトランザクション数とを、ライト比較器５５
５へ送ることができる。そして、ライト比較器５５５
は、受信されたデータを、ライトデータバッファサイズ
レジスタ５３５内に記憶されたライトデータの最大数お
よびライトバッファ計数レジスタ５４０内に記憶された
ライトトランザクションの最大数と、個々に比較する。
もし、ライト比較器５５５によって受信されたデータが
最大データ数および最大トランザクション数よりも少な
いならば、ライト比較器５５５は、ライトトランザクシ
ョンの他の情報を送ることを、データトランシーバ６１
０へ通知する。もし、ライト比較器５５５によって受信
されたデータが最大データ数および最大トランザクショ
ン数よりも多いならば、南側ブリッジ６００は、ライト
トランザクションを、これ以上、北側ブリッジ５００へ
送ることができない。
は、ライトデータ待ち行列５２５内に許容可能なデータ
数とライトトランザクション待ち行列５３０内に許容可
能なライトトランザクション数とを、ライト比較器５５
５へ送ることができる。そして、ライト比較器５５５
は、受信されたデータを、ライトデータバッファサイズ
レジスタ５３５内に記憶されたライトデータの最大数お
よびライトバッファ計数レジスタ５４０内に記憶された
ライトトランザクションの最大数と、個々に比較する。
もし、ライト比較器５５５によって受信されたデータが
最大データ数および最大トランザクション数よりも少な
いならば、ライト比較器５５５は、ライトトランザクシ
ョンの他の情報を送ることを、データトランシーバ６１
０へ通知する。もし、ライト比較器５５５によって受信
されたデータが最大データ数および最大トランザクショ
ン数よりも多いならば、南側ブリッジ６００は、ライト
トランザクションを、これ以上、北側ブリッジ５００へ
送ることができない。
【００３０】図４は、本発明によるライトトランザクシ
ョンのタイミング図の一例を示す。この例では、「南側
ブリッジ６００が、データバスを使用するために権利を
取得し、かつ、Ｔ１で第１ライトトランザクションを開
始する」とする。南側ブリッジ６００は、アップリンク
コマンド信号線ＵＰＣＭＤ上でライトコマンドＰ２ＣＷ
をアサートし、かつ、アドレス／データ（ＡＤ）バス上
でライトアドレスＡＤＤＲをアサートし、かつ、バイト
イネーブル（ＢＥ）信号線上で書き込まれるべきデータ
長ＬＥＮ＝２（一例）をアサートする。期間Ｔ２で、南
側ブリッジ６００は、第１データをＡＤバス上へ送り、
かつ、第１データのＢＥコマンドをＢＥ信号線上へ送
る。期間Ｔ３で、第２データが、南側ブリッジ６００に
よって送られる。このとき、未終了のライトトランザク
ションが、未だ、北側ブリッジ５００内で実行中であ
る。南側ブリッジ６００は、北側ブリッジによって現在
許可されるライトトランザクションの最大数とライトデ
ータ待ち行列の最大サイズとを認識することができる。
故に、南側ブリッジ６００は、「北側ブリッジ５００が
新たなライトトランザクションを受信するか否か」とい
うことを判断する。もし、ライトトランザクション待ち
行列５３０内とライトデータ待ち行列５２５内とに空き
空間がまだあるならば、南側ブリッジ６００は、期間Ｔ
４で、第２ライトトランザクションを開始する。このと
き、北側ブリッジ５００内には、２個の未終了のライト
トランザクションがある。期間Ｔ９で、南側ブリッジ
は、「第３ライトトランザクションが開始できるか否
か」ということを判断する。もし、南側ブリッジが「第
３ライトトランザクションを開始することが、ライトト
ランザクション待ち行列５３０またはライトデータ待ち
行列５２５のオーバーフローを引き起こす」ということ
を検出するならば、南側ブリッジは、期間Ｔ９におい
て、第３トランザクションを開始しない。北側ブリッジ
５００が第１ライトトランザクションに対応するデータ
をメモリに書き込むと、北側ブリッジ５００は、「第１
ライトトランザクション（長さＬＥＮ＝２）が終了し
た」ということを南側ブリッジ６００へ通知するため
に、期間Ｔ９において、ダウンリンク信号線ＤＮＣＭＤ
を通して、ライトアクノレッジコマンドをアサートす
る。すると、南側ブリッジ６００は、「北側ブリッジ５
００のライトトランザクション待ち行列５３０の１個の
空間とライトデータ待ち行列５２５の２個の空間とが解
放された」ということを検出できる。即ち、南側ブリッ
ジ６００がライトアクノレッジコマンドを受信した後、
南側ブリッジ６００は、「第１ライトトランザクション
が終了した」ということを知る。ライトトランザクショ
ン待ち行列５３０とライトデータ待ち行列５２５との第
１ライトトランザクションに対応する空間が解放され
る。すると、南側ブリッジ６００は、「北側ブリッジ５
００が第３ライトトランザクションを処理できる」とい
うことを判断する。そして、第３ライトトランザクショ
ンが、期間Ｔ１２で始まる。
ョンのタイミング図の一例を示す。この例では、「南側
ブリッジ６００が、データバスを使用するために権利を
取得し、かつ、Ｔ１で第１ライトトランザクションを開
始する」とする。南側ブリッジ６００は、アップリンク
コマンド信号線ＵＰＣＭＤ上でライトコマンドＰ２ＣＷ
をアサートし、かつ、アドレス／データ（ＡＤ）バス上
でライトアドレスＡＤＤＲをアサートし、かつ、バイト
イネーブル（ＢＥ）信号線上で書き込まれるべきデータ
長ＬＥＮ＝２（一例）をアサートする。期間Ｔ２で、南
側ブリッジ６００は、第１データをＡＤバス上へ送り、
かつ、第１データのＢＥコマンドをＢＥ信号線上へ送
る。期間Ｔ３で、第２データが、南側ブリッジ６００に
よって送られる。このとき、未終了のライトトランザク
ションが、未だ、北側ブリッジ５００内で実行中であ
る。南側ブリッジ６００は、北側ブリッジによって現在
許可されるライトトランザクションの最大数とライトデ
ータ待ち行列の最大サイズとを認識することができる。
故に、南側ブリッジ６００は、「北側ブリッジ５００が
新たなライトトランザクションを受信するか否か」とい
うことを判断する。もし、ライトトランザクション待ち
行列５３０内とライトデータ待ち行列５２５内とに空き
空間がまだあるならば、南側ブリッジ６００は、期間Ｔ
４で、第２ライトトランザクションを開始する。このと
き、北側ブリッジ５００内には、２個の未終了のライト
トランザクションがある。期間Ｔ９で、南側ブリッジ
は、「第３ライトトランザクションが開始できるか否
か」ということを判断する。もし、南側ブリッジが「第
３ライトトランザクションを開始することが、ライトト
ランザクション待ち行列５３０またはライトデータ待ち
行列５２５のオーバーフローを引き起こす」ということ
を検出するならば、南側ブリッジは、期間Ｔ９におい
て、第３トランザクションを開始しない。北側ブリッジ
５００が第１ライトトランザクションに対応するデータ
をメモリに書き込むと、北側ブリッジ５００は、「第１
ライトトランザクション（長さＬＥＮ＝２）が終了し
た」ということを南側ブリッジ６００へ通知するため
に、期間Ｔ９において、ダウンリンク信号線ＤＮＣＭＤ
を通して、ライトアクノレッジコマンドをアサートす
る。すると、南側ブリッジ６００は、「北側ブリッジ５
００のライトトランザクション待ち行列５３０の１個の
空間とライトデータ待ち行列５２５の２個の空間とが解
放された」ということを検出できる。即ち、南側ブリッ
ジ６００がライトアクノレッジコマンドを受信した後、
南側ブリッジ６００は、「第１ライトトランザクション
が終了した」ということを知る。ライトトランザクショ
ン待ち行列５３０とライトデータ待ち行列５２５との第
１ライトトランザクションに対応する空間が解放され
る。すると、南側ブリッジ６００は、「北側ブリッジ５
００が第３ライトトランザクションを処理できる」とい
うことを判断する。そして、第３ライトトランザクショ
ンが、期間Ｔ１２で始まる。
【００３１】図５は、本発明の好ましい実施形態による
リードトランザクションのための制御チップセットのブ
ロック図を概要的に図解する。該チップセットは、例え
ば、第１制御チップと第２制御チップとを具備する。一
般に、第１制御チップと第２制御チップとは、北側ブリ
ッジ５００と南側ブリッジ６００とであってもよい。第
１制御チップ（北側ブリッジ）５００と第２制御チップ
（南側ブリッジ）６００とは、特別に設計されたバス
（ＶＬＩＮＫ）によって結合される。北側ブリッジ５０
０は、データトランシーバ５１０とターゲットコントロ
ーラ５２０（例えば、メモリコントローラ）とリードデ
ータ待ち行列６２５とリードトランザクション待ち行列
６３０とを具備する。南側ブリッジ６００は、データト
ランシーバ６１０とリードバッファサイズレジスタ６３
５とリードバッファ計数レジスタ６４０とリードトラン
ザクション発生器６４５とリードトランザクション記録
回路６５０とリード比較器６５５とを具備する。
リードトランザクションのための制御チップセットのブ
ロック図を概要的に図解する。該チップセットは、例え
ば、第１制御チップと第２制御チップとを具備する。一
般に、第１制御チップと第２制御チップとは、北側ブリ
ッジ５００と南側ブリッジ６００とであってもよい。第
１制御チップ（北側ブリッジ）５００と第２制御チップ
（南側ブリッジ）６００とは、特別に設計されたバス
（ＶＬＩＮＫ）によって結合される。北側ブリッジ５０
０は、データトランシーバ５１０とターゲットコントロ
ーラ５２０（例えば、メモリコントローラ）とリードデ
ータ待ち行列６２５とリードトランザクション待ち行列
６３０とを具備する。南側ブリッジ６００は、データト
ランシーバ６１０とリードバッファサイズレジスタ６３
５とリードバッファ計数レジスタ６４０とリードトラン
ザクション発生器６４５とリードトランザクション記録
回路６５０とリード比較器６５５とを具備する。
【００３２】本発明のＶＬＩＮＫ仕様書を満足するデー
タトランシーバ５１０は、ＶＬＩＮＫバスへ直接結合さ
れる。ＶＬＩＮＫバスを通して、データトランシーバ５
１０は、リードトランザクションを完了するために、デ
ータを送受信できる。１つのリードトランザクション
は、「南側ブリッジ６００がＰ２ＣＲコマンドを送り、
そして、北側ブリッジ５００が、該Ｐ２ＣＲコマンドに
応答するために、Ｐ２ＣＲＡコマンドと対応データと送
る」というように定義される。リードトランザクション
待ち行列６３０は、全てのリードトランザクションのデ
ータ長とリードアドレスとを、順次、一時的に記憶す
る。リードトランザクション待ち行列６３０の深さは、
北側ブリッジ５００によって許可されるリードトランザ
クションの総数を決定する。リードデータ待ち行列６２
５は、ターゲットコントローラ５２０からの全てのリー
ドデータを記憶する。該リードデータは、後に、南側ブ
リッジ６００へ送られる。リードデータ待ち行列の深さ
は、北側ブリッジ５００によって許可されるリードデー
タの最大数を決定する。ターゲットコントローラ５２０
は、リードトランザクション待ち行列６３０内に最初に
記憶されたリードアドレスとデータ長とに従って、ター
ゲット（例えば、外部メモリ）からデータを読み出す。
第１データトランシーバ５１０は、リードアクノレッジ
信号（Ｐ２ＣＲＡコマンド）を送る。同時に、リードデ
ータ待ち行列６２５内に記憶された対応データが、ＶＬ
ＩＮＫバスを通して、南側ブリッジ６００へ送られ、か
つ、解放された空間は、次のリードトランザクションの
ための他のデータを記憶できる。
タトランシーバ５１０は、ＶＬＩＮＫバスへ直接結合さ
れる。ＶＬＩＮＫバスを通して、データトランシーバ５
１０は、リードトランザクションを完了するために、デ
ータを送受信できる。１つのリードトランザクション
は、「南側ブリッジ６００がＰ２ＣＲコマンドを送り、
そして、北側ブリッジ５００が、該Ｐ２ＣＲコマンドに
応答するために、Ｐ２ＣＲＡコマンドと対応データと送
る」というように定義される。リードトランザクション
待ち行列６３０は、全てのリードトランザクションのデ
ータ長とリードアドレスとを、順次、一時的に記憶す
る。リードトランザクション待ち行列６３０の深さは、
北側ブリッジ５００によって許可されるリードトランザ
クションの総数を決定する。リードデータ待ち行列６２
５は、ターゲットコントローラ５２０からの全てのリー
ドデータを記憶する。該リードデータは、後に、南側ブ
リッジ６００へ送られる。リードデータ待ち行列の深さ
は、北側ブリッジ５００によって許可されるリードデー
タの最大数を決定する。ターゲットコントローラ５２０
は、リードトランザクション待ち行列６３０内に最初に
記憶されたリードアドレスとデータ長とに従って、ター
ゲット（例えば、外部メモリ）からデータを読み出す。
第１データトランシーバ５１０は、リードアクノレッジ
信号（Ｐ２ＣＲＡコマンド）を送る。同時に、リードデ
ータ待ち行列６２５内に記憶された対応データが、ＶＬ
ＩＮＫバスを通して、南側ブリッジ６００へ送られ、か
つ、解放された空間は、次のリードトランザクションの
ための他のデータを記憶できる。
【００３３】南側ブリッジ６００のリードバッファ計数
レジスタ６４０とリードバッファサイズレジスタ６３５
とは、リードトランザクション待ち行列６３０が処理で
きるリードトランザクションの最大数と、リードデータ
待ち行列６２５が処理できるデータの最大数とを、個々
に記憶する。例えば、リードトランザクション待ち行列
６３０が処理できるリードトランザクションの最大数
（リードバッファ計数）は４であり、かつ、リードデー
タ待ち行列６２５が処理できるデータの最大数（リード
バッファサイズ）は１６ＤＷである。２個のパラメータ
（リードバッファサイズとリードバッファ計数）は、起
動中にＢＩＯＳ（basic input output system ）コンフ
ィグレーションによってセットアップされることができ
るか、または、チップセット設計中に固定される。
レジスタ６４０とリードバッファサイズレジスタ６３５
とは、リードトランザクション待ち行列６３０が処理で
きるリードトランザクションの最大数と、リードデータ
待ち行列６２５が処理できるデータの最大数とを、個々
に記憶する。例えば、リードトランザクション待ち行列
６３０が処理できるリードトランザクションの最大数
（リードバッファ計数）は４であり、かつ、リードデー
タ待ち行列６２５が処理できるデータの最大数（リード
バッファサイズ）は１６ＤＷである。２個のパラメータ
（リードバッファサイズとリードバッファ計数）は、起
動中にＢＩＯＳ（basic input output system ）コンフ
ィグレーションによってセットアップされることができ
るか、または、チップセット設計中に固定される。
【００３４】データトランシーバ６１０は、ＶＬＩＮＫ
バスを通してデータを受信しかつ送信するためにＶＬＩ
ＮＫバスへ結合され、その結果、全てのリードトランザ
クションを完了する。データトランシーバ６１０がＰ２
ＣＲＡコマンドを受信すると、データトランシーバ６１
０は、現在の対応リードトランザクションのデータ長を
記憶するスペースを解放するために、リードの成功とバ
ッファの解放とを示す信号を、リードトランザクション
記録回路６５０へ送る。次のリードトランザクションの
新たなデータ長とリードアドレスとがリードトランザク
ション発生器６４５によって生成されると、新たなデー
タ長が、リードトランザクション記録回路６５０へ送ら
れる。
バスを通してデータを受信しかつ送信するためにＶＬＩ
ＮＫバスへ結合され、その結果、全てのリードトランザ
クションを完了する。データトランシーバ６１０がＰ２
ＣＲＡコマンドを受信すると、データトランシーバ６１
０は、現在の対応リードトランザクションのデータ長を
記憶するスペースを解放するために、リードの成功とバ
ッファの解放とを示す信号を、リードトランザクション
記録回路６５０へ送る。次のリードトランザクションの
新たなデータ長とリードアドレスとがリードトランザク
ション発生器６４５によって生成されると、新たなデー
タ長が、リードトランザクション記録回路６５０へ送ら
れる。
【００３５】リードトランザクション記録待ち行列回路
６５０は、リードデータ待ち行列６３０内に許容可能な
データ数とリードトランザクション待ち行列６２５内に
許容可能なリードトランザクション数とを計算できる。
これは、リードトランザクション記録待ち行列回路６５
０が、全てのリードトランザクションのデータ長を順次
記憶するからであり、かつ、北側ブリッジ５００によっ
てアサートされたＰ２ＣＲＡが、南側ブリッジ６００に
よってアサートされたＰ２ＣＲコマンドの列に従って応
答されるからである。故に、南側ブリッジ６００は、北
側ブリッジ５００内の待ち行列内のバッファのステータ
スを認識できる。
６５０は、リードデータ待ち行列６３０内に許容可能な
データ数とリードトランザクション待ち行列６２５内に
許容可能なリードトランザクション数とを計算できる。
これは、リードトランザクション記録待ち行列回路６５
０が、全てのリードトランザクションのデータ長を順次
記憶するからであり、かつ、北側ブリッジ５００によっ
てアサートされたＰ２ＣＲＡが、南側ブリッジ６００に
よってアサートされたＰ２ＣＲコマンドの列に従って応
答されるからである。故に、南側ブリッジ６００は、北
側ブリッジ５００内の待ち行列内のバッファのステータ
スを認識できる。
【００３６】リードトランザクション記録回路６５０
は、リードデータ待ち行列６３０内に許容可能なデータ
数とリードトランザクション待ち行列６２５内に許容可
能なリードトランザクション数とを、リード比較器６５
５へ送ることができる。そして、リード比較器６５５
は、受信されたデータを、リードデータバッファサイズ
レジスタ６３５内に記憶されたリードデータ待ち行列６
２５の最大データ数およびリードバッファ計数レジスタ
６４０内に記憶されたリードトランザクション待ち行列
６３０の最大リードトランザクション数と、個々に比較
する。もし、リード比較器６５５によって受信されたデ
ータが最大データ数および最大リードトランザクション
数よりも少ないならば、リード比較器６５５は、「リー
ドトランザクションの他の情報を送ることができる」と
いうことを、データトランシーバ６１０へ通知する。
は、リードデータ待ち行列６３０内に許容可能なデータ
数とリードトランザクション待ち行列６２５内に許容可
能なリードトランザクション数とを、リード比較器６５
５へ送ることができる。そして、リード比較器６５５
は、受信されたデータを、リードデータバッファサイズ
レジスタ６３５内に記憶されたリードデータ待ち行列６
２５の最大データ数およびリードバッファ計数レジスタ
６４０内に記憶されたリードトランザクション待ち行列
６３０の最大リードトランザクション数と、個々に比較
する。もし、リード比較器６５５によって受信されたデ
ータが最大データ数および最大リードトランザクション
数よりも少ないならば、リード比較器６５５は、「リー
ドトランザクションの他の情報を送ることができる」と
いうことを、データトランシーバ６１０へ通知する。
【００３７】図６は、本発明によるリードトランザクシ
ョンのタイミング図の一例を示す。この例では、「南側
ブリッジ６００が、データバスを使用するための権利を
取得し、かつ、Ｔ１で第１リードトランザクションを開
始する」という第１仮定を提供する。南側ブリッジ６０
０は、アップリンクコマンド信号線ＵＰＣＭＤ上でリー
ドコマンドＰ２ＣＲをアサートし、かつ、アドレス／デ
ータ（ＡＤ）バス上でリードアドレスＡＤＤＲをアサー
トし、かつ、バイトイネーブル（ＢＥ）信号線上で読み
出されるべきデータ長ＬＥＮ＝２（一例）を送る。この
とき、未終了のリードトランザクションが、北側ブリッ
ジ５００内にある。南側ブリッジ６００は、北側ブリッ
ジによって許可されるリードトランザクションの数とデ
ータ待ち行列のサイズとを検出できる。故に、南側ブリ
ッジは、「北側ブリッジが新たなリードトランザクショ
ンを受信できるか否か」ということを判断できる。も
し、リードトランザクション待ち行列６３０内とリード
データ待ち行列６２５内とに空き空間がまだあるなら
ば、南側ブリッジ６００は、期間Ｔ２で、第２リードト
ランザクションを開始できる（例えば、ＬＥＮ＝３）。
このとき、北側ブリッジ５００内には、２個の未終了の
リードトランザクションがある。期間Ｔ３において、南
側ブリッジ６００は、「第３リードトランザクションを
開始することは、リードトランザクション待ち行列６３
０またはリードデータ待ち行列６２５のオーバーフロー
を引き起こす」ということを判断する。そして、南側ブ
リッジは、期間Ｔ３において、第３トランザクションを
開始しない。北側ブリッジ５００が第１リードトランザ
クションに対応するデータをメモリコントローラ５２０
から取得し、そして、該データをリードデータ待ち行列
６２５内に記憶すると、北側ブリッジ５００は、データ
を南側ブリッジ６００へ送るために、リードアクノレッ
ジコマンドをアサートする。期間Ｔ７において、北側ブ
リッジは、バスを使用するための権利を取得し、そし
て、リードアクノレッジコマンドＰ２ＣＲＡをダウンリ
ンクコマンド信号線ＤＮＣＭＤ上へ送り、かつ、第１リ
ードトランザクションの第１ダブルワードのデータをＡ
Ｄバス上へ送る。期間Ｔ８において、第１リードトラン
ザクションの第２ダブルワードが送出される。このと
き、南側ブリッジ６００は、「リードトランザクション
待ち行列６３０とリードデータ待ち行列６２５との第１
リードトランザクションに対応する空間が解放された」
ということを検出する。そして、南側ブリッジ６００
は、「第３リードトランザクションが開始されることが
できるか否か」ということを判断する。南側ブリッジ６
００は、第３リードトランザクションを開始する前に、
ＶＬＩＮＫバスを使用するための権利を取得しなくては
ならない。故に、南側ブリッジ６００は、ＶＬＩＮＫバ
スの使用の権利を要求するために、期間Ｔ１０におい
て、アップリンクコマンド信号線ＵＰＣＭＤを通して、
リクエストコマンドＲＥＱをアサートする。期間Ｔ９〜
Ｔ１０〜Ｔ１１において、北側ブリッジ５００は、第２
リードトランザクションのデータを送るためのリードア
クノレッジコマンドを、南側ブリッジ６００へ送る。す
ると、南側ブリッジ６００は、バスを使用するための権
利を、期間Ｔ１３において取得する。そして、第３リー
ドトランザクションは、南側ブリッジ６００によって開
始される。
ョンのタイミング図の一例を示す。この例では、「南側
ブリッジ６００が、データバスを使用するための権利を
取得し、かつ、Ｔ１で第１リードトランザクションを開
始する」という第１仮定を提供する。南側ブリッジ６０
０は、アップリンクコマンド信号線ＵＰＣＭＤ上でリー
ドコマンドＰ２ＣＲをアサートし、かつ、アドレス／デ
ータ（ＡＤ）バス上でリードアドレスＡＤＤＲをアサー
トし、かつ、バイトイネーブル（ＢＥ）信号線上で読み
出されるべきデータ長ＬＥＮ＝２（一例）を送る。この
とき、未終了のリードトランザクションが、北側ブリッ
ジ５００内にある。南側ブリッジ６００は、北側ブリッ
ジによって許可されるリードトランザクションの数とデ
ータ待ち行列のサイズとを検出できる。故に、南側ブリ
ッジは、「北側ブリッジが新たなリードトランザクショ
ンを受信できるか否か」ということを判断できる。も
し、リードトランザクション待ち行列６３０内とリード
データ待ち行列６２５内とに空き空間がまだあるなら
ば、南側ブリッジ６００は、期間Ｔ２で、第２リードト
ランザクションを開始できる（例えば、ＬＥＮ＝３）。
このとき、北側ブリッジ５００内には、２個の未終了の
リードトランザクションがある。期間Ｔ３において、南
側ブリッジ６００は、「第３リードトランザクションを
開始することは、リードトランザクション待ち行列６３
０またはリードデータ待ち行列６２５のオーバーフロー
を引き起こす」ということを判断する。そして、南側ブ
リッジは、期間Ｔ３において、第３トランザクションを
開始しない。北側ブリッジ５００が第１リードトランザ
クションに対応するデータをメモリコントローラ５２０
から取得し、そして、該データをリードデータ待ち行列
６２５内に記憶すると、北側ブリッジ５００は、データ
を南側ブリッジ６００へ送るために、リードアクノレッ
ジコマンドをアサートする。期間Ｔ７において、北側ブ
リッジは、バスを使用するための権利を取得し、そし
て、リードアクノレッジコマンドＰ２ＣＲＡをダウンリ
ンクコマンド信号線ＤＮＣＭＤ上へ送り、かつ、第１リ
ードトランザクションの第１ダブルワードのデータをＡ
Ｄバス上へ送る。期間Ｔ８において、第１リードトラン
ザクションの第２ダブルワードが送出される。このと
き、南側ブリッジ６００は、「リードトランザクション
待ち行列６３０とリードデータ待ち行列６２５との第１
リードトランザクションに対応する空間が解放された」
ということを検出する。そして、南側ブリッジ６００
は、「第３リードトランザクションが開始されることが
できるか否か」ということを判断する。南側ブリッジ６
００は、第３リードトランザクションを開始する前に、
ＶＬＩＮＫバスを使用するための権利を取得しなくては
ならない。故に、南側ブリッジ６００は、ＶＬＩＮＫバ
スの使用の権利を要求するために、期間Ｔ１０におい
て、アップリンクコマンド信号線ＵＰＣＭＤを通して、
リクエストコマンドＲＥＱをアサートする。期間Ｔ９〜
Ｔ１０〜Ｔ１１において、北側ブリッジ５００は、第２
リードトランザクションのデータを送るためのリードア
クノレッジコマンドを、南側ブリッジ６００へ送る。す
ると、南側ブリッジ６００は、バスを使用するための権
利を、期間Ｔ１３において取得する。そして、第３リー
ドトランザクションは、南側ブリッジ６００によって開
始される。
【００３８】北側ブリッジと南側ブリッジとは、それぞ
れ、第１制御チップセットと第２制御チップセットとで
あり、かつ、コマンドは、北側ブリッジがデータを読み
出しかつ書き込むことを制御するために、南側ブリッジ
によって送られる。しかしながら、当業者にとって、北
側ブリッジと南側ブリッジとの両方は、対応する構成を
有することができる。故に、コマンドは、南側ブリッジ
によって送られるのか、または、北側ブリッジによって
送られるのか限定されない。即ち、南側ブリッジと北側
ブリッジとは、それぞれ、第１制御チップセットと第２
制御チップセットとであることができる。
れ、第１制御チップセットと第２制御チップセットとで
あり、かつ、コマンドは、北側ブリッジがデータを読み
出しかつ書き込むことを制御するために、南側ブリッジ
によって送られる。しかしながら、当業者にとって、北
側ブリッジと南側ブリッジとの両方は、対応する構成を
有することができる。故に、コマンドは、南側ブリッジ
によって送られるのか、または、北側ブリッジによって
送られるのか限定されない。即ち、南側ブリッジと北側
ブリッジとは、それぞれ、第１制御チップセットと第２
制御チップセットとであることができる。
【００３９】図３〜６に対応する記載は単なる一例であ
る。該一例は、本発明の範囲を制限するために使用され
るものではない。本発明の特徴は、少なくとも以下を具
備する。
る。該一例は、本発明の範囲を制限するために使用され
るものではない。本発明の特徴は、少なくとも以下を具
備する。
【００４０】１． ライトトランザクションまたはリー
ドトランザクションが開始されると、アドレスとコマン
ドとに加えて、ライトトランザクションまたはリードト
ランザクションに対応するデータ長も送られる。故に、
データトランザクションの終了を通知するためのＦＲＡ
ＭＥ信号が要求されない。
ドトランザクションが開始されると、アドレスとコマン
ドとに加えて、ライトトランザクションまたはリードト
ランザクションに対応するデータ長も送られる。故に、
データトランザクションの終了を通知するためのＦＲＡ
ＭＥ信号が要求されない。
【００４１】２． 処理されるべきライトトランザクシ
ョンまたはリードトランザクションが多数ある場合、該
ライトトランザクションまたはリードトランザクション
に対応する多数のライトアクノレッジコマンドまたはリ
ードアクノレッジコマンドが、順次、送られかつ対応さ
れる。故に、チップセットは、チップセットの内部待ち
行列の状態を互いに知ることができる。
ョンまたはリードトランザクションが多数ある場合、該
ライトトランザクションまたはリードトランザクション
に対応する多数のライトアクノレッジコマンドまたはリ
ードアクノレッジコマンドが、順次、送られかつ対応さ
れる。故に、チップセットは、チップセットの内部待ち
行列の状態を互いに知ることができる。
【００４２】３． 本出願は、ＰＣの北側ブリッジと南
側ブリッジとに限定されず、２個のチップの間における
如何なるデータトランザクションに対しても使用され
る。
側ブリッジとに限定されず、２個のチップの間における
如何なるデータトランザクションに対しても使用され
る。
【００４３】「様々な変更と変形とが、本発明の範囲ま
たは趣旨から離れることなく、本発明の構成に対して行
われることができる」ということが、当業者に対して明
白である。前記の点に基づいて、「本発明の範囲は、以
下の請求項とその等価物との範囲内に入る（この発明
の）変更と変形とに及ぶ」ということが意図される。
たは趣旨から離れることなく、本発明の構成に対して行
われることができる」ということが、当業者に対して明
白である。前記の点に基づいて、「本発明の範囲は、以
下の請求項とその等価物との範囲内に入る（この発明
の）変更と変形とに及ぶ」ということが意図される。
【図１】 この発明の実施形態による制御チップセット
モジュール内部の制御チップセット間のデータトランザ
クションで使用される制御信号を示すブロック図であ
る。
モジュール内部の制御チップセット間のデータトランザ
クションで使用される制御信号を示すブロック図であ
る。
【図２】 この発明によるコマンド符号化のための４個
のビットタイムを含むクロックサイクルを示すタイミン
グ図である。
のビットタイムを含むクロックサイクルを示すタイミン
グ図である。
【図３】 本発明の好ましい一実施形態によるライトト
ランザクションのための制御チップセットのブロック図
である。
ランザクションのための制御チップセットのブロック図
である。
【図４】 本発明によるライトトランザクションのタイ
ミングの一例を示す図である。
ミングの一例を示す図である。
【図５】 本発明の好ましい一実施形態によるリードト
ランザクションのための制御チップセットのブロック図
である。
ランザクションのための制御チップセットのブロック図
である。
【図６】 本発明によるリードトランザクションのタイ
ミングの一例を示す図である。
ミングの一例を示す図である。
【図７】 従来のコンピュータシステムの様々なコンポ
ーネントを接続するＰＣＩバスシステムを示すブロック
図である。
ーネントを接続するＰＣＩバスシステムを示すブロック
図である。
【図８】 リード動作中におけるＰＣＩバスインターフ
ェース内の様々な信号を示すタイミング図である。
ェース内の様々な信号を示すタイミング図である。
２４……ＣＰＵ
３０……北側ブリッジ
３２……南側ブリッジ
３６……メモリ
─────────────────────────────────────────────────────
フロントページの続き
(72)発明者 彭 盛昌
台湾台北市忠孝東路五段672巷27弄10號４
樓
(72)発明者 曾 元顯
台湾高雄縣仁武鎮竹後村水管路15巷144弄
39號
Ｆターム(参考） 5B061 PP00 RR03 SS01
Claims (3)
- 【請求項１】 チップ間を接続する信号送信デバイスで
あって、 複数のダウンリンクコマンドのデータトランザクション
タイプを定義するダウンリンクコマンド信号線（ＤＮＣ
ＭＤ）と、 ダウンリンクコマンド信号線をストローブするダウンリ
ンクストローブ信号線（ＤＮＳＴＢ）と、 複数のアップリンクコマンドのデータトランザクション
タイプを定義するアップリンクコマンド信号線（ＵＰＣ
ＭＤ）と、 アップリンクコマンド信号線をストローブするアップリ
ンクストローブ信号線（ＵＰＳＴＢ）と、 双方向バイトイネーブル信号線であるバイトイネーブル
信号線（ＢＥ）と、 アドレス／データ信号をアサートするアドレス／データ
線（ＡＤ）と、 動作クロック信号を提供するクロック信号線（ＣＬＫ）
とを具備することを特徴する信号送信デバイス。 - 【請求項２】 ダウンリンクストローブ信号線とアップ
リンクストローブ信号線とは単方向であることを特徴す
る請求項１記載のデバイス。 - 【請求項３】 ダウンリンクストローブ信号線とアップ
リンクストローブ信号線との周波数は、共に、動作クロ
ック信号の２倍の周波数であることを特徴する請求項１
記載のデバイス。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| TW088121972A TW449698B (en) | 1999-12-15 | 1999-12-15 | Control chipsets and data exchange method among them |
| TW88121972 | 1999-12-15 |
Related Parent Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000360181A Division JP3602435B2 (ja) | 1999-12-15 | 2000-11-27 | 制御チップセット間におけるデータトランザクション方法 |
Publications (2)
| Publication Number | Publication Date |
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